JPH0863384A - １チップ半導体記憶装置およびそれを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、バス負荷を減少し、また、処
理時間を小さくした記憶回路を提供することにある。 【構成】データの読出し、書込み及び保存が任意に行な
える記憶素子において、外部からの第１のデータと該記
憶素子内第２のデータから、該第１のデータを該記憶素
子に記憶する第１のモードと、該第２のデータを再び該
記憶素子に記憶する第２のモードと、該第２のデータの
反転データを再び該記憶素子に記憶する第３のモードを
取得る制御回路を設ける。 【効果】バス負荷を減少し、また、処理時間を小さくし
た記憶回路を得ることができる。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、ＲＡＭ（Ramdom Acces
s Memory）に係り、特に記憶データのRead-Modify-Writ
e動作に好適な多機能の記憶回路に関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。 【０００５】このため、従来では、下記のような欠点を
生じている。即ち、 (1)図２に示した様に本処理ではその殆んどがバスを使
用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められて
いる。従って、バスの占有率が高くなり、バス負荷が増
大する。 【０００６】(2)また、低速バスであったり、バスの占
有制御等のオーバヘッドにより、実際の処理時間が大き
い。 【０００７】(3)更に、図２の例では静的なステップ数
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、前述
した従来技術の欠点を無くして、バス負荷を減少し、ま
た、処理時間を小さくした記憶回路を提供することにあ
る。 【００１０】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、例えば前述した画像の合成処理（データ
の書換え処理）の高速化を図るために、下記の２つの機
能を合わせ持つ記憶回路である。 【００１１】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１２】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１３】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Dynami
c-Randam Access Memory）へのデータ書込み処理を示し
たものであり、この時、Ｄ−ＲＡＭはリードライトサイ
クルとした。図３において、ＡＤＲは外部からのアドレ
ス、ＷＲは外部からのライトリクエストで、これら２つ
の信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサか
ら与えられるものとする。また、ＲＡＳは行アドレスス
トローブ、ＣＡＳは列アドレスストローブ、Ａは列及び
行アドレスが時分割に発生されるアドレス信号、ＷＥは
ライトイネーブル、ＤＯはリードデータ、Ｚは外部（マ
イクロプロセッサ）からのデータで、これらの信号はＺ
を除いて例えばＤＲＡＭコントローラ等から生成される
コントロール信号である。すなわち、 (1)図３に示した様に、一般にリードライトサイクルで
は、１回のメモリアクセスは、リードサイクル（Ｉ）で
開始し、ライトイネーブルＷＥによるライトサイクル
（III）が実行される。 (2)従って、上記リードサイクル（Ｉ）とライトサイク
ル（III）の間には、リードデータＤＯと外部データＺ
が同時に存在する区間（II）が表われる。 (3)この区間（II）を修正区間とし、 (4)更に、この修正制御を外部データＺによって行なう
ことは可能とする。 【００１４】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１５】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに置換えて
いる。 【００１６】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。 【００１７】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００１８】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（１）で表わされ
る。 【００１９】 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。 【００２０】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（１）式に、信号“０”，信号
“１”，例えばマイクロプロセッサからのバスデータＤ
ｉ，その反転データ（ＮＯＴ Ｄｉ）を割当て、整理す
ると、図８に示す如き二項論理演算結果が得られる。但
し、図８において上記ＮＯＴはオーバーラインにて表現
している。これを実際の回路にして図４と組合わせたも
のを図９に示す。図９において、ＳＥＬ０，１は４入力
のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択
信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、
ＩＮＶは反転素子である。 【００２１】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２２】図８に示す様に、入力選択信号Ｓ０，Ｓ１
はセレクタＳＥＬ０の選択信号であり、この信号Ｓ０，
Ｓ１によってデータＸの値を決定する。同様に入力選択
信号Ｓ２，Ｓ３によって、データＹが決定される。これ
らのデータＸ，Ｙの取り得る値としては、前述の如く、
信号“０”，信号“１”，バスデータＤｉ，その反転デ
ータ（ＮＯＴ Ｄｉ）とし、図９に示した様に入力選択
信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、各セレクタＳＥＬ
０，１はそれぞれ上記４つの信号のうちの１つが選択さ
れる。図８には、入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３
とセレクタＳＥＬ０，１の出力であるデータＸ，Ｙとの
関係を示し、更に前記（１）式で表わせる制御回路１の
動作（ライトデータＺの値）を表わしている。例えば、
第１図に示した様な画像処理（ＯＲ演算：Ｃａｓｅ１）
では、入力選択信号Ｓ０，Ｓ１＝（１１），Ｓ２，３＝
（１０）とすることでデータＸ，ＹはそれぞれＸ＝（Ｎ
ＯＴ Ｄｉ），Ｙ＝Ｄｉが選択される。これらデータ
Ｘ，Ｙの値を前記制御回路１の動作を表わす（１）式に
代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算が実行できるこ
とがわかる。従って、本発明によれば図１の画像処理は
図１０に示した様に、最初の１ステップで入力選択信号
Ｓ０，１，２，３を指定（Functionの指定）して、その
後は合成したい画像データを格納エリアＭ２からRead
し、画像エリアＭ１への単なるWrite動作だけで図１に
示した画像処理が実行できる。また、本発明は図８に示
した様に多種の論理機能が実行可能である。従って、図
１１に示した様に例えば任意に移動するマウスカーソル
の描画等も容易に可能になる。図１１に示した様にマウ
スカーソル（Ｍ２）は、画像エリアＭ１内の画像と重な
った場合でも、そのカーソルを表示しなければならない
ため、FunctionとしてはＥＯＲ機能が必要になる。すな
わち、このカーソル表示では、入力選択信号Ｓ０，１＝
（０１），Ｓ２，３＝（１０）として前述した画像の合
成（図１）の場合と同様に図１０の如く処理を行なうこ
とができる。従って、入力選択信号Ｓ０，１，２，３の
値を変えることにより、図８に示した様な多種の論理機
能が容易に実行でき、更に単なるWrite動作のみで記憶
素子２とのリード、モディファイ、ライトが実行でき
る。 【００２３】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２４】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００２５】 【発明の効果】以上説明した如く、本発明によれば、次
の効果が得られる。 【００２６】(1)図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００２７】(2)また、マイクロプロセッサは、１回の
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。 【００２８】(3)記憶素子群と比べて、本発明による回
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。 【００２９】(4)現在市販している６４Ｋ×４ｂｉｔの
Ｄ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Connection
となっており、図１０に示したｂ点まで、すなわち記憶
素子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数
の増加にならず、極めてＬＳＩ化には有利となる。

【図面の簡単な説明】 【図１】画像処理を例にとり従来技術を説明するための
図である。 【図２】図１ののフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、２…記憶素子、ＳＥＬ…セレクタ。

─────────────────────────────────────────────────────
【手続補正書】 【提出日】平成７年１１月１日 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】発明の名称 【補正方法】変更 【補正内容】 【発明の名称】 １チップ半導体記憶装置およびそれを
用いたデータ処理装置 【手続補正２】 【補正対象書類名】明細書 【補正対象項目名】特許請求の範囲 【補正方法】変更 【補正内容】 【特許請求の範囲】 １．半導体記憶素子と、 複数の異なったモードから任意の一つのモードを選択す
る指示信号を入力する複数の端子と、 前記半導体記憶素子と前記複数の端子に接続され、前記
指示信号によって選択された上記一つのモードにおいて
は、マイクロプロセッサからデータバスを介して供給さ
れるデータとは無関係である論理値に前記半導体記憶素
子のビットを設定する制御ユニットとを備え、 前記指示信号は前記複数の端子から入力される複数ビッ
トのコードデータであることを特徴とする１チップ半導
体記憶装置。 ２．前記複数の端子は前記マイクロプロセッサからの前
記指示信号が入力される外部端子であることを特徴とす
る特許請求の範囲第１項に記載の１チップ半導体記憶装
置。 ３．１チップ半導体記憶装置と、データバスを介して前
記１チップ半導体記憶装置と接続されたマイクロプロセ
ッサとを有するデータ処理装置であって、 前記１チップ半導体記憶装置は、 半導体記憶素子と、 複数の異なったモードから任意の一つのモードを選択す
る指示信号を入力する複数の端子と、 前記半導体記憶素子と前記複数の端子に接続され、前記
指示信号によって選択された上記一つのモードにおいて
は、前記マイクロプロセッサから前記データバスを介し
て供給されるデータとは無関係である論理値に前記半導
体記憶素子のビットを設定する制御ユニットとを備え、 前記指示信号は前記複数の端子から入力される複数ビッ
トのコードデータであることを特徴とするデータ処理装
置。 ４．前記複数の端子は前記マイクロプロセッサからの前
記指示信号が入力される外部端子であることを特徴とす
る特許請求の範囲第３項に記載のデータ処理装置。 【手続補正３】 【補正対象書類名】明細書 【補正対象項目名】発明の詳細な説明 【補正方法】変更 【補正内容】 【発明の詳細な説明】 【産業上の利用分野】本発明は、ＲＡＭ（Ramdom Acces
s Memory）に係り、特に記憶データのRead-Modify-Writ
e動作に好適な多機能の１チップ半導体記憶装置および
それを用いたデータ処理装置に関する。 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。図１で示し
た画像処理の例では、単なる合成のため、図２における
処理ステップは論理和機能となる。一方、対象となる画
像エリアＭ１のデータ量は、通常１００Ｋ〜数ＭByteと
大容量となる。従って図２で示した一連の処理は、デー
タをByte単位で処理した場合でも、その繰返し回数は１
０の６乗のオーダとなる。このため、従来では、下記の
ような欠点を生じている。即ち、 (1)図２に示した様に本処理ではその殆んどがバスを使
用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められて
いる。従って、バスの占有率が高くなり、バス負荷が増
大する。 (2)また、低速バスであったり、バスの占有制御等のオ
ーバヘッドにより、実際の処理時間が大きい。 (3)更に、図２の例では静的なステップ数は４ステップ
と少ないが、扱うデータ量が非常に多いため、動的なス
テップ数が膨大な量となり、処理時間が大きい。なお、
この種の処理を行なう記憶回路として関連するものに
は、例えば、特公昭５９−２６０３１号公報が挙げられ
る。 【発明が解決しようとする課題】本発明の目的は、バス
負荷を軽減し、また処理時間を小さくした１チップ半導
体記憶装置およびそれを用いたデータ処理装置を提供す
ることにある。 【課題を解決するための手段】本発明で開示される代表
的な実施態様による１チップ半導体記憶装置は、半導体
記憶素子（１）と、複数の異なったモードから任意の一
つのモードを選択する指示信号を（Ｓ０〜Ｓ３）を入力
する複数の端子と、前記半導体記憶素子（１）と前記複
数の端子に接続され、前記指示信号（Ｓ０〜Ｓ３）によ
って選択された上記一つのモードにおいては、マイクロ
プロセッサからデータバスを介して供給されるデータ
（Ｄｉ）とは無関係である論理値に前記半導体記憶素子
（１）のビット（Ｚ）を設定する制御ユニット（１、Ｓ
ＥＬ０、ＳＥＬ１）とを備え、前記指示信号（Ｓ０〜Ｓ
３）は前記複数の端子から入力される複数ビットのコー
ドデータであることを特徴とする。好適な実施態様によ
れば、前記複数の端子は前記マイクロプロセッサからの
前記指示信号が入力される外部端子である。また、本発
明で開示される代表的な実施態様によるデータ処理装置
は、１チップ半導体記憶装置と、データバスを介して前
記１チップ半導体記憶装置と接続されたマイクロプロセ
ッサとを有するデータ処理装置であって、前記１チップ
半導体記憶装置は、半導体記憶素子（１）と、複数の異
なったモードから任意の一つのモードを選択する指示信
号を（Ｓ０〜Ｓ３）を入力する複数の端子と、前記半導
体記憶素子（１）と前記複数の端子に接続され、前記指
示信号（Ｓ０〜Ｓ３）によって選択された上記一つのモ
ードにおいては、マイクロプロセッサからデータバスを
介して供給されるデータ（Ｄｉ）とは無関係である論理
値に前記半導体記憶素子（１）のビット（Ｚ）を設定す
る制御ユニット（１、ＳＥＬ０、ＳＥＬ１）とを備え、
前記指示信号（Ｓ０〜Ｓ３）は前記複数の端子から入力
される複数ビットのコードデータであることを特徴とす
る。好適な実施態様によれば、前記複数の端子は前記マ
イクロプロセッサからの前記指示信号が入力される外部
端子である。 【作用】本発明によれば、複数ビットのコードデータで
ある指示信号（Ｓ０〜Ｓ３）によって複数の異なったモ
ードから選択された一つのモードにおいては、制御ユニ
ット（１、ＳＥＬ０、ＳＥＬ１）は、マイクロプロセッ
サからデータバスを介して供給されるデータ（Ｄｉ）と
は無関係である論理値に前記半導体記憶素子（１）のビ
ット（Ｚ）を設定するものである。従って、例えば前記
半導体記憶素子（１）の多数のビット（Ｚ）を同一の論
理値に設定するに際して、データバスとは無関係に設定
されるので、バス負荷を軽減し、また処理時間を小さく
した１チップ半導体記憶装置を提供することができる。 【実施例】以下本発明の一実施例について説明する。ま
ず、実施例の着眼点を図３を用いて説明する。図３は外
部からＤ−ＲＡＭ（Dynamic-Randam Access Memory）へ
のデータ書込み処理を示したものであり、この時、Ｄ−
ＲＡＭはリードライトサイクルとした。図３において、
ＡＤＲは外部からのアドレス、ＷＲは外部からのライト
リクエストで、これら２つの信号（ＡＤＲ，ＷＲ）は例
えばマイクロプロセッサから与えられるものとする。ま
た、ＲＡＳは行アドレスストローブ、ＣＡＳは列アドレ
スストローブ、Ａは列及び行アドレスが時分割に発生さ
れるアドレス信号、ＷＥはライトイネーブル、ＤＯはリ
ードデータ、Ｚは外部（マイクロプロセッサ）からのデ
ータで、これらの信号はＺを除いて例えばＤＲＡＭコン
トローラ等から生成されるコントロール信号である。す
なわち、 (1)図３に示した様に、一般にリードライトサイクルで
は、１回のメモリアクセスは、リードサイクル（Ｉ）で
開始し、ライトイネーブルＷＥによるライトサイクル
（III）が実行される。 (2)従って、上記リードサイクル（Ｉ）とライトサイク
ル（III）の間には、リードデータＤＯと外部データＺ
が同時に存在する区間（II）が表われる。 (3)この区間（II）を修正区間とし、 (4)更に、この修正制御を外部データＺによって行なう
ことは可能とする。 以下、本発明の一実施例を図３〜図１１を用いて説明す
る。図３は、上述した様にＤ−ＲＡＭのタイムチャート
である。図４は、本発明の一実施例を示すブロック図、
図５は図４に示した実施例の動作原理の説明図、図６は
図５に示した動作原理を実現した回路例を示す図、図７
は図６の動作の詳細を説明する図である。図４におい
て、１は制御回路、２は記憶素子、３はＤ−ＲＡＭコン
トローラ、Ｘ，Ｙは外部からのデータ、Ｚは記憶素子へ
のライトデータ、ＤＯは記憶素子からのリードデータ、
Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，ＡＤＲ，ＷＲは前記した図
３と同種の信号である。なお、図３で示した外部データ
Ｚを、ここでは（図４）制御回路１を介した記憶素子２
へのライトデータＺに置換えている。図４に示した様に
本発明は、制御回路１において、リードデータＤＯを外
部データＸ，Ｙで制御、修正して記憶素子２に書込む。
この制御動作を図５に示す。図５において、モードＩは
外部データＹをライトデータＺとするモード、モードII
はリードデータＤＯをライトデータＺとするモードであ
る。図５に示す様に外部データＸ，Ｙによって、すなわ
ち外部からの制御で記憶素子２のリードデータＤＯを修
正、書込み（モードII）、或いは外部データＹの書込み
処理（モードＩ）、の２つのモードを制御することがで
きる。この２つのモードの制御は、(ｉ)モードＩ，IIの
指定を外部データＸで行ない、(ii)モードIIにおけるリ
ードデータＤＯの非反転、反転の指定（修正）は外部デ
ータで行なう。上記した動作と実現する具体的な回路例
を図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。また、上記した動作は、図３
に示した如く１メモリサイクルの間に実行完了すること
ができる。一方、図６に示した回路は次の論理式（１）
で表わされる。 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。また、外部から制御可能なデータＸ，
Ｙの取り得る値として（１）式に、信号“０”，信号
“１”，例えばマイクロプロセッサからのバスデータＤ
ｉ，その反転データ（ＮＯＴ Ｄｉ）を割当て、整理す
ると、図８に示す如き二項論理演算結果が得られる。但
し、図８において上記ＮＯＴはオーバーラインにて表現
している。これを実際の回路にして図４と組合わせたも
のを図９に示す。図９において、ＳＥＬ０，１は４入力
のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択
信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、
ＩＮＶは反転素子である。以下、図１、図８、図９、図
１０を用いて、具体的に動作例を説明する。図８に示す
様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ０の選
択信号であり、この信号Ｓ０，Ｓ１によってデータＸの
値を決定する。同様に入力選択信号Ｓ２，Ｓ３によっ
て、データＹが決定される。これらのデータＸ，Ｙの取
り得る値としては、前述の如く、信号“０”，信号
“１”，バスデータＤｉ，その反転データ（ＮＯＴ Ｄ
ｉ）とし、図９に示した様に入力選択信号Ｓ０，Ｓ１，
Ｓ２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ
上記４つの信号のうちの１つが選択される。図８には、
入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記（１）式で表わせる制御回路１の動作（ライトデー
タＺの値）を表わしている。例えば、第１図に示した様
な画像処理（ＯＲ演算：Ｃａｓｅ１）では、入力選択信
号Ｓ０，Ｓ１＝（１１），Ｓ２，３＝（１０）とするこ
とでデータＸ，ＹはそれぞれＸ＝（ＮＯＴ Ｄｉ），Ｙ
＝Ｄｉが選択される。これらデータＸ，Ｙの値を前記制
御回路１の動作を表わす（１）式に代入すると、Ｚ＝Ｄ
ｉ＋ＤｏのＯＲ演算が実行できることがわかる。従っ
て、本発明によれば図１の画像処理は図１０に示した様
に、最初の１ステップで入力選択信号Ｓ０，１，２，３
を指定（Functionの指定）して、その後は合成したい画
像データを格納エリアＭ２からReadし、画像エリアＭ１
への単なるWrite動作だけで図１に示した画像処理が実
行できる。また、本発明は図８に示した様に多種の論理
機能が実行可能である。従って、図１１に示した様に例
えば任意に移動するマウスカーソルの描画等も容易に可
能になる。図１１に示した様にマウスカーソル（Ｍ２）
は、画像エリアＭ１内の画像と重なった場合でも、その
カーソルを表示しなければならないため、Functionとし
てはＥＯＲ機能が必要になる。すなわち、このカーソル
表示では、入力選択信号Ｓ０，１＝（０１），Ｓ２，３
＝（１０）として前述した画像の合成（図１）の場合と
同様に図１０の如く処理を行なうことができる。従っ
て、入力選択信号Ｓ０，１，２，３の値を変えることに
より、図８に示した様な多種の論理機能が容易に実行で
き、更に単なるWrite動作のみで記憶素子２とのリー
ド、モディファイ、ライトが実行できる。この様に図９
の如き構成をとることで、マイクロプロセッサからのデ
ータＤｉと記憶素子２のリードデータＤｏとのModifyと
して図８に示した二項論理演算を行なうことができる。
なお、二項論理演算は入力選択信号Ｓ０〜Ｓ３によって
指定する。以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。また、実施例のようにすれば、次の効果が得られ
る。 (1)図１に示した様な処理を行なった場合、図１０の如
く、メモリサイクルを減少できるため、前述した従来に
おける欠点を無くすことができる。 (2)また、マイクロプロセッサは、１回のライトサイク
ルで、リード、モディファイ、ライトの３つの処理を実
行できるため、更に大きな処理時間の高速化が図れる。 (3)記憶素子群と比べて、本発明による回路全体に占め
る比率が少ないため、容易にＬＳＩ化することが可能で
ある。 (4)現在市販している６４Ｋ×４ｂｉｔのＤ−ＲＡＭの
多くは、１つのＰｉｎがＮｏ−Connectionとなってお
り、図１０に示したｂ点まで、すなわち記憶素子２及び
制御回路１をＬＳＩ化した場合でもＰｉｎ数の増加にな
らず、極めてＬＳＩ化には有利となる。 【発明の効果】本発明によれば、複数ビットのコードデ
ータである指示信号によって複数の異なったモードから
選択された一つのモードにおいては、制御ユニットは、
マイクロプロセッサからデータバスを介して供給される
データとは無関係である論理値に前記半導体記憶素子の
ビットを設定するものである。従って、前記半導体記憶
素子の多数のビットを同一の論理値に設定するに際し
て、データバスとは無関係に設定されるので、バス負荷
を軽減し、また処理時間を小さくした１チップ半導体記
憶装置およびそれを用いたデータ処理装置を提供するこ
とができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 池上 充 神奈川県秦野市堀山下１番地株式会社日立 製作所神奈川工場内

Claims (1)

1. 【特許請求の範囲】 １．データの読出し、書込み及び保存が任意に行なえる
   記憶素子において、外部からの第１のデータと該記憶素
   子内第２のデータから、該第１のデータを該記憶素子に
   記憶する第１のモードと、該第２のデータを再び該記憶
   素子に記憶する第２のモードと、該第２のデータの反転
   データを再び該記憶素子に記憶する第３のモードを取得
   る制御回路を設けたことを特徴とする記憶回路。 ２．特許請求の範囲第１項において、前記制御回路にお
   ける前記３つのモードの選択は、外部からの第３のデー
   タ入力を付加し、前記第１のモードと他の第２，第３の
   モードの区別は前記第３のデータで制御し、更に該第
   ２，第３のモードの指定は前記第１のデータで制御する
   ことを特徴とする記憶回路。 ３．特許請求の範囲第２項において、複数の入力データ
   から１つのデータを選択するセレクタを２つ設け、該２
   つのセレクタの一方のセレクタ出力は前記第１のデータ
   とし、他方のセレクタ出力は前記第３のデータとし、該
   ２つのセレクタはそれぞれが独立に選択制御可能とする
   ことを特徴とする記憶回路。 ４．特許請求の範囲第３項において、前記２つのセレク
   タの入力数を共に４入力とし、該４入力はそれぞれに、
   固定論理“０”を、固定論理“１”を、論理が“０”或
   いは“１”に任意に変化する外部データを、該外部デー
   タの反転データを、各入力とし、上記割り当てられた４
   つの入力データを前記２つのセレクタで独立に選択制御
   し、組合わせることを特徴とする記憶回路。 ５．特許請求の範囲第２項において、前記記憶素子と前
   記制御回路を任意のデータ長（ｂｉｔ数）、或いは任意
   のデータ容量を、任意に配列することを特徴とする記憶
   回路。 ６．特許請求の範囲第５項において、前記任意に配列さ
   れた前記記憶素子群と前記制御回路群を同一のＬＳＩ内
   に組込むことを特徴とした記憶回路。 ７．特許請求の範囲第４項において、前記記憶素子と前
   記制御回路と前記２つのセレクタを、任意のデータ表
   （ｂｉｔ数）、或いは任意のデータ容量を、任意に配列
   することを特徴とした記憶回路。 ８．特許請求の範囲第７項において、前記任意に配列さ
   れた前記記憶素子群と前記制御回路群と前記２つのセレ
   クタ群を同一のＬＳＩ内に組込むことを特徴とする記憶
   回路。 ９．特許請求の範囲第２項または第３項において、前記
   制御回路と前記２つのセレクタの組合わせたと同等の機
   能を持つ手段を持つことを特徴とする記憶回路。 10．特許請求の範囲第９項において、前記手段を任意の
   データ長（ｂｉｔ数）、或いは任意のデータ容量を、任
   意に配列することを特徴とした記憶回路。 11．特許請求の範囲第１０項において、前記手段群を同
   一のＬＳＩ内に組込むことを特徴とする記憶回路。