JPH09146825A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09146825A JPH09146825A JP8306164A JP30616496A JPH09146825A JP H09146825 A JPH09146825 A JP H09146825A JP 8306164 A JP8306164 A JP 8306164A JP 30616496 A JP30616496 A JP 30616496A JP H09146825 A JPH09146825 A JP H09146825A
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Abstract
(57)【要約】 （修正有）
【目的】外部デバイスからのデータとは無関係にメモリ
デバイス内部の記憶素子に対するデータの書換えが容易
に且つ高速で行なうことができるようした１チップメモ
リデバイスを提供する。 【構成】記憶素子２と、リード又はライト動作のモード
を指示する指示信号を入力する端子と、該端子から入力
された指示信号に基づいて記憶素子へのリード又はライ
ト動作を実行させる実行手段とを有する１チップメモリ
デバイスであって、実行手段は、記憶素子２に対して書
き込み信号Ｚ（“１”又は“０”）を発生させる制御回
路１を備え、記憶素子に対するリード又はライト動作に
先立って、端子から入力される指示信号に基づいて制御
回路１からの書き込み信号を記憶素子に書き込むように
構成する１チップメモリデバイスである。
デバイス内部の記憶素子に対するデータの書換えが容易
に且つ高速で行なうことができるようした１チップメモ
リデバイスを提供する。 【構成】記憶素子２と、リード又はライト動作のモード
を指示する指示信号を入力する端子と、該端子から入力
された指示信号に基づいて記憶素子へのリード又はライ
ト動作を実行させる実行手段とを有する１チップメモリ
デバイスであって、実行手段は、記憶素子２に対して書
き込み信号Ｚ（“１”又は“０”）を発生させる制御回
路１を備え、記憶素子に対するリード又はライト動作に
先立って、端子から入力される指示信号に基づいて制御
回路１からの書き込み信号を記憶素子に書き込むように
構成する１チップメモリデバイスである。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ（Ｒamdom Ａcc
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な１チップメモリデバイスに関する
ものである。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。従っ
て図２で示した一連の処理は、データをＢyte単位で処
理した場合でも、その繰返し回数は１０6のオーダとな
る。 【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがパスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、パスの占有率が高くなり、パス負荷が
増大する。 【０００６】（２）また、低速パスであったり、パスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、外部デバイスからのデー
タとは無関係にメモリデバイス内部の記憶素子に対する
データの書換えが容易に且つ高速で行なうことができる
ようした１チップメモリデバイスを提供することにあ
る。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、記憶素子と、リード又はライト動作のモ
ードを指示する指示信号を入力する端子と、該端子から
入力された指示信号に基づいて前記記憶素子へのリード
又はライト動作を実行させる実行手段とを有する１チッ
プメモリデバイスであって、前記実行手段は、前記記憶
素子に対して書き込み信号を発生させる発生手段を備
え、前記記憶素子に対するリード又はライト動作に先立
って、前記端子から入力される指示信号に基づいて前記
発生手段からの書き込み信号（“１”又は“０”）を前
記記憶素子に書き込むように構成したことを特徴とする
１チップメモリデバイスである。 【００１１】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。 【００１２】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１３】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１４】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Ｄynam
ic-Ｒamdom Ａccess Ｍemory）へのデータ書込み処理を
示したものであり、この時、Ｄ−ＲＡＭはリードライト
サイクルとした。図３において、ＡＤＲは外部からのア
ドレス、ＷＲは外部からのライトリクエストで、これら
２つの信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッ
サから与えられるものとする。また、ＲＡＳは行アドロ
スストロープ、ＣＡＳは列アドレスストローブ、Ａは列
及び行アドレスが時分割に発生されるアドレス信号、Ｗ
Ｅはライトイネーブル、ＤＯはリードデータ、Ｚは外部
（マイクロプロセッサ）からのデータで、これらの信号
はＺを除いて例えばＤＲＡＭコントローラ等から生成さ
れるコントロール信号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 【００１５】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。 【００１６】（III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。 【００１７】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１８】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００１９】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。 【００２０】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００２１】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。 【００２２】 【数１】 【００２３】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。なお図９に示すごとく、“０”およ
び“１”の信号を発生させる手段を有し、これら“０”
および“１”の信号がセレクタＳＥＬ０，１に入力され
ていることは明らかである。 【００２４】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２５】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのパスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記数１で表わせる制御回路１の動作（ライトデータＺ
の値）を表わしている。例えば、図１に示した様な画像
処理（ＯＲ演算：Ｃase１）では、入力選択信号Ｓ０，
Ｓ１＝（１１），Ｓ２，３＝（１０）とすることでデー
タＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が選択さ
れる。これらデータＸ，Ｙの値を前記制御回路１の動作
を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄo のＯ
Ｒ演算が実行できることがわかる。従って、本発明によ
れば図１の画像処理は図１０に示した様に、最初の１ス
テップで入力選択信号Ｓ０，１，２，３を指定（Ｆunet
ionの指定）して動作モードを事前設定し、その後は合
成したい画像データを格納エリアＭ２からＲｅａｄし、
画像エリアＭ１への単なるＷｒｉｔｅ動作だけで図１に
示した画像処理が実行できる。また、本発明は図８に示
した様に多種の論理機能が実行可能である。 【００２６】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、ＦunetionとしてはＥＯ
Ｒ機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１
０）として前述した画像の合成（図１）の場合と同様に
図１０の如く処理を行なうことができる。従って、外部
から入力される入力選択信号Ｓ０，１，２，３の値を変
えることにより、図６に示した様な多種の論理機能が容
易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶素
子２とのリード、モディファイ、ライトが実行できる。 【００２７】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。 【００２８】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，３＝（００）または（１０）を指定す
ることにより、データＸ，Ｙとして内部で発生した信号
“０”または信号“１”を選択してＺ＝０または１とし
て記憶素子に書き込むことができる。 【００２９】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００３０】以上説明した如く、本実施例によれば、次
の効果が得られる。 【００３１】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００３２】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。 【００３３】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。 【００３４】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 【００３５】 【発明の効果】本発明によれば、メモリデバイス内に記
憶素子への書き込み信号（“１”又は“０”）を発生す
る信号発生手段を持ち、この書き込み信号を用いて記憶
素子のデータを書換えるように構成されているので、外
部デバイスからのデータとは無関係にメモリデバイス内
部の記憶素子に対するデータ書換えを容易に且つ高速に
行なうことができる効果を奏する。
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な１チップメモリデバイスに関する
ものである。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。従っ
て図２で示した一連の処理は、データをＢyte単位で処
理した場合でも、その繰返し回数は１０6のオーダとな
る。 【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがパスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、パスの占有率が高くなり、パス負荷が
増大する。 【０００６】（２）また、低速パスであったり、パスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、外部デバイスからのデー
タとは無関係にメモリデバイス内部の記憶素子に対する
データの書換えが容易に且つ高速で行なうことができる
ようした１チップメモリデバイスを提供することにあ
る。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、記憶素子と、リード又はライト動作のモ
ードを指示する指示信号を入力する端子と、該端子から
入力された指示信号に基づいて前記記憶素子へのリード
又はライト動作を実行させる実行手段とを有する１チッ
プメモリデバイスであって、前記実行手段は、前記記憶
素子に対して書き込み信号を発生させる発生手段を備
え、前記記憶素子に対するリード又はライト動作に先立
って、前記端子から入力される指示信号に基づいて前記
発生手段からの書き込み信号（“１”又は“０”）を前
記記憶素子に書き込むように構成したことを特徴とする
１チップメモリデバイスである。 【００１１】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。 【００１２】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１３】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１４】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Ｄynam
ic-Ｒamdom Ａccess Ｍemory）へのデータ書込み処理を
示したものであり、この時、Ｄ−ＲＡＭはリードライト
サイクルとした。図３において、ＡＤＲは外部からのア
ドレス、ＷＲは外部からのライトリクエストで、これら
２つの信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッ
サから与えられるものとする。また、ＲＡＳは行アドロ
スストロープ、ＣＡＳは列アドレスストローブ、Ａは列
及び行アドレスが時分割に発生されるアドレス信号、Ｗ
Ｅはライトイネーブル、ＤＯはリードデータ、Ｚは外部
（マイクロプロセッサ）からのデータで、これらの信号
はＺを除いて例えばＤＲＡＭコントローラ等から生成さ
れるコントロール信号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 【００１５】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。 【００１６】（III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。 【００１７】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１８】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００１９】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。 【００２０】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００２１】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。 【００２２】 【数１】 【００２３】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。なお図９に示すごとく、“０”およ
び“１”の信号を発生させる手段を有し、これら“０”
および“１”の信号がセレクタＳＥＬ０，１に入力され
ていることは明らかである。 【００２４】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２５】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのパスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記数１で表わせる制御回路１の動作（ライトデータＺ
の値）を表わしている。例えば、図１に示した様な画像
処理（ＯＲ演算：Ｃase１）では、入力選択信号Ｓ０，
Ｓ１＝（１１），Ｓ２，３＝（１０）とすることでデー
タＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が選択さ
れる。これらデータＸ，Ｙの値を前記制御回路１の動作
を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄo のＯ
Ｒ演算が実行できることがわかる。従って、本発明によ
れば図１の画像処理は図１０に示した様に、最初の１ス
テップで入力選択信号Ｓ０，１，２，３を指定（Ｆunet
ionの指定）して動作モードを事前設定し、その後は合
成したい画像データを格納エリアＭ２からＲｅａｄし、
画像エリアＭ１への単なるＷｒｉｔｅ動作だけで図１に
示した画像処理が実行できる。また、本発明は図８に示
した様に多種の論理機能が実行可能である。 【００２６】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、ＦunetionとしてはＥＯ
Ｒ機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１
０）として前述した画像の合成（図１）の場合と同様に
図１０の如く処理を行なうことができる。従って、外部
から入力される入力選択信号Ｓ０，１，２，３の値を変
えることにより、図６に示した様な多種の論理機能が容
易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶素
子２とのリード、モディファイ、ライトが実行できる。 【００２７】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。 【００２８】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，３＝（００）または（１０）を指定す
ることにより、データＸ，Ｙとして内部で発生した信号
“０”または信号“１”を選択してＺ＝０または１とし
て記憶素子に書き込むことができる。 【００２９】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００３０】以上説明した如く、本実施例によれば、次
の効果が得られる。 【００３１】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００３２】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。 【００３３】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。 【００３４】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 【００３５】 【発明の効果】本発明によれば、メモリデバイス内に記
憶素子への書き込み信号（“１”又は“０”）を発生す
る信号発生手段を持ち、この書き込み信号を用いて記憶
素子のデータを書換えるように構成されているので、外
部デバイスからのデータとは無関係にメモリデバイス内
部の記憶素子に対するデータ書換えを容易に且つ高速に
行なうことができる効果を奏する。
【図面の簡単な説明】
【図１】画像処理を例にとり従来技術を説明するための
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
─────────────────────────────────────────────────────
【手続補正書】 【提出日】平成８年１２月１８日 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】発明の名称 【補正方法】変更 【補正内容】 【発明の名称】 半導体集積回路装置 【手続補正２】 【補正対象書類名】明細書 【補正対象項目名】特許請求の範囲 【補正方法】変更 【補正内容】 【特許請求の範囲】１．外部バスと接続される複数の外部端子と、 演算処理部と、 ダイナミック・ランダム・アクセスメモリと、 前記演算処理部と前記ダイナミック・ランダム・アクセ
スメモリとの両者の間でデータを転送する内部データバ
スとをチップ上に具備してなり、 前記ダイナミック・ランダム・アクセスメモリには画像
データが格納され、 前記ダイナミック・ランダム・アクセスメモリに格納さ
れた前記画像データを前記内部データバスを介して前記
演算処理部に供給することによって、該供給画像データ
を前記演算処理部によって修正する如く構成されてな
り、 前記ダイナミック・ランダム・アクセスメモリから読み
出された前記画像データは前記内部データバスを介して
前記演算処理部に供給されることを特徴とする半導体集
積回路装置。 ２．前記複数の外部端子は外部バスと接続される第１の
外部端子および第２の外部端子を含み、 前記演算処理部は、前記第１の外部端子と前記第２の外
部端子と前記ダイナミック・ランダム・アクセスメモリ
とに接続され、 前記第１の外部端子から入力されるデータが前記外部バ
スを使用する書き込み動作のバスサイクルで前記演算処
理部から前記ダイナミック・ランダム・アクセスメモリ
に書き込まれ、 上記第２の外部端子から入力される外部制御信号によっ
て前記第１の外部端子から入力される前記データを前記
ダイナミック・ランダム・アクセスメモリに書き込む際
の複数の異なったモードのうちのひとつのモードが前記
演算処理部に指示され、 前記演算処理部による前記ダイナミック・ランダム・ア
クセスメモリへの前記書き込み動作のバスサイクルに先
行する前記外部バスを使用するモード指示のバスサイク
ルでは、前記第１の外部端子から入力されるデータの前
記記憶素子への書き込み動作を行うことなく、前記第２
の外部端子から入力される前記外部制御信号に従って前
記ダイナミック・ランダム・アクセスメモリへの書き込
みモードが前記演算処理部に指示され、 前記モード指示のバスサイクルの後の前記演算処理部に
よる前記ダイナミック・ランダム・アクセスメモリへの
書き込み動作が前記モード指示のバスサイクルで指示さ
れた前記書き込みモードに従って実行されることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装
置。 ３．前記アクセス部に新たなモード指示のバスサイクル
で他の異なる書き込みモードが指示されるまで、それ以
前の前記モード指示のバスサイクルで指示された前記書
き込みモードに従った前記ダイナミック・ランダム・ア
クセスメモリへの書き込み動作を繰り返し実行すること
を特徴とする特許請求の範囲第２項記載の半導体集積回
路装置。 ４．前記第２の外部端子から入力される前記外部制御信
号は外部のマイクロプロセッサから供給されることを特
徴とする特許請求の範囲第２項又は第３項のいずれかに
記載の半導体集積回路装置。 【手続補正３】 【補正対象書類名】明細書 【補正対象項目名】０００１ 【補正方法】変更 【補正内容】 【０００１】 【産業上の利用分野】本発明は、ＲＡＭ（Random Acces
s Memory）に係わり、特に記憶データのRead-Modify-Wr
ite動作に好適な半導体集積回路装置に関するものであ
る。 【手続補正４】 【補正対象書類名】明細書 【補正対象項目名】０００９ 【補正方法】変更 【補正内容】 【０００９】 【発明が解決しようとする課題】本発明の目的は、演算
処理部とダイナミック・ランダム・アクセスメモリとの
間のデータ転送量を大きくすることができ、画像処理を
高速化でき、更にダイナミック・ランダム・アクセスメ
モリから演算処理部への画像データ転送速度を向上する
ことのできる半導体集積回路装置を提供することにあ
る。 【手続補正５】 【補正対象書類名】明細書 【補正対象項目名】００１０ 【補正方法】変更 【補正内容】 【００１０】 【課題を解決するための手段】上記の目的を達成するた
め、本発明の特徴とするところは、外部バスと接続され
る複数の外部端子と、演算処理部と、ダイナミック・ラ
ンダム・アクセスメモリと、前記演算処理部と前記ダイ
ナミック・ランダム・アクセスメモリとの両者の間でデ
ータを転送する内部データバスとをチップ上に具備して
なり、前記ダイナミック・ランダム・アクセスメモリに
は画像データが格納され、前記ダイナミック・ランダム
・アクセスメモリに格納された前記画像データを前記内
部データバスを介して前記演算処理部に供給することに
よって、該供給画像データを前記演算処理部によって修
正する如く構成されてなり、前記ダイナミック・ランダ
ム・アクセスメモリから読み出された前記画像データは
前記内部データバスを介して前記演算処理部に供給され
る半導体集積回路装置にある。本発明の好適な実施態様
によれば、前記複数の外部端子は外部バスと接続される
第１の外部端子および第２の外部端子を含み、前記演算
処理部は、前記第１の外部端子と前記第２の外部端子と
前記ダイナミック・ランダム・アクセスメモリとに接続
され、前記第１の外部端子から入力されるデータが前記
外部バスを使用する書き込み動作のバスサイクルで前記
演算処理部から前記ダイナミック・ランダム・アクセス
メモリに書き込まれ、上記第２の外部端子から入力され
る外部制御信号によって前記第１の外部端子から入力さ
れる前記データを前記ダイナミック・ランダム・アクセ
スメモリに書き込む際の複数の異なったモードのうちの
ひとつのモードが前記演算処理部に指示され、前記演算
処理部による前記ダイナミック・ランダム・アクセスメ
モリへの前記書き込み動作のバスサイクルに先行する前
記外部バスを使用するモード指示のバスサイクルでは、
前記第１の外部端子から入力されるデータの前記記憶素
子への書き込み動作を行うことなく、前記第２の外部端
子から入力される前記外部制御信号に従って前記ダイナ
ミック・ランダム・アクセスメモリへの書き込みモード
が前記演算処理部に指示され、前記モード指示のバスサ
イクルの後の前記演算処理部による前記ダイナミック・
ランダム・アクセスメモリへの書き込み動作が前記モー
ド指示のバスサイクルで指示された前記書き込みモード
に従って実行される半導体集積回路装置にある。また、
本発明の好適な実施態様によれば、前記アクセス部に新
たなモード指示のバスサイクルで他の異なる書き込みモ
ードが指示されるまで、それ以前の前記モード指示のバ
スサイクルで指示された前記書き込みモードに従った前
記ダイナミック・ランダム・アクセスメモリへの書き込
み動作を繰り返し実行する半導体集積回路装置にある。
また、本発明の好適な実施態様によれば、前記第２の外
部端子から入力される前記外部制御信号は外部のマイク
ロプロセッサから供給される半導体集積回路装置にあ
る。 【手続補正６】 【補正対象書類名】明細書 【補正対象項目名】００１４ 【補正方法】変更 【補正内容】 【００１４】 【実施例】以下、本発明の一実施例について説明する。
まず、実施例の着眼点を図３を用いて説明する。図３は
外部からＤ−ＲＡＭ（Dynamic-Random Access Memory）
へのデータ書込み処理を示したものであり、この時、Ｄ
−ＲＡＭはリードライトサイクルとした。図３におい
て、ＡＤＲは外部からのアドレス、ＷＲは外部からのラ
イトリクエストで、これら２つの信号（ＡＤＲ、ＷＲ）
は例えばマイクロプロセッサから与えられるものとす
る。また、ＲＡＳは行アドレスストローブ、ＣＡＳは列
アドレスストローブ、Ａは列及び行アドレスが時分割に
発生されるアドレス信号、ＷＥはライトイネーブル、Ｄ
０はリードデータ、Ｚは外部（マイクロプロセッサ）か
らのデータで、これらの信号はＺを除いて例えばＤＲＡ
Ｍコントローラ等から生成されるコントロール信号であ
る。すなわち、（Ｉ）図３に示したように、一般にリー
ドサイクルでは、１回のメモリアクセスは、リードサイ
クル（I）で開始し、ライトイネーブルＷＥによるライ
トサイクル（III）が実行される。 【手続補正７】 【補正対象書類名】明細書 【補正対象項目名】００１７ 【補正方法】変更 【補正内容】 【００１７】以下、図３〜図１１を用いて実施例を更に
詳細に説明する。図３は、上述した様にＤ−ＲＡＭのタ
イムチャートである。図４は、本発明の一実施例を示す
ブロック図、図５は図４に示した実施例の動作原理の説
明図、図６は図５に示した動作原理を実現した回路例を
示す図、図７は図６の動作の詳細を説明する図である。 【手続補正８】 【補正対象書類名】明細書 【補正対象項目名】００３４ 【補正方法】変更 【補正内容】 【００３４】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 （５）演算処理部とダイナミック・ランダム・アクセス
メモリとの間の内部データバスはチップ内部に閉じられ
ており、内部データバスのバス幅は外部バスのバス幅よ
り大きくすることが可能であり、演算処理部とダイナミ
ック・ランダム・アクセスメモリとの間のデータ転送量
を大きくすることができ、画像処理が高速化されること
ができる。 （６）ダイナミック・ランダム・アクセスメモリからの
読み出し画像データを演算処理部に供給するに際して、
この読み出し画像データを外部バスに導出する必要が無
いので、ダイナミック・ランダム・アクセスメモリから
演算処理部への画像データ転送速度を著しく向上するこ
とができる。 【手続補正９】 【補正対象書類名】明細書 【補正対象項目名】００３５ 【補正方法】変更 【補正内容】 【００３５】 【発明の効果】本発明によれば、演算処理部とダイナミ
ック・ランダム・アクセスメモリとの間の内部データバ
スはチップ内部に閉じられており、内部データバスのバ
ス幅は外部バスのバス幅より大きくすることが可能であ
り、演算処理部とダイナミック・ランダム・アクセスメ
モリとの間のデータ転送量を大きくすることができ、画
像処理が高速化されることができる半導体集積回路装置
を得ることができる。また、ダイナミック・ランダム・
アクセスメモリからの読み出し画像データを演算処理部
に供給するに際して、この読み出し画像データを外部バ
スに導出する必要が無いので、ダイナミック・ランダム
・アクセスメモリから演算処理部への画像データ転送速
度を著しく向上することができる半導体集積回路装置を
得ることができる。
【手続補正書】 【提出日】平成８年１２月１８日 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】発明の名称 【補正方法】変更 【補正内容】 【発明の名称】 半導体集積回路装置 【手続補正２】 【補正対象書類名】明細書 【補正対象項目名】特許請求の範囲 【補正方法】変更 【補正内容】 【特許請求の範囲】１．外部バスと接続される複数の外部端子と、 演算処理部と、 ダイナミック・ランダム・アクセスメモリと、 前記演算処理部と前記ダイナミック・ランダム・アクセ
スメモリとの両者の間でデータを転送する内部データバ
スとをチップ上に具備してなり、 前記ダイナミック・ランダム・アクセスメモリには画像
データが格納され、 前記ダイナミック・ランダム・アクセスメモリに格納さ
れた前記画像データを前記内部データバスを介して前記
演算処理部に供給することによって、該供給画像データ
を前記演算処理部によって修正する如く構成されてな
り、 前記ダイナミック・ランダム・アクセスメモリから読み
出された前記画像データは前記内部データバスを介して
前記演算処理部に供給されることを特徴とする半導体集
積回路装置。 ２．前記複数の外部端子は外部バスと接続される第１の
外部端子および第２の外部端子を含み、 前記演算処理部は、前記第１の外部端子と前記第２の外
部端子と前記ダイナミック・ランダム・アクセスメモリ
とに接続され、 前記第１の外部端子から入力されるデータが前記外部バ
スを使用する書き込み動作のバスサイクルで前記演算処
理部から前記ダイナミック・ランダム・アクセスメモリ
に書き込まれ、 上記第２の外部端子から入力される外部制御信号によっ
て前記第１の外部端子から入力される前記データを前記
ダイナミック・ランダム・アクセスメモリに書き込む際
の複数の異なったモードのうちのひとつのモードが前記
演算処理部に指示され、 前記演算処理部による前記ダイナミック・ランダム・ア
クセスメモリへの前記書き込み動作のバスサイクルに先
行する前記外部バスを使用するモード指示のバスサイク
ルでは、前記第１の外部端子から入力されるデータの前
記記憶素子への書き込み動作を行うことなく、前記第２
の外部端子から入力される前記外部制御信号に従って前
記ダイナミック・ランダム・アクセスメモリへの書き込
みモードが前記演算処理部に指示され、 前記モード指示のバスサイクルの後の前記演算処理部に
よる前記ダイナミック・ランダム・アクセスメモリへの
書き込み動作が前記モード指示のバスサイクルで指示さ
れた前記書き込みモードに従って実行されることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装
置。 ３．前記アクセス部に新たなモード指示のバスサイクル
で他の異なる書き込みモードが指示されるまで、それ以
前の前記モード指示のバスサイクルで指示された前記書
き込みモードに従った前記ダイナミック・ランダム・ア
クセスメモリへの書き込み動作を繰り返し実行すること
を特徴とする特許請求の範囲第２項記載の半導体集積回
路装置。 ４．前記第２の外部端子から入力される前記外部制御信
号は外部のマイクロプロセッサから供給されることを特
徴とする特許請求の範囲第２項又は第３項のいずれかに
記載の半導体集積回路装置。 【手続補正３】 【補正対象書類名】明細書 【補正対象項目名】０００１ 【補正方法】変更 【補正内容】 【０００１】 【産業上の利用分野】本発明は、ＲＡＭ（Random Acces
s Memory）に係わり、特に記憶データのRead-Modify-Wr
ite動作に好適な半導体集積回路装置に関するものであ
る。 【手続補正４】 【補正対象書類名】明細書 【補正対象項目名】０００９ 【補正方法】変更 【補正内容】 【０００９】 【発明が解決しようとする課題】本発明の目的は、演算
処理部とダイナミック・ランダム・アクセスメモリとの
間のデータ転送量を大きくすることができ、画像処理を
高速化でき、更にダイナミック・ランダム・アクセスメ
モリから演算処理部への画像データ転送速度を向上する
ことのできる半導体集積回路装置を提供することにあ
る。 【手続補正５】 【補正対象書類名】明細書 【補正対象項目名】００１０ 【補正方法】変更 【補正内容】 【００１０】 【課題を解決するための手段】上記の目的を達成するた
め、本発明の特徴とするところは、外部バスと接続され
る複数の外部端子と、演算処理部と、ダイナミック・ラ
ンダム・アクセスメモリと、前記演算処理部と前記ダイ
ナミック・ランダム・アクセスメモリとの両者の間でデ
ータを転送する内部データバスとをチップ上に具備して
なり、前記ダイナミック・ランダム・アクセスメモリに
は画像データが格納され、前記ダイナミック・ランダム
・アクセスメモリに格納された前記画像データを前記内
部データバスを介して前記演算処理部に供給することに
よって、該供給画像データを前記演算処理部によって修
正する如く構成されてなり、前記ダイナミック・ランダ
ム・アクセスメモリから読み出された前記画像データは
前記内部データバスを介して前記演算処理部に供給され
る半導体集積回路装置にある。本発明の好適な実施態様
によれば、前記複数の外部端子は外部バスと接続される
第１の外部端子および第２の外部端子を含み、前記演算
処理部は、前記第１の外部端子と前記第２の外部端子と
前記ダイナミック・ランダム・アクセスメモリとに接続
され、前記第１の外部端子から入力されるデータが前記
外部バスを使用する書き込み動作のバスサイクルで前記
演算処理部から前記ダイナミック・ランダム・アクセス
メモリに書き込まれ、上記第２の外部端子から入力され
る外部制御信号によって前記第１の外部端子から入力さ
れる前記データを前記ダイナミック・ランダム・アクセ
スメモリに書き込む際の複数の異なったモードのうちの
ひとつのモードが前記演算処理部に指示され、前記演算
処理部による前記ダイナミック・ランダム・アクセスメ
モリへの前記書き込み動作のバスサイクルに先行する前
記外部バスを使用するモード指示のバスサイクルでは、
前記第１の外部端子から入力されるデータの前記記憶素
子への書き込み動作を行うことなく、前記第２の外部端
子から入力される前記外部制御信号に従って前記ダイナ
ミック・ランダム・アクセスメモリへの書き込みモード
が前記演算処理部に指示され、前記モード指示のバスサ
イクルの後の前記演算処理部による前記ダイナミック・
ランダム・アクセスメモリへの書き込み動作が前記モー
ド指示のバスサイクルで指示された前記書き込みモード
に従って実行される半導体集積回路装置にある。また、
本発明の好適な実施態様によれば、前記アクセス部に新
たなモード指示のバスサイクルで他の異なる書き込みモ
ードが指示されるまで、それ以前の前記モード指示のバ
スサイクルで指示された前記書き込みモードに従った前
記ダイナミック・ランダム・アクセスメモリへの書き込
み動作を繰り返し実行する半導体集積回路装置にある。
また、本発明の好適な実施態様によれば、前記第２の外
部端子から入力される前記外部制御信号は外部のマイク
ロプロセッサから供給される半導体集積回路装置にあ
る。 【手続補正６】 【補正対象書類名】明細書 【補正対象項目名】００１４ 【補正方法】変更 【補正内容】 【００１４】 【実施例】以下、本発明の一実施例について説明する。
まず、実施例の着眼点を図３を用いて説明する。図３は
外部からＤ−ＲＡＭ（Dynamic-Random Access Memory）
へのデータ書込み処理を示したものであり、この時、Ｄ
−ＲＡＭはリードライトサイクルとした。図３におい
て、ＡＤＲは外部からのアドレス、ＷＲは外部からのラ
イトリクエストで、これら２つの信号（ＡＤＲ、ＷＲ）
は例えばマイクロプロセッサから与えられるものとす
る。また、ＲＡＳは行アドレスストローブ、ＣＡＳは列
アドレスストローブ、Ａは列及び行アドレスが時分割に
発生されるアドレス信号、ＷＥはライトイネーブル、Ｄ
０はリードデータ、Ｚは外部（マイクロプロセッサ）か
らのデータで、これらの信号はＺを除いて例えばＤＲＡ
Ｍコントローラ等から生成されるコントロール信号であ
る。すなわち、（Ｉ）図３に示したように、一般にリー
ドサイクルでは、１回のメモリアクセスは、リードサイ
クル（I）で開始し、ライトイネーブルＷＥによるライ
トサイクル（III）が実行される。 【手続補正７】 【補正対象書類名】明細書 【補正対象項目名】００１７ 【補正方法】変更 【補正内容】 【００１７】以下、図３〜図１１を用いて実施例を更に
詳細に説明する。図３は、上述した様にＤ−ＲＡＭのタ
イムチャートである。図４は、本発明の一実施例を示す
ブロック図、図５は図４に示した実施例の動作原理の説
明図、図６は図５に示した動作原理を実現した回路例を
示す図、図７は図６の動作の詳細を説明する図である。 【手続補正８】 【補正対象書類名】明細書 【補正対象項目名】００３４ 【補正方法】変更 【補正内容】 【００３４】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 （５）演算処理部とダイナミック・ランダム・アクセス
メモリとの間の内部データバスはチップ内部に閉じられ
ており、内部データバスのバス幅は外部バスのバス幅よ
り大きくすることが可能であり、演算処理部とダイナミ
ック・ランダム・アクセスメモリとの間のデータ転送量
を大きくすることができ、画像処理が高速化されること
ができる。 （６）ダイナミック・ランダム・アクセスメモリからの
読み出し画像データを演算処理部に供給するに際して、
この読み出し画像データを外部バスに導出する必要が無
いので、ダイナミック・ランダム・アクセスメモリから
演算処理部への画像データ転送速度を著しく向上するこ
とができる。 【手続補正９】 【補正対象書類名】明細書 【補正対象項目名】００３５ 【補正方法】変更 【補正内容】 【００３５】 【発明の効果】本発明によれば、演算処理部とダイナミ
ック・ランダム・アクセスメモリとの間の内部データバ
スはチップ内部に閉じられており、内部データバスのバ
ス幅は外部バスのバス幅より大きくすることが可能であ
り、演算処理部とダイナミック・ランダム・アクセスメ
モリとの間のデータ転送量を大きくすることができ、画
像処理が高速化されることができる半導体集積回路装置
を得ることができる。また、ダイナミック・ランダム・
アクセスメモリからの読み出し画像データを演算処理部
に供給するに際して、この読み出し画像データを外部バ
スに導出する必要が無いので、ダイナミック・ランダム
・アクセスメモリから演算処理部への画像データ転送速
度を著しく向上することができる半導体集積回路装置を
得ることができる。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 池上 充
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．記憶素子と、リード又はライト動作のモードを指示
する指示信号を入力する端子と、該端子から入力された
指示信号に基づいて前記記憶素子へのリード又はライト
動作を実行させる実行手段とを有する１チップメモリデ
バイスであって、 前記実行手段は、前記記憶素子に対して書き込み信号を
発生させる発生手段を備え、前記記憶素子に対するリー
ド又はライト動作に先立って、前記端子から入力される
指示信号に基づいて前記発生手段からの書き込み信号を
前記記憶素子に書き込むように構成したことを特徴とす
る１チップメモリデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306164A JPH09146825A (ja) | 1996-11-18 | 1996-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306164A JPH09146825A (ja) | 1996-11-18 | 1996-11-18 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042171A Division JP2719589B2 (ja) | 1994-03-14 | 1994-03-14 | １チップ半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146825A true JPH09146825A (ja) | 1997-06-06 |
Family
ID=17953824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8306164A Pending JPH09146825A (ja) | 1996-11-18 | 1996-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146825A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
-
1996
- 1996-11-18 JP JP8306164A patent/JPH09146825A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
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