JP2000347926A - 情報処理システム - Google Patents
情報処理システムInfo
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- JP2000347926A JP2000347926A JP2000083227A JP2000083227A JP2000347926A JP 2000347926 A JP2000347926 A JP 2000347926A JP 2000083227 A JP2000083227 A JP 2000083227A JP 2000083227 A JP2000083227 A JP 2000083227A JP 2000347926 A JP2000347926 A JP 2000347926A
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- Japan
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- external
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Abstract
(57)【要約】
【課題】本発明は、入力されるデータとは無関係にメモ
リデバイス内部の記憶素子に対するデータの書換えが容
易に且つ高速で行なうことができるようした情報処理シ
ステムを提供することにある。 【解決手段】本発明は、記憶素子２と、リード又はライ
ト動作のモードを指示する指示信号を入力する端子とを
有する1チップメモリデバイスと、該端子から入力され
た指示信号に基づいて前記記憶素子へのリード又はライ
ト動作を実行させる制御ユニットとを有する情報処理装
置であって、前記制御ユニットは、前記記憶素子に対し
て書き込み信号（“１”又は“０”）を発生させる発生
手段を備え、前記記憶素子に対するリード又はライト動
作に先立って、前記端子から入力される指示信号に基づ
いて前記発生手段からの書き込み信号を前記記憶素子に
書き込むように構成した情報処理システムである。
リデバイス内部の記憶素子に対するデータの書換えが容
易に且つ高速で行なうことができるようした情報処理シ
ステムを提供することにある。 【解決手段】本発明は、記憶素子２と、リード又はライ
ト動作のモードを指示する指示信号を入力する端子とを
有する1チップメモリデバイスと、該端子から入力され
た指示信号に基づいて前記記憶素子へのリード又はライ
ト動作を実行させる制御ユニットとを有する情報処理装
置であって、前記制御ユニットは、前記記憶素子に対し
て書き込み信号（“１”又は“０”）を発生させる発生
手段を備え、前記記憶素子に対するリード又はライト動
作に先立って、前記端子から入力される指示信号に基づ
いて前記発生手段からの書き込み信号を前記記憶素子に
書き込むように構成した情報処理システムである。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置（Memor
y）を有する情報処理システムに関する。
y）を有する情報処理システムに関する。
【０００２】
【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。
【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。
成のため、図２における処理ステップは論理和機能とな
る。
【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。
【０００５】このため、従来では、下記のような欠点を
生じている。即ち、 (1)図２に示した様に本処理ではその殆んどがバスを使
用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められて
いる。従って、バスの占有率が高くなり、バス負荷が増
大する。
生じている。即ち、 (1)図２に示した様に本処理ではその殆んどがバスを使
用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められて
いる。従って、バスの占有率が高くなり、バス負荷が増
大する。
【０００６】(2)また、低速バスであったり、バスの占
有制御等のオーバヘッドにより、実際の処理時間が大き
い。
有制御等のオーバヘッドにより、実際の処理時間が大き
い。
【０００７】(3)更に、図２の例では静的なステップ数
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。
【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。
【０００９】
【発明が解決しようとする課題】本発明の目的は、複数
の書込みモードにより外部デバイスからのデータをメモ
リデバイス内部の記憶素子に対するデータの書き換えが
容易にかつ高速で行うことができるようにした情報処理
装置を提供することにある。
の書込みモードにより外部デバイスからのデータをメモ
リデバイス内部の記憶素子に対するデータの書き換えが
容易にかつ高速で行うことができるようにした情報処理
装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、プロセッサと、外部バスと接続される複
数の外部端子と、記憶素子と、前記複数の外部端子と前
記記憶素子とに接続され、前記記憶素子に前記プロセッ
サからのデータを書き込む制御部とを備える記憶装置と
を有し、前記記憶装置内部で前記制御部と前記記憶素子
とは内部バスを介して接続され、前記プロセッサは、前
記記憶素子に書き込まれるデータの供給に先立って、前
記複数の外部端子を介して前記アクセス部に対し、複数
の異なったモードのうちから一つのモードを指示するた
めの複数ビットのコマンドデータである制御信号を供給
し、前記記憶装置の制御部は、前記プロセッサから供給
された前記制御信号に従って、前記プロセッサから入力
される前記データを前記記憶素子に書き込むことを特徴
とする情報処理装置である。
成するために、プロセッサと、外部バスと接続される複
数の外部端子と、記憶素子と、前記複数の外部端子と前
記記憶素子とに接続され、前記記憶素子に前記プロセッ
サからのデータを書き込む制御部とを備える記憶装置と
を有し、前記記憶装置内部で前記制御部と前記記憶素子
とは内部バスを介して接続され、前記プロセッサは、前
記記憶素子に書き込まれるデータの供給に先立って、前
記複数の外部端子を介して前記アクセス部に対し、複数
の異なったモードのうちから一つのモードを指示するた
めの複数ビットのコマンドデータである制御信号を供給
し、前記記憶装置の制御部は、前記プロセッサから供給
された前記制御信号に従って、前記プロセッサから入力
される前記データを前記記憶素子に書き込むことを特徴
とする情報処理装置である。
【００１１】
【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３はタイムチャートである。図4は、
本発明の一実施例を示すブロック図、図５は図４に示し
た実施例の動作原理図の説明図、図6は図5に示した動作
原理を実現した回路例を示す図、図７は図６の動作の詳
細を説明する図である。
いて説明する。図３はタイムチャートである。図4は、
本発明の一実施例を示すブロック図、図５は図４に示し
た実施例の動作原理図の説明図、図6は図5に示した動作
原理を実現した回路例を示す図、図７は図６の動作の詳
細を説明する図である。
【００１２】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ、ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは図３と同種の信号であり、Ａは列及び行ア
ドレスが時分割に発生されるアドレス信号、ＣＡＳは列
アドレスストローブ、ＲＡＳは行アドレスストローブ、
ＷＥはライトイネーブル、ＡＤＲは外部からのアドレ
ス、ＷＲは外部からのライトリクエストで、これら２つ
の信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサか
ら与えられるものとする。なお、図３で示した外部デー
タＺを、ここでは（図４）制御回路１を介した記憶素子
２へのライトデータＺに書換えている。
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ、ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは図３と同種の信号であり、Ａは列及び行ア
ドレスが時分割に発生されるアドレス信号、ＣＡＳは列
アドレスストローブ、ＲＡＳは行アドレスストローブ、
ＷＥはライトイネーブル、ＡＤＲは外部からのアドレ
ス、ＷＲは外部からのライトリクエストで、これら２つ
の信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサか
ら与えられるものとする。なお、図３で示した外部デー
タＺを、ここでは（図４）制御回路１を介した記憶素子
２へのライトデータＺに書換えている。
【００１３】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。
【００１４】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細を図７に示す。図
６、図７に示す様に、本発明は２つの論理の組合わせに
よって実現できる。
図６に示す。また、その動作の詳細を図７に示す。図
６、図７に示す様に、本発明は２つの論理の組合わせに
よって実現できる。
【００１５】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理数１で表わされる。
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理数１で表わされる。
【００１６】 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。
的論理和を示す。
【００１７】また、外部から制御可能なデータＸ，Ｙの
取り得る値として数１式に、信号“０”，信号“１”，
例えばマイクロプロセッサからのバスデータＤｉ，その
反転データ（ＮＯＴ Ｄｉ）を割当て、整理すると、図
８に示す如き二項論理演算結果が得られる。但し、図８
において上記ＮＯＴはオーバーラインにて表現してい
る。
取り得る値として数１式に、信号“０”，信号“１”，
例えばマイクロプロセッサからのバスデータＤｉ，その
反転データ（ＮＯＴ Ｄｉ）を割当て、整理すると、図
８に示す如き二項論理演算結果が得られる。但し、図８
において上記ＮＯＴはオーバーラインにて表現してい
る。
【００１８】これを実際の回路にして図４と組合わせた
ものを図９に示す。図９において、ＳＥＬ０，１は４入
力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選
択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信
号、ＩＮＶは反転素子である。以下、図１、図８、図
９、図１０を用いて、具体的に動作例を説明する。図８
に示す様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ
０の制御信号であり、この信号Ｓ０，Ｓ１によってデー
タＸの値を決定する。同様に入力選択信号Ｓ２，Ｓ３に
よって、データＹが決定される。これらのデータＸ，Ｙ
の取り得る値としては、前述の如く、内部で発生した信
号“０”，信号“１”，マイクロプロセッサからのバス
データＤｉ，その反転データ（Ｄｉ‘）とし、図９に示
した様に入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、
各セレクタＳＥＬ０，１はそれぞれ上記４つの信号のう
ちの１つが選択される。図８には、入力選択信号Ｓ０，
Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力である
データＸ，Ｙとの関係を示し、更に前記数１式で表わせ
る制御回路１の動作（ライトデータＺの値）を表わして
いる。例えば、図１に示した様な画像処理（ＯＲ演算：
Ｃａｓｅ１）では、入力選択信号Ｓ０，Ｓ１＝（１
１），Ｓ２，３＝（１０）とすることでデータＸ，Ｙは
それぞれＸ＝（反転 Ｄｉ），Ｙ＝Ｄｉが選択される。
これらデータＸ，Ｙの値を前記制御回路１の動作を表わ
す（数１）式に代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算
が実行できることがわかる。従って、本発明によれば図
１の画像処理は図１０に示した様に、最初の１ステップ
で入力選択信号Ｓ０，１，２，３を指定（Functionの指
定）して、動作モードを事前設定し、その後は合成した
い画像データを格納エリアＭ２からReadし、画像エリア
Ｍ１への単なるWrite動作だけで図１に示した画像処理
が実行できる。また、本発明は図８に示した様に多種の
論理機能が実行可能である。
ものを図９に示す。図９において、ＳＥＬ０，１は４入
力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選
択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信
号、ＩＮＶは反転素子である。以下、図１、図８、図
９、図１０を用いて、具体的に動作例を説明する。図８
に示す様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ
０の制御信号であり、この信号Ｓ０，Ｓ１によってデー
タＸの値を決定する。同様に入力選択信号Ｓ２，Ｓ３に
よって、データＹが決定される。これらのデータＸ，Ｙ
の取り得る値としては、前述の如く、内部で発生した信
号“０”，信号“１”，マイクロプロセッサからのバス
データＤｉ，その反転データ（Ｄｉ‘）とし、図９に示
した様に入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、
各セレクタＳＥＬ０，１はそれぞれ上記４つの信号のう
ちの１つが選択される。図８には、入力選択信号Ｓ０，
Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力である
データＸ，Ｙとの関係を示し、更に前記数１式で表わせ
る制御回路１の動作（ライトデータＺの値）を表わして
いる。例えば、図１に示した様な画像処理（ＯＲ演算：
Ｃａｓｅ１）では、入力選択信号Ｓ０，Ｓ１＝（１
１），Ｓ２，３＝（１０）とすることでデータＸ，Ｙは
それぞれＸ＝（反転 Ｄｉ），Ｙ＝Ｄｉが選択される。
これらデータＸ，Ｙの値を前記制御回路１の動作を表わ
す（数１）式に代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算
が実行できることがわかる。従って、本発明によれば図
１の画像処理は図１０に示した様に、最初の１ステップ
で入力選択信号Ｓ０，１，２，３を指定（Functionの指
定）して、動作モードを事前設定し、その後は合成した
い画像データを格納エリアＭ２からReadし、画像エリア
Ｍ１への単なるWrite動作だけで図１に示した画像処理
が実行できる。また、本発明は図８に示した様に多種の
論理機能が実行可能である。
【００１９】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはＥＯＲ
機能が必要になる。すなわち、このカーソル表示では、
入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１０）
として前述した画像の合成（図１）の場合と同様に図１
０の如く処理を行なうことができる。従って、外部から
入力される入力選択信号Ｓ０，１，２，３の値を変える
ことにより、図８に示した様な多種の論理機能が容易に
実行でき、更に単なるWrite動作のみで記憶素子２との
リード、モディファイ、ライトが実行できる。
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはＥＯＲ
機能が必要になる。すなわち、このカーソル表示では、
入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１０）
として前述した画像の合成（図１）の場合と同様に図１
０の如く処理を行なうことができる。従って、外部から
入力される入力選択信号Ｓ０，１，２，３の値を変える
ことにより、図８に示した様な多種の論理機能が容易に
実行でき、更に単なるWrite動作のみで記憶素子２との
リード、モディファイ、ライトが実行できる。
【００２０】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。
【００２１】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，Ｓ３＝（００）または（１０）を指定
することにより、データＸ，Ｙとして内部で発生した信
号“０”または“1”を選択してＺ＝０または1トシテ記憶
素子に書込むことができる。
（００），Ｓ２，Ｓ３＝（００）または（１０）を指定
することにより、データＸ，Ｙとして内部で発生した信
号“０”または“1”を選択してＺ＝０または1トシテ記憶
素子に書込むことができる。
【００２２】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。
【００２３】以上説明したごとく、本実施例によれば、
次の効果が得られる。
次の効果が得られる。
【００２４】(1)図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。
【００２５】(2)また、マイクロプロセッサは、１回の
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。
【００２６】(3)記憶素子群と比べて、本発明による回
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。
【００２７】(4)現在市販している６４Ｋ×４ｂｉｔの
Ｄ-ＲＡＭの多くは、１つのＰｉｎがＮｏ-Connectionと
なっており、図１０に示したｂ点まで、すなわち記憶素
子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数の
増加にならず、極めてＬＳＩ化には有利となる。
Ｄ-ＲＡＭの多くは、１つのＰｉｎがＮｏ-Connectionと
なっており、図１０に示したｂ点まで、すなわち記憶素
子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数の
増加にならず、極めてＬＳＩ化には有利となる。
【００２８】
【発明の効果】本発明によれば、メモリデバイス内に記
憶素子へ書き込み信号（“１”又は“０”）を発生する
信号発生手段を持ち、この書き込み信号を用いて記憶素
子のデータを書換えるように構成されているので、外部
デバイスからのデータとは無関係にメモリデバイス内部
の記憶素子に対するデータ書換えを容易にかつ高速に行
うことができる効果を奏する。
憶素子へ書き込み信号（“１”又は“０”）を発生する
信号発生手段を持ち、この書き込み信号を用いて記憶素
子のデータを書換えるように構成されているので、外部
デバイスからのデータとは無関係にメモリデバイス内部
の記憶素子に対するデータ書換えを容易にかつ高速に行
うことができる効果を奏する。
【図１】画像処理を例にとり従来技術を説明するための
図である。
図である。
【図２】図１のフローチャートである。
【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。
ムチャートである。
【図４】本発明の一実施例を示すブロック図である。
【図５】図４の動作原理を説明するための図である。
【図６】図５の動作原理を実現する回露呈を示す図であ
る。
る。
【図７】図６の動作を説明するための図である。
【図８】入力選択信号とセレクタ出力との関係を示す図
である。
である。
【図９】図８を実現するための回路図である。
【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。
ャートである。
【図１１】本発明の別の適用例を説明するための図であ
る。
る。
１…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 池上 充 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内
Claims (2)
- 【請求項１】プロセッサと、 外部バスと接続される複数の外部端子と、記憶素子と、
前記複数の外部端子と前記記憶素子とに接続され、前記
記憶素子に前記プロセッサからのデータを書き込む制御
部とを備える記憶装置とを有し、 前記記憶装置内部で前記制御部と前記記憶素子とは内部
バスを介して接続され、 前記プロセッサは、前記記憶素子に書き込まれるデータ
の供給に先立って、前記複数の外部端子を介して前記制
御部に対し、複数の異なったモードのうちから一つのモ
ードを指示するための複数ビットのコマンドデータであ
る制御信号を供給し、 前記記憶装置の制御部は、前記プロセッサから供給され
た前記制御信号に従って、前記プロセッサから入力され
る前記データを前記記憶素子に書き込むことを特徴とす
る情報処理装置。 - 【請求項２】前記アクセス部が行う前記記憶素子への前
記データの書き込みは、前記プロセッサから供給される
書き込み制御信号によって実行されることを特徴とする
特許請求の範囲第１項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083227A JP2000347926A (ja) | 2000-01-01 | 2000-03-21 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083227A JP2000347926A (ja) | 2000-01-01 | 2000-03-21 | 情報処理システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113179A Division JP3085299B2 (ja) | 1999-04-21 | 1999-04-21 | 情報処理システム |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001119026A Division JP3285033B2 (ja) | 2001-04-18 | 2001-04-18 | 情報処理システム |
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| Publication Number | Publication Date |
|---|---|
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ID=18599903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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-
2000
- 2000-03-21 JP JP2000083227A patent/JP2000347926A/ja active Pending
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