JP3036441B2 - １チップメモリデバイス - Google Patents
１チップメモリデバイスInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ（Ｒamdom Ａcc
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な１チップメモリデバイスに関する
ものである。
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な１チップメモリデバイスに関する
ものである。
【０００２】
【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。
【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。
成のため、図２における処理ステップは論理和機能とな
る。
【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。従っ
て図２で示した一連の処理は、データをＢyte単位で処
理した場合でも、その繰返し回数は１０6のオーダとな
る。
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。従っ
て図２で示した一連の処理は、データをＢyte単位で処
理した場合でも、その繰返し回数は１０6のオーダとな
る。
【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがバスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、バスの占有率が高くなり、バス負荷が
増大する。
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがバスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、バスの占有率が高くなり、バス負荷が
増大する。
【０００６】（２）また、低速バスであったり、バスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。
【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。
【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。
【０００９】
【発明が解決しようとする課題】本発明の目的は、記憶
素子に対する同一モードの繰り返しアクセスに際し、モ
ード設定の回数を削減できバス負荷を低減できるととも
に、メモリアクセスの操作性を向上できる１チップメモ
リデバイスを提供することにある。
素子に対する同一モードの繰り返しアクセスに際し、モ
ード設定の回数を削減できバス負荷を低減できるととも
に、メモリアクセスの操作性を向上できる１チップメモ
リデバイスを提供することにある。
【００１０】上記の目的を達成するため、本発明の特徴
とすることろは、外部バスと接続される第１、第２の外
部端子と、記憶素子と、前記第１ 、 第２の外部端子と前
記記憶素子とに接続され、複数の書き込みモードの１つ
で、前記記憶素子へのデータの書き込みを制御する書き
込み制御部を有し、第１のバスサイクルで、前記第２の
外部端子を介して前記書き込み制御部に前記複数の書き
込みモードの１つを指示する制御信号が入力され、前記
第１のバスサイクルの後の第２のバスサイクルで、前記
第１のバスサイクルで入力された前記制御信号に基づ
き、前記第１の外部端子から入力されるデータの前記記
憶素子への書き込み動作が実行される１チップメモリデ
バイスにある。本発明の好適な実施態様によれば、前記
書き込み制御部に新たな書き込みモードを指示する制御
信号が入力されるまで、前記第1のバスサイクルで指示
された前記制御信号に基づいた前記記憶素子への書き込
み動作を繰り返し実行する。また、本発明の好適な実施
態様によれば、前記記憶素子は、ダイナミック・ランダ
ム・アクセスメモリである。更に、本発明の好適な実施
態様によれば、前記第２の外部端子から入力される前記
制御信号は外部のマイクロプロセッサから供給される。
とすることろは、外部バスと接続される第１、第２の外
部端子と、記憶素子と、前記第１ 、 第２の外部端子と前
記記憶素子とに接続され、複数の書き込みモードの１つ
で、前記記憶素子へのデータの書き込みを制御する書き
込み制御部を有し、第１のバスサイクルで、前記第２の
外部端子を介して前記書き込み制御部に前記複数の書き
込みモードの１つを指示する制御信号が入力され、前記
第１のバスサイクルの後の第２のバスサイクルで、前記
第１のバスサイクルで入力された前記制御信号に基づ
き、前記第１の外部端子から入力されるデータの前記記
憶素子への書き込み動作が実行される１チップメモリデ
バイスにある。本発明の好適な実施態様によれば、前記
書き込み制御部に新たな書き込みモードを指示する制御
信号が入力されるまで、前記第1のバスサイクルで指示
された前記制御信号に基づいた前記記憶素子への書き込
み動作を繰り返し実行する。また、本発明の好適な実施
態様によれば、前記記憶素子は、ダイナミック・ランダ
ム・アクセスメモリである。更に、本発明の好適な実施
態様によれば、前記第２の外部端子から入力される前記
制御信号は外部のマイクロプロセッサから供給される。
【００１１】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。
【００１２】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。
【００１３】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。
き込み処理機能。
【００１４】
【実施例】以下、本発明の一実施例について説明する。
まず、実施例の着眼点を図３を用いて説明する。図３は
外部からＤ−ＲＡＭ（Dynamic-Random Access Memory）
へのデータ書込み処理を示したものであり、この時、Ｄ
−ＲＡＭはリードライトサイクルとした。図３におい
て、ＡＤＲは外部からのアドレス、ＷＲは外部からのラ
イトリクエストで、これら２つの信号（ＡＤＲ、ＷＲ）
は例えばマイクロプロセッサから与えられるものとす
る。また、ＲＡＳは行アドレスストローブ、ＣＡＳは列
アドレスストローブ、Ａは列及び行アドレスが時分割に
発生されるアドレス信号、ＷＥはライトイネーブル、Ｄ
０はリードデータ、Ｚは外部（マイクロプロセッサ）か
らのデータで、これらの信号はＺを除いて例えばＤＲＡ
Ｍコントローラ等から生成されるコントロール信号であ
る。すなわち、（Ｉ）図３に示したように、一般にリー
ドサイクルでは、１回のメモリアクセスは、リードサイ
クル（I）で開始し、ライトイネーブルＷＥによるライ
トサイクル（III）が実行される。
まず、実施例の着眼点を図３を用いて説明する。図３は
外部からＤ−ＲＡＭ（Dynamic-Random Access Memory）
へのデータ書込み処理を示したものであり、この時、Ｄ
−ＲＡＭはリードライトサイクルとした。図３におい
て、ＡＤＲは外部からのアドレス、ＷＲは外部からのラ
イトリクエストで、これら２つの信号（ＡＤＲ、ＷＲ）
は例えばマイクロプロセッサから与えられるものとす
る。また、ＲＡＳは行アドレスストローブ、ＣＡＳは列
アドレスストローブ、Ａは列及び行アドレスが時分割に
発生されるアドレス信号、ＷＥはライトイネーブル、Ｄ
０はリードデータ、Ｚは外部（マイクロプロセッサ）か
らのデータで、これらの信号はＺを除いて例えばＤＲＡ
Ｍコントローラ等から生成されるコントロール信号であ
る。すなわち、（Ｉ）図３に示したように、一般にリー
ドサイクルでは、１回のメモリアクセスは、リードサイ
クル（I）で開始し、ライトイネーブルＷＥによるライ
トサイクル（III）が実行される。
【００１５】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。
【００１６】（III）この区間（II）を修正区間とし、
（IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。
うことは可能とする。
【００１７】以下、図３〜図１１を用いて実施例を更に
詳細に説明する。図３は、上述した様にＤ−ＲＡＭのタ
イムチャートである。図４は、本発明の一実施例を示す
ブロック図、図５は図４に示した実施例の動作原理の説
明図、図６は図５に示した動作原理を実現した回路例を
示す図、図７は図６の動作の詳細を説明する図である。
詳細に説明する。図３は、上述した様にＤ−ＲＡＭのタ
イムチャートである。図４は、本発明の一実施例を示す
ブロック図、図５は図４に示した実施例の動作原理の説
明図、図６は図５に示した動作原理を実現した回路例を
示す図、図７は図６の動作の詳細を説明する図である。
【００１８】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。
【００１９】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。
【００２０】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。
【００２１】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。
【００２２】
【数１】
【００２３】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。なお図９に示すごとく、“０”およ
び“１”の信号を発生させる手段を有し、これら“０”
および“１”の信号がセレクタＳＥＬ０，１に入力され
ていることは明らかである。
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。なお図９に示すごとく、“０”およ
び“１”の信号を発生させる手段を有し、これら“０”
および“１”の信号がセレクタＳＥＬ０，１に入力され
ていることは明らかである。
【００２４】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。
て、具体的に動作例を説明する。
【００２５】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのバスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記数１で表わせる制御回路１の動作（ライトデータＺ
の値）を表わしている。例えば、図１に示した様な画像
処理（ＯＲ演算：Ｃase１）では、入力選択信号Ｓ０，
Ｓ１＝（１１），Ｓ２，３＝（１０）とすることでデー
タＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が選択さ
れる。これらデータＸ，Ｙの値を前記制御回路１の動作
を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄo のＯ
Ｒ演算が実行できることがわかる。従って、本発明によ
れば図１の画像処理は図１０に示した様に、最初の１ス
テップで入力選択信号Ｓ０，１，２，３を指定（Ｆunct
ionの指定）して動作モードを事前設定し、その後は合
成したい画像データを格納エリアＭ２からＲｅａｄし、
画像エリアＭ１への単なるＷｒｉｔｅ動作だけで図１に
示した画像処理が実行できる。また、本発明は図８に示
した様に多種の論理機能が実行可能である。
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのバスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記数１で表わせる制御回路１の動作（ライトデータＺ
の値）を表わしている。例えば、図１に示した様な画像
処理（ＯＲ演算：Ｃase１）では、入力選択信号Ｓ０，
Ｓ１＝（１１），Ｓ２，３＝（１０）とすることでデー
タＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が選択さ
れる。これらデータＸ，Ｙの値を前記制御回路１の動作
を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄo のＯ
Ｒ演算が実行できることがわかる。従って、本発明によ
れば図１の画像処理は図１０に示した様に、最初の１ス
テップで入力選択信号Ｓ０，１，２，３を指定（Ｆunct
ionの指定）して動作モードを事前設定し、その後は合
成したい画像データを格納エリアＭ２からＲｅａｄし、
画像エリアＭ１への単なるＷｒｉｔｅ動作だけで図１に
示した画像処理が実行できる。また、本発明は図８に示
した様に多種の論理機能が実行可能である。
【００２６】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、ＦunctionとしてはＥＯ
Ｒ機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１
０）として前述した画像の合成（図１）の場合と同様に
図１０の如く処理を行なうことができる。従って、外部
から入力される入力選択信号Ｓ０，１，２，３の値を変
えることにより、図６に示した様な多種の論理機能が容
易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶素
子２とのリード、モディファイ、ライトが実行できる。
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、ＦunctionとしてはＥＯ
Ｒ機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１
０）として前述した画像の合成（図１）の場合と同様に
図１０の如く処理を行なうことができる。従って、外部
から入力される入力選択信号Ｓ０，１，２，３の値を変
えることにより、図６に示した様な多種の論理機能が容
易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶素
子２とのリード、モディファイ、ライトが実行できる。
【００２７】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。
【００２８】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，３＝（００）または（１０）を指定す
ることにより、データＸ，Ｙとして内部で発生した信号
“０”または信号“１”を選択してＺ＝０または１とし
て記憶素子に書き込むことができる。
（００），Ｓ２，３＝（００）または（１０）を指定す
ることにより、データＸ，Ｙとして内部で発生した信号
“０”または信号“１”を選択してＺ＝０または１とし
て記憶素子に書き込むことができる。
【００２９】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。
【００３０】以上説明した如く、本実施例によれば、次
の効果が得られる。
の効果が得られる。
【００３１】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。
【００３２】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。
【００３３】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。
【００３４】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 （５）モード指示は、電源投入による初期設定等の動作
とは係わりなくモード指示の必要が生じた場合、アクセ
ス部による記憶素子への書き込み動作のバスサイクルに
先行するモード指示のバスサイクルで、第１の外部端子
から入力されるデータの前記記憶素子への書き込み動作
を行うことなく、第２の外部端子から入力される外部制
御信号に従って、前記記憶素子への書き込みモードが前
記アクセス部に指示される。 （６）モード指示は、電源投入、もしくはリフレッシュ
動作と無関係の任意の時点で行われ、モード再指示が行
われるまで有効であるので、電源投入もしくはリフレッ
シュ時に必要外のモード指示の再供給を省くことができ
る。
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 （５）モード指示は、電源投入による初期設定等の動作
とは係わりなくモード指示の必要が生じた場合、アクセ
ス部による記憶素子への書き込み動作のバスサイクルに
先行するモード指示のバスサイクルで、第１の外部端子
から入力されるデータの前記記憶素子への書き込み動作
を行うことなく、第２の外部端子から入力される外部制
御信号に従って、前記記憶素子への書き込みモードが前
記アクセス部に指示される。 （６）モード指示は、電源投入、もしくはリフレッシュ
動作と無関係の任意の時点で行われ、モード再指示が行
われるまで有効であるので、電源投入もしくはリフレッ
シュ時に必要外のモード指示の再供給を省くことができ
る。
【００３５】
【発明の効果】本発明によれば、アクセス部による記憶
素子への書き込み動作のバスサイクルに先行するモード
指示のバスサイクルでは、第１の外部端子から入力され
るデータの前記記憶素子への書き込み動作を行うことな
く、第２の外部端子から入力される外部制御信号に従っ
て前記記憶素子への書き込みモードが前記アクセス部に
指示され、前記モード指示のバスサイクルの後の前記ア
クセス部による前記記憶素子への書き込み動作が前記モ
ード指示のバスサイクルで指示された前記書き込みモー
ドに従って実行されるため、前記記憶素子に対する同一
モードの繰り返しアクセスに際し、モード設定の回数を
削減できバス負荷を低減できる１チップメモリデバイス
を得ることができる。また、モード指示の必要が生じた
場合、第１の外部端子から入力されるデータの前記記憶
素子への書き込み動作を行うことなく、第２の外部端子
から入力される外部制御信号に従って前記記憶素子への
書き込みモードが前記アクセス部に指示されるため、メ
モリに対する余分なアクセスを実行することがなくメモ
リアクセスの操作性が向上する。
素子への書き込み動作のバスサイクルに先行するモード
指示のバスサイクルでは、第１の外部端子から入力され
るデータの前記記憶素子への書き込み動作を行うことな
く、第２の外部端子から入力される外部制御信号に従っ
て前記記憶素子への書き込みモードが前記アクセス部に
指示され、前記モード指示のバスサイクルの後の前記ア
クセス部による前記記憶素子への書き込み動作が前記モ
ード指示のバスサイクルで指示された前記書き込みモー
ドに従って実行されるため、前記記憶素子に対する同一
モードの繰り返しアクセスに際し、モード設定の回数を
削減できバス負荷を低減できる１チップメモリデバイス
を得ることができる。また、モード指示の必要が生じた
場合、第１の外部端子から入力されるデータの前記記憶
素子への書き込み動作を行うことなく、第２の外部端子
から入力される外部制御信号に従って前記記憶素子への
書き込みモードが前記アクセス部に指示されるため、メ
モリに対する余分なアクセスを実行することがなくメモ
リアクセスの操作性が向上する。
【図１】画像処理を例にとり従来技術を説明するための
図である。
図である。
【図２】図１のフローチャートである。
【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。
ムチャートである。
【図４】本発明の一実施例を示すブロック図である。
【図５】図４の動作原理を説明するための図である。
【図６】図５の動作原理を実現する回路例を示す図であ
る。
る。
【図７】図６の動作を説明するための図である。
【図８】入力選択信号とセレクタ出力との関係を示す図
である。
である。
【図９】図８を実現するための回路図である。
【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。
ャートである。
【図１１】本発明の別の適用例を説明するための図であ
る。
る。
１…制御回路、
２…記憶素子、
ＳＥＬ…セレクタ。
フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所マイクロエレクトロニ
クス機器開発研究所内
(72)発明者 池上 充
神奈川県秦野市堀山下１番地株式会社日
立製作所神奈川工場内
(56)参考文献 特開 昭59−60658（ＪＰ，Ａ)
特開 昭56−105538（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
Claims (1)
- (57)【特許請求の範囲】 １． 外部バスと接続される第１の外部端子および第２
の外部端子と、 記憶素子と、前記第１の外部端子と前記第２の外部端子と前記記憶素
子とに接続され、前記外部バスを使用するバスサイクル
で前記記憶素子をアクセスするアクセス部とをチップ上
に備え、 前記チップ内部で前記アクセス部と前記記憶素子とは内
部バスを介して接続され、 前記第１の外部端子から入力されるデータが書き込み動
作のバスサイクルで前記アクセス部から前記内部バスを
介して前記記憶素子に書き込まれ、 前記第２の外部端子から入力される外部制御信号によっ
て、前記第１の外部端子から入力される前記データを前
記記憶素子に書き込む際の複数の異なったモードのうち
のひとつのモードを前記アクセス部に指示し、 前記アクセス部による前記記憶素子への前記書き込み動
作のバスサイクルに先行するモード指示のバスサイクル
で、前記第１の外部端子から入力されるデータの前記記
憶素子への書き込み動作を行うことなく、前記第２の外
部端子から入力される前記外部制御信号に従って前記記
憶素子への書き込みモードが前記アクセス部に指示さ
れ、 前記モード指示のバスサイクルの後の前記書き込み動作
のバスサイクルで、前記アクセス部による前記第１の外
部端子から入力される書き込みデータの前記記憶素子へ
の書き込み動作が、前記モード指示のバスサイクルで指
示された前記書き込みモードに従って前記内部バスを介
して前記アクセス部によって 実行されることを特徴とす
る１チップメモリデバイス。 ２． 前記アクセス部に新たなモード指示のバスサイク
ルで他の異なる書き込みモードが指示されるまで、それ
以前の前記モード指示のバスサイクルで指示された前記
書き込みモードに従った前記記憶素子への書き込み動作
を繰り返し実行することを特徴とする特許請求の範囲第
１項記載の１チップメモリデバイス。 ３． 前記記憶素子は、ダイナミック・ランダム・アク
セスメモリであることを特徴とする特許請求の範囲第２
項記載の１チップメモリデバイス。 ４． 前記第２の外部端子から入力される前記外部制御
信号は外部のマイクロプロセッサから供給されることを
特徴とする特許請求の範囲第１項から第３項までのいず
れかに記載の１チップメモリデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306163A JP3036441B2 (ja) | 1996-11-18 | 1996-11-18 | １チップメモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306163A JP3036441B2 (ja) | 1996-11-18 | 1996-11-18 | １チップメモリデバイス |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042171A Division JP2719589B2 (ja) | 1994-03-14 | 1994-03-14 | １チップ半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113180A Division JP3075280B2 (ja) | 1999-04-21 | 1999-04-21 | 情報処理システム |
| JP11113179A Division JP3085299B2 (ja) | 1999-04-21 | 1999-04-21 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09138761A JPH09138761A (ja) | 1997-05-27 |
| JP3036441B2 true JP3036441B2 (ja) | 2000-04-24 |
Family
ID=17953813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8306163A Expired - Lifetime JP3036441B2 (ja) | 1996-11-18 | 1996-11-18 | １チップメモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036441B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2467852B1 (en) | 2009-08-20 | 2019-05-22 | Rambus Inc. | Atomic memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105538A (en) * | 1980-01-25 | 1981-08-22 | Toshiba Corp | Data processing device |
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
-
1996
- 1996-11-18 JP JP8306163A patent/JP3036441B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09138761A (ja) | 1997-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |