JPS63131242A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ回路に関する。

【従来の技術１ 従来メモリ回路は、データ入力側のワード長とデータの
出力側のワード長とが同じであり、かつ固定されている
。

［発明が解決しようとする問題点Ｊ そのため、従来のメモリ回路では異ったワード長のデー
タバスが存在し、そのバス間でメモリを介してデータの
受渡しをする場合にはデータの入力側もしくは出力側に
そのつとワード長に合せて回線多動化装置（マルチプレ
クサ）を設けなければならない、また、同じワード長の
データバス間を介していも場合でも、データバスのワー
ド長が、メモリのワード長と異っているときには、複数
のメモリを用いたり、またはメモリのワード長の一部を
使用せずに空けておかなければならない。

本発明の目的は、以上のような問題を解消し、さらに、
入力データのワード長および出力データのワード長を各
々独立して自由に決定することができるワード長変換機
能をもったメモリ回路において、アドレス制御を能率的
に、かつ容易にすることにある。

［問題点を解決するための手段Ｊ 本発明は互いに異なった複数のワード長の公倍数となる
値をメモリ容量とし、その公倍数の中で最小公倍数とな
る値を区分単位としてローアドレスを定め、該区分内を
複数のワード長の公約数となる値づつ・に細区分し、該
細区分単位にカラムアドレスを定めた、データを記憶す
るメモリと、該メモリに関するｉ！１つのローアドレス
と、１つ又は複数のカラムアドレスとによってメモリの
人力アドレスを指定する人力アドレス指定手段と、前記
メモリに関する１つのローアドレスと１又は複数のカラ
ムアドレスとによってメモリの出力アドレスを指定する
出力アドレス指定手段とを具える。

【作　用］ して、互いに異なった複数のワード長の公倍数となる値
をメモリ容量とし、該公倍数の中で最小公倍数となる値
を区分単位としてローアドレスを定め、前記区分内を前
記複数のワード長の公約数となる値づつに細区分し、該
細区分単位にカラムアドレスを定め、前記メモリに関す
る１つのローアドレスと１つまたは複数のカラムアドレ
スとによって前記メモリの入力アドレスおよび出力アド
レスを指定する。

［実施例１ 本発明の実施例として、入力データと出力データのワー
ド長が各々独立に８．１６および３２ビツト（ｂｉｔｓ
）の３通りづつ遭べる可変ワード長の先入れ先出しバッ
ファメモリ回路について説明する。

第１図は、本発明にかかる可変ワード長先入れ先出しバ
ッファメモリ（以後ＭＦＩＦＯと記す）回路の全体のブ
ロック図である。本ＭＦＩＦＯはメモリ１、入力アドレ
ス制御回路２．出力アドレス制御回路３．入力データ分
割回路４．出力データ組立回路５．入出力制御回路６お
よび仮想データ制御回路７を有する。

また、１２は入力データのワード長指定信号（）Ｗ）、
１３は出力データのワード長指定信号（Ｏｗ）　、８は
人力データ（ＤＩ）、９は出力データ（ＤＯ）　、　１
０はデータ入力のタイミングを入力するシフトイン信号
（ＳＩＮ）、１１はデータ出力のタイミングを入力する
シフトアウト信号（ＳＯｌｌＴ）、１４は人力許可信号
（ＩＲＤＹ）、１５は出力許可信号（ＯＲｔｌＹ）、１
６は入力するデータ群の最終データを入力することを識
別するエンドオブデータ信号（ＥＯＤ）である。

本実施例ではワード長の可変範囲を入力および出力共に
８．１６．および３２　（ｂｉｔｓ）とした。１６．３
２は８の倍数であるから、可変範囲の最小公倍数は３２
となる。よって本ＭＦＩＦＯのメモリ容量を３２の倍数
にすれば、どのワード長の入力でも、メモリ空間上に入
力できないはんばな空間を生じることはない、つまり、
どのワード長による人力もしくは出力も、次々に入力も
しくは出力されるデータのデータ量の累積が３２ｂｉｔ
ｓ毎に節目を持つことになる。またワード長の可変範囲
が８の倍数で蔦るから、８　ｂｉｔｓのデータをひとま
とまりとして考え、この１バイト（８ｂｉｔｓ）毎にア
ドレッシングを行ってやればアドレッシングが簡単にな
る。

以上のことから、本実施例では、１バイトのメモリ容量
を持つメモリブロックを４ＸＮ　（Ｎ　：整数値）のマ
トリクス状に配したメモリマトリックスをメモリ１とし
て用いる。第２図にこのメモリマトリックスを示す、縦
方向がカラムアドレス（＾、Ｂ、Ｃ，Ｄ）であり、横方
向がローアドレス（１，２，・・・、　（Ｎ−１）であ
る。また本メモリ１は、入力用のアドレスと出力用のア
ドレスとを独立して指定することができるように、２系
統のアドレスがカラムアドレスおよびローアドレスのそ
れぞれにある。

ＩＣＡ、！（：Ｂ、ＩＣＣおよびＩＣＤは入力用のカラ
ムアドレス、　ＩＬＯ，ＩＬｌ、・・−、ＩＬ（Ｎ−１
）は人力用のローアドレス、ＯＣ＾、ＯＣＢ、ＯＣＣ，
ＯＣＤは出力用のカラムアドレス、　ＯＬＯ，ＯＬｌ、
・・・、ＯＬ　（Ｎ−１）は出力用のローアドレスであ
る。

入力データＤＡは同じカラムアドレス上の全てのメモリ
ブロック（ＯＡ、ＩＡ、・・・、　（Ｎ−１）Ａ）にア
ドレス指定により入力可能である。他の入力データＤＢ
、ＤＣ。

ＤＤについても同様である。また出力データ０＾は同じ
カラムアドレス上の全てのメモリブロック（ＯＡ、ｌ＾
、・・・、　（Ｎ−１）Ａ）からアドレス指定すること
により出力可能である。他の出力データＯｎ、ＯＣ，Ｏ
Ｄについても同様である。

メモリ１はカラムアドレスとローアドレスの両方によっ
て指定された部分がアクセスされる。１つのカラムアド
レス上の各メモリブロックのワード長は８　ｂｉｔｓで
あるので、　１６ｂｉｔｓデータの入力もしくは出力は
、１つのローアドレスと２つのカラムアドレスの指定に
よりて行なうことができる。

また、３２ｂｉｔｓデータの入力もしくは出力は、１つ
のローアドレスと４つのカラムアドレスとの指定によっ
て行うことができる。

第３図は第１図に示した入力アドレス制御回路２または
出力アドレス制御回路３のブロック図であり、カラムア
ドレス制御回路とローアドレス制御回路とにより構成さ
れている。第３図中のＷはワード長指定信号であって、
入力アドレス制御回路の場合は後述の第１２図のＩＷ’
　（１９）が、出力アドレス制御回路の場合は第１図の
ＯＷが人力信号となる。Ｓはシフトタイミング信号であ
って、入力アドレス制御回路の場合は第１図のＳＩＮが
、出力アドレス制御回路の場合は第１図の５ＯＵＴが入
力信号となる。

Ｒ５Ｔはアドレス制御回路を初期状態にする信号である
。ＣＡ、ＣＯ，ＣＣ，ＣＤはカラムアドレス信号であり
、ＬＯ〜Ｌ（Ｎ−１）はローアドレス信号であるローア
ドレス制御回路２１１は初期状態ではＬＯが遭ばれた状
態になる。カラムアドレス制御回路２１０は、ワード長
によって初期状態が異なり、ワード長が８ｂｉｔｓの時
はＣＡが、１６ｂｉｔｓの時はＣＡおよびＣＯが、３２
ｂｉｔｓの時はＣＡ、ＣＢ、ＣＧおよびＣＤが、それぞ
れ運ばれた状態になる。

ＣＹはＣＤとＬ（Ｎ−１）の論理積によって得られるキ
ャリー信号である。出力アドレス制御回路には第３図に
示す本回路をそのまま用いるが、入力アドレス制御回路
としては、本回路中の点線枠（２１４）内を点線枠（２
１５）の回路に置換えた回路を用いる。　　ＩＣＤ’　
は第１２図に示す仮想データ入力制御回路からの信号で
ある。

ワード長が８ｂｉｔｓの時のアドレス制御回路のタイミ
ングチャートおよび状態遷移図を第４図に示す、カラム
アドレス制御回路２１０はシフトタイミング信号Ｓに同
期したシフトレジスタとして動作し、ローアドレス制御
回路２１１はカラムアドレスＣＤ出力に同期したシフト
レジスタとして動作する。ワード長が１６ｂｉｔｓおよ
び３２ｂｉｔｓの場合についても、第５図および第６図
にタイミングチャートおよび状態遷移図をそれぞれ示す
。

第７図は第１図に示した入力データの分割回路４のブロ
ック図である。入力データ（ＤＩ）８のバスは、４本の
８ｂｉｔｓバスから構成され、計３２ｂｉｔｓのバスと
なっている。入力データのワード長が８ｂｉｔｇのとき
はＤＩＧ〜［１１７に、１６ｂｉｔｓのときはバスＤＩ
Ｇ〜０１１５に、および３２ｂｉｔｓの時はバスＤＩＯ
〜ＤＩ３１にデータを入力する。

入力データのワード長指定信号（ＩＷ）で８ｂｉｔｓを
選ぶと、分割回路４の内部は等価的に第８図（ａ）のよ
うになる、このときバスＤＩＧ〜ＤＩ７に入力するデー
タは、各々８ｂｉｔｓの出力データバスＤ＾、ｆ）Ｂ、
ＤＣおよびＤ［ｌの全てから出力される０次に、ワード
長指定信号（ＩＷ）で１６ｂｉｔｓを選ぶと、分割回路
４の回路４の内部は等価的に第８図の（ｂ）のようにな
る、このときバスＤＴＯ〜０１１５に入力するデータは
バスＤ＾とＤＢのベアおよびバスＤＣとＤＯのベアから
出力される。またワード長指定信号（ＩＷ）で３２ｂｉ
ｔｓを選ぶと、分割回路４の内部は等価的に第８図の（
Ｃ）のようになる、このときバスＤＩＧ〜０Ｉ３１に入
力するデータはそのままバスＤＡ、ＤＢ、ＤＣおよび０
０から（すなわち、各々８ピツトずつ）出力される。

第９図は、第１図に示した出力データの組立回路５のブ
ロック図である。出力データ（Ｄｏ）９のバスは４本の
８ｂｉｔｓバスから構成されており、計３２ｂｉｔｓの
出力バスとなっている。出力データのワード長が８ｂｉ
ｔｓの時はバス０００〜ＤＯ７から、１６ｂｉｔｓの時
はバス０００〜Ｄ０１５から、３２ｂｉｔｓの時はバス
０００〜Ｄ０３１から各々データを出力する。

出力データのワード長指定信号（ＯＷ）でａ　ｂｉｔｓ
を選ぶと、組立回路５の内部は等価的に第１０図（ａ）
のようになる。このとぎそれぞれ８ｂｉｔｓのデータバ
スであるＯＡ、ＯＢ、ＱＣおよびＯＤの各ｂｉｔｓの論
理和をとったものがバスＤ０ＯＮＤ０７になる０次に出
力データのワード長指定信号（ＯＷ）で１６ｂｉｔｓを
選ぶと、組立回路５の内部は等価的に第１Ｏ図（ｂ）の
ようになる。このとき、バスＯＡとＯ［ｌのベアおよび
バスＯＣとＯＤのペアはそれぞれ１６ｂｉｔｓのバスと
みなし、その各ｂｉｔｓの論理和をとったものがバスＤ
００〜００１５になる。また信号（ＯＷ）で３２ｂｉｔ
ｓを選ぶと、組立回路５の内部は等価的に第１θ図（ｃ
）のようになる。このときバスＯＡ、ＯＢ、ＱＣおよび
００はそのまま３２ｂｉｔｓのバスとしてバス０００〜
Ｄ０３１になる。

本実施例では、メモリマトリックス上の最終アドレス（
ＣＤ、Ｌ（Ｎ−１））まで入力もしくは出力が行なわれ
ると、次に先頭アドレス（ＣＡ、ＬＯ）に入力アドレス
もしくは出力アドレスが移る。つまり、環状アドレス空
間をもっている。このようなアドレス空間をもつ先入れ
先出しバッフツメモリ回路では、入力アドレスが出力ア
ドレスを追越すこと、もしくは出力アドレスが入力アド
レスを追越すことを妨げなければならない。第１図の入
力許可信号（ＩＲＤＹ）は、データ人力の許可・不許可
を外部のデータ出力手段に知らせる信号であり、メモリ
１上に空のメモリブロックが無い時、すなわち、入力ア
ドレスが出力アドレスに追いついた時に入力不許可とな
る。

第１１図は第１図に示した入出力制御回路６の構成を示
し、比較回路５２０、重なり検出回路５２１、位置判定
回路５２２を有する。比較回路５２０は、入力アドレス
制御回路２からの入力ローアドレスＩＬと出力アドレス
制御回路３からの出力ローアドレスＯＬとを比較して両
者が同じであれば信号（５０５）を出力する０重なり検
出回路５２１は入力アドレス制御回路２からの入力カラ
ムアドレスＩＣと出力アドレス制御回路３からの出力カ
ラムアドレスＯＣとが、一部でも重なった時に信号（５
０６）を出力する。

よって、信号（ＳＯＳ　）と信号（５０６）との論理積
である信号（５０７）は、両制御回路２．３からの人力
アドレスと出力アドレスの全部、もしくは一部が重なっ
たこと、すなわち、入力アドレスが出力アドレスのうち
どちらか一方が他方に追いついたことを示す信号となる
０位置判定回路５２２は入力アドレス制御回路２からの
キャリー信号（ＩＣＹ）とシフトイン信号（ＳＩＮ）の
論理積によって信号（５０８）をセットし、出力アドレ
ス制御回路３からのキャリー信号（ＯＣＹ）とシフトア
ウト信号（ＳＯＵＴ）の論理積によって信号（５０８）
をリセットする。信号（５０９）は信号（５０８）の負
論理値を出力する。但し、セット、リセットのタイミン
グはシフトイン信号（ＳＩＮ）のエツジもしくはシフト
アウト信号（５Ｏ１ｌＴ）のエツジによフて作動する。

こうすることによって、信号（５０８）は、入力アドレ
スが出力アドレスより低次側（ＣＡ、ＬＯ）にあること
を示し、信号（５０９）は、出力アドレスが入力アドレ
スより低次側（ＣＡ、ＬＯ）にあることを示す、よって
、信号（５０７）と信号（５０８）の論理積値の信号（
５０１）は、入力データが出力データに追いついたこと
を示し、信号（５０７）と信号（５０９）の論理積値の
信号（５０２）は、出力データが入力データに追いつい
たことを示す。つまり、信号（５０１）は入力不許可信
号であり、信号（５０２＞は出力不許可信号となるので
、その逆をとって入力不許可信号５０１がないときに出
力する人力許可信号（１４）および出力不許可信号５０
２かないとぎに出力する。出力許可信号（１５）が得ら
れる。

第１２図は第１図に示した仮想データ入力制御回路７の
ブロック図であって、判定回路６０１　とゲートとを有
する。信号（１２）は人力データのワード長指定信号で
ある。ＥＯＤ（１６）は入力するデータ群の最終データ
を入力することを識別するエンド・オブ・データ信号で
ある。ＩＡＤ（２２）は入力アドレス制御回路２からの
メモリ１への入力データめ格納先アドレスを示す入力ア
ドレス信号である。

０Ｎ（１３）は出力データのワード長指定信号である。

信号（１９）は人力アドレス制御回路２への制御信号で
ある。

判定回路６０１はＥＯＤ　１ｇ号（１６）が入力された
ときに、各信号ＴＷ　（１２）　、　０Ｗ（１３）およ
びＩＡＤ（２２）がどのような状態であるかを判別して
、その状態により、入力アトレス制御回路２を制御する
ものである。例えば入力データのワード長が８　ｂｉｔ
ｓであり、かつ出力データのワード長が１６ｂｉｔｓで
あり、かつＥＯＤ信号が人力された時に信号（６０６）
を出力する。また出力データのワード長が３２ｂｉｔｓ
であり、かつＥＯＤ’（：号が人力された時、もしくは
入力データのワード長が８ｂｉｔｓで、かつ出力データ
のワード長が１６ｂｉｔｓで、かつ入力カラムアドレス
ＩＣＧが選ばれた時に信号（６０７）を出力する。

信号（８０６）が出力されると、８ピツトを示す信号線
ＩＷ８→ＩＷ８’　間のゲート（６０３）が閉じられ、
代わって１６ビツトを示す信号線ＩＷ１６　’　が出力
される。つまり、８　ｂｉｔｓのデータを１６ｂｉｔｓ
のデータとみなして入力アドレスを動作させることによ
って仮空の８ｂｉｔｓデータを人力した状態にする。こ
れによって、入力アドレスは仮空の８　ｂｉｔｓデータ
の入力アドレスの次のアドレスに移り、したがって、出
力アドレスは仮空８ｂｉｔｓデータの人力されたアドレ
スまで指定することができ、その直前の実データを出力
することができる。また信号（６０７）が出力されると
、第３図のローアドレス制御回路（２１１）のシフトパ
ルスの入力ゲート（２１２）が開かれる。つまり、ロー
アドレス制御回路２１１におけるローアドレスを強制的
にカウントさせ、人力データを仮想的に３２ｂｉｔｓも
しくは１６ｂｉｔｓのデータとみなして人力した状態に
する。

これによって、入力アドレスは仮想的データ入力のアド
レスの次に移る。なお、ここで注意しなければならない
のは、入力のワード長が８ｂｉｔｓで出力のワード長が
１６ｂｉｔｓで、かつ入力カラムアドレスＩＣＣが選ば
れている時である。この時は、入力カラムアドレスと入
力ローアドレスの両方を制御しなければならないという
ことである。具体例を示すと、例えば第２図のメモリー
マツプにおいて、入力アドレスがＩｃにある時に、仮想
的な１６ｂｉｔｓデータを入力すると、入力アドレスは
２Ａに移るということである。

［発明の効果］ 本発明によれば異ったワード長のデータバス間でのデー
タの転送処理が簡素化され、システム全体を制御する制
御装置等の負荷を軽減でき、データ転送の高速処理が可
能となるとともに、システムの設計をも容易にするとい
う効果がある。

【図面の簡単な説明】

第１図は本発明一実施例にかかる可変ワード長先入れ先
出しバッファメモリ回路のブロック図、第２図はメモリ
の構成図、 第３図はアドレス制御回路のブロック図、第４図、第５
図および第６図は各々異なったアドレス制御回路のタイ
ミングチャートと状態遷移図、 第７図は入力データの分割回路のブロック図、第８図は
分割回路の等価回路図、 第９図は出力データの組立回路のブロック図、第１Ｏ図
は組立回路の等価回路図、 第１１図は入出力制御回路のブロック図、第１２図は仮
想データ入力制御回路のブロック図である。 ｌ・・・メモリ、 ２・・・入力アドレス制御回路、 ３・・・出力アドレス制御詳回路、 ４・・・分割回路、 ５・・・組立回路、 ６・・・人出力制御回路、 ７・・・仮想データ制御回路、 〇へ〜（Ｎ−１）Ａ、０ロ　〜（Ｎ−１）Ｂ、ＱＣ〜　
（Ｎ−１）Ｄ・・・メモリーブロック、 ２１０・・・カラムアドレス制御回路、２１１・・・ロ
ーアドレス制御回路、 ２１２．２１３．５２３〜５２９．６２３　・・・ＡＮ
Ｄゲート、２１６．５３０，６０２　・・・ＯＲゲート
、４０２．４０３，４０４・・・ＯＲゲートブロック、
５２０・・・比較回路、 ５２２・・・位置検出回路、 ５２６．５２７，６０４・・・インバータ、６０１・・
・判定回路。 第７図 第６図 第９図 ＯＡ　　　　　　　　　　　　　０００　ＮＤＯ７第１
Ｏ図

Claims (1)

1. 【特許請求の範囲】 互いに異なった複数のワード長の公倍数となる値をメモ
   リ容量とし、該公倍数の中で最小公倍数となる値を区分
   単位としてローアドレスを定め、前記区分内を前記複数
   のワード長の公約数となる値づつに細区分し、該細区分
   単位にカラムアドレスを定めた、データを記憶するメモ
   リと、 前記メモリに関する１つのローアドレスと、１つ又は複
   数のカラムアドレスとによつて前記メモリの入力アドレ
   スを指定する入力アドレス指定手段と、 前記メモリに関する１つのローアドレスと１又は複数の
   カラムアドレスとによって前記メモリの出力アドレスを
   指定する出力アドレス指定手段とを具えたことを特徴と
   するメモリ回路。