JPH07101552B2 - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPH07101552B2 JPH07101552B2 JP63001901A JP190188A JPH07101552B2 JP H07101552 B2 JPH07101552 B2 JP H07101552B2 JP 63001901 A JP63001901 A JP 63001901A JP 190188 A JP190188 A JP 190188A JP H07101552 B2 JPH07101552 B2 JP H07101552B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory bit
- bit
- circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ集積回路に関するものである。
従来、画像処理においては、メインプロセッサが画像デ
ータを有しているメモリの各アドレス毎に処理を行なう
ことによって各種の処理を行なっていた。
ータを有しているメモリの各アドレス毎に処理を行なう
ことによって各種の処理を行なっていた。
しかしながら、上述した従来の技術では、単一のメイン
プロセッサを用いて大量のデータを処理するために膨大
な処理時間が必要であった。また、画像処理専用プロセ
ッサを用いることにより並列処理を行なうことで高速処
理を可能にする方法を用いられているが、専用プロセッ
サを用いても動画像の帯域圧縮によるデータ伝送等にお
いては、常に２回分の入力画像のメモリをアクセスした
後にメインプロセッサで処理する必要があり、画像処理
用プロセッサによる処理時間分だけは、そのアクセスが
余分に必要になるという欠点がある。
プロセッサを用いて大量のデータを処理するために膨大
な処理時間が必要であった。また、画像処理専用プロセ
ッサを用いることにより並列処理を行なうことで高速処
理を可能にする方法を用いられているが、専用プロセッ
サを用いても動画像の帯域圧縮によるデータ伝送等にお
いては、常に２回分の入力画像のメモリをアクセスした
後にメインプロセッサで処理する必要があり、画像処理
用プロセッサによる処理時間分だけは、そのアクセスが
余分に必要になるという欠点がある。
本発明の目的はメモリの機能を拡張することによって、
通常のメモリ機能の他に各ビット毎に論理演算を入力と
同時に独立に実行できるので、メインプロセッサや専用
プロセッサで実行するのに比べ高速な処理を可能にする
ものである。
通常のメモリ機能の他に各ビット毎に論理演算を入力と
同時に独立に実行できるので、メインプロセッサや専用
プロセッサで実行するのに比べ高速な処理を可能にする
ものである。
本発明のメモリ集積回路の特徴は、第１のメモリビット
と第２のメモリビットと論理回路とを有し、前記第１の
メモリビットの出力および前記第２のメモリビットの出
力を前記論理回路の入力とし、フラグによって前記第１
のメモリビットおよび前記第２のメモリビットへのデー
タ書き込みを切り替え、前記論理回路の出力を基本セル
の出力とすることにある。
と第２のメモリビットと論理回路とを有し、前記第１の
メモリビットの出力および前記第２のメモリビットの出
力を前記論理回路の入力とし、フラグによって前記第１
のメモリビットおよび前記第２のメモリビットへのデー
タ書き込みを切り替え、前記論理回路の出力を基本セル
の出力とすることにある。
メモリの同じアドレスに第１のメモリビットと第２のメ
モリビットを有し、フラッグを用いることによって第１
のメモリビットと第２のメモリビットへのデータの書き
込みを切り替える方法を取り、第１のメモリビットと第
２のメモリビットの論理演算の結果を各々のアドレスの
出力とする事によって各種の処理を高速に行なうもので
ある。特に、論理演算として差分論理を用いることで常
に動画像の差分のみを出力することが可能になり、２度
アドレスをアクセスする必要がなくなり、高速動作が可
能になる。
モリビットを有し、フラッグを用いることによって第１
のメモリビットと第２のメモリビットへのデータの書き
込みを切り替える方法を取り、第１のメモリビットと第
２のメモリビットの論理演算の結果を各々のアドレスの
出力とする事によって各種の処理を高速に行なうもので
ある。特に、論理演算として差分論理を用いることで常
に動画像の差分のみを出力することが可能になり、２度
アドレスをアクセスする必要がなくなり、高速動作が可
能になる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の基本構成を示す図である。
第１図において、１は第１のメモリビット、２は第２の
メモリビット、３は論理回路、４はフラッグ線、５はフ
ラッグ線４の反転信号線、６はライトイネーブル線、７
はビット線、８及び９はAND回路を示す。
第１図において、１は第１のメモリビット、２は第２の
メモリビット、３は論理回路、４はフラッグ線、５はフ
ラッグ線４の反転信号線、６はライトイネーブル線、７
はビット線、８及び９はAND回路を示す。
ビット線７及びフラッグ線4,フラッグ線４の反転信号線
５によって選択されたメモリビットにライトイネーブル
線６によってデータが書き込まれ、論理回路３によって
演算結果が出力される。第１図では第１のメモリビット
と第２のメモリビットの識別をAND回路を用いて行なっ
ているが、単にアドレスが異なるビットとして識別して
も構わない。
５によって選択されたメモリビットにライトイネーブル
線６によってデータが書き込まれ、論理回路３によって
演算結果が出力される。第１図では第１のメモリビット
と第２のメモリビットの識別をAND回路を用いて行なっ
ているが、単にアドレスが異なるビットとして識別して
も構わない。
第２図に論理回路３の応用例として複数個の論理回路３
を用いた回路図を示す。複数個の論理回路３間の差分回
路10を用いることによって、帯域圧縮による伝送を高速
に実行することが可能になる。
を用いた回路図を示す。複数個の論理回路３間の差分回
路10を用いることによって、帯域圧縮による伝送を高速
に実行することが可能になる。
また、第３図に第２図の差分回路の出力と第１のメモリ
ビットと第２のメモリビットの出力のセレクタ回路11を
組み込んだ例を示す。セレクタ線12によって出力を切替
えることで通常のメモリとしても使用が可能になる。
ビットと第２のメモリビットの出力のセレクタ回路11を
組み込んだ例を示す。セレクタ線12によって出力を切替
えることで通常のメモリとしても使用が可能になる。
本発明によって、通常のメモリ機能を有し、且つ、高速
な画像処理用のメモリとしての使用も可能になるという
効果がある。
な画像処理用のメモリとしての使用も可能になるという
効果がある。
第１図は本発明の基本構成を示す図、第２図は第１図の
応用例を示す図、第３図は第２図の応用例を示す図であ
る。 １……第１のメモリビット、２……第２のメモリビッ
ト、３……論理回路、４……フラッグ線、５……フラッ
グ線４の反転信号線、６……ライトイネーブル、７……
ビット線、８……AND回路、９……AND回路、10……差分
回路、11……セレクタ回路、12……セレクタ線。
応用例を示す図、第３図は第２図の応用例を示す図であ
る。 １……第１のメモリビット、２……第２のメモリビッ
ト、３……論理回路、４……フラッグ線、５……フラッ
グ線４の反転信号線、６……ライトイネーブル、７……
ビット線、８……AND回路、９……AND回路、10……差分
回路、11……セレクタ回路、12……セレクタ線。
Claims (1)
- 【請求項１】第１のメモリビットと第２のメモリビット
と論理回路とを有し、前記第１のメモリビットの出力お
よび前記第２のメモリビットの出力を前記論理回路の入
力とし、フラグによって前記第１のメモリビットおよび
前記第２のメモリビットへのデータ書き込みを切り替
え、前記論理回路の出力を基本セルの出力とすることを
特徴とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001901A JPH07101552B2 (ja) | 1988-01-08 | 1988-01-08 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001901A JPH07101552B2 (ja) | 1988-01-08 | 1988-01-08 | メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01178198A JPH01178198A (ja) | 1989-07-14 |
| JPH07101552B2 true JPH07101552B2 (ja) | 1995-11-01 |
Family
ID=11514482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001901A Expired - Lifetime JPH07101552B2 (ja) | 1988-01-08 | 1988-01-08 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101552B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011300B2 (ja) * | 1991-02-19 | 2000-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-01-08 JP JP63001901A patent/JPH07101552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01178198A (ja) | 1989-07-14 |
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