JPH01178198A - メモリ集積回路 - Google Patents

メモリ集積回路

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JPH01178198A
JPH01178198A JP63001901A JP190188A JPH01178198A JP H01178198 A JPH01178198 A JP H01178198A JP 63001901 A JP63001901 A JP 63001901A JP 190188 A JP190188 A JP 190188A JP H01178198 A JPH01178198 A JP H01178198A
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JP
Japan
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memory bit
output
memory
logic circuit
bit
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JP63001901A
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Yukio Miyatake
行夫 宮武
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NEC Corp
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NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ集積回路に関するものである。
〔従来の技術〕
従来、画像処理においては、メインプロセッサが画像デ
ータを有しているメモリの各アドレス毎に処理を行なう
ことによって各種の処理を行なっていた。
〔発明が解決しようとする問題点〕
しかしながら、上述した従来の技術では、単一のメイン
プロセッサを用いて大量のデータを処理するために膨大
な処理時間が必要であった。また、画像処理専用プロセ
ッサを用いることにより並列処理を行なうことで高速処
理を可能にする方法も用いられているが、専用プロセッ
サを用いても動画像の帯域圧縮によるデータ伝送等にお
いては、常に２回分の入力画像のメモリをアクセスした
後にメインプロセッサで処理する必要があり、画像処理
用プロセッサによる処理時間分だけは、そのアクセスが
余分に必要になるという欠点がある。
本発明の目的はメモリの機能を拡張することによって、
通常のメモリ機能の他に各ビット毎に論理演算を入力と
同時に独立に実行できるので、メインプロセッサや専用
プロセッサで実行するのに比べ高速な処理を可能にする
ものである。
〔発明が解決しようとする問題点〕
本発明のメモリ集積回路の構成は、第１のメモリビット
と第２のメモリビットと第１の論理回路を有し、前記第
１のメモリビットの出力と前記第２のメモリビットの出
力とを第１の論理回路の入力とし、第１のフラッグによ
って前記第１のメモリビットと前記第２のメモリビット
へのデータの書き込みを切り替え、その第１の論理回路
の出力を基本セルの出力とすることを特徴とする。
〔作用〕
メモリの同じアドレスに第１のメモリビットと第２のメ
モリビットを有し、第１のフラッグを用いることによっ
て第１のメモリビットと第２のメモリビットへのデータ
の書き込みを切り替える方法を取り、第１のメモリビッ
トと第２のメモリビットの論理演算の結果を各々のアド
レスの出力とする事によって各種の処理を高速に行なう
ものである。特に、論理演算として差分論理を用いるこ
とで常に動画像の差分のみを出力することが可能になり
、２度アドレスをアクセスする必要がなくなり、高速動
作が可能になる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の基本構成を示す図である。
第１図において、１は第１のメモリビット、２は第２の
メモリビット、３は論理回路、４はフラッグ線、５はフ
ラッグ線４の反転信号線、６はライトイネーブル線、７
はビット線、８及び９はＡＮＤ回路を示す。
ビット線７及びフラッグ線４．フラッグ線４の反転信号
線５によって選択されたメモリビットにライトイネーブ
ル線６によってデータが書き込まれ、論理回路３によっ
て演算結果が出力される。
第１図では第１のメモリビットと第２のメモリビットの
識別をＡＮＤ回路を用いて行なっているが、単にアドレ
スが異なるビットとして識別しても構わない。
第２図に論理回路３の応用例として複数個の論理回路３
を用いた回路図を示す。複数個の論理回路３間の差分回
路１０を用いることによって、帯域圧縮による伝送を高
速に実行することが可能になる。
また、第３図に第２図の差分回路の出力と第１のメモリ
ビットと第２のメモリビットの出力のセレクタ回路１１
を組み込んだ例を示す。セレクタ線１２によって出力を
切替えることで通常のメモリとしても使用が可能になる
。
〔発明の効果〕
本発明によって、通常のメモリ機能を有し、且つ、高速
な画像処理用のメモリとしての使用も可能になるという
効果がある。
【図面の簡単な説明】
第１図は本発明の基本構成を示す図、第２図は第１図の
応用例を示す図、第３図は第２図の応用例を示す図であ
る。 １・・・第１のメモリビット、２・・・第２のメモリビ
ット、３・・・論理回路、４・・・フラッグ線、５・・
・フラッグ線４の反転信号線、６・・・ライトイネーブ
ル、７・・・ビット線、８−・・ＡＮＤ回路、９・・・
ＡＮＤ回路、１０・・・差分回路、１１・・・セレクタ
回路、１２・・・セレクタ線。

Claims (1)

    【特許請求の範囲】
  1. 第１のメモリビットと第２のメモリビットと第１の論理
    回路を有し、前記第１のメモリビットの出力と前記第２
    のメモリビットの出力とを第１の論理回路の入力とし、
    第１のフラッグによつて前記第１のメモリビットと前記
    第２のメモリビットへのデータの書き込みを切り替え、
    その第１の論理回路の出力を基本セルの出力とすること
    を特徴とするメモリ集積回路。
JP63001901A 1988-01-08 1988-01-08 メモリ集積回路 Expired - Lifetime JPH07101552B2 (ja)

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JP63001901A JPH07101552B2 (ja) 1988-01-08 1988-01-08 メモリ集積回路

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JPH01178198A true JPH01178198A (ja) 1989-07-14
JPH07101552B2 JPH07101552B2 (ja) 1995-11-01

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ID=11514482

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JP (1) JPH07101552B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0546361A (ja) * 1991-02-19 1993-02-26 Mitsubishi Electric Corp 半導体記憶装置

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* Cited by examiner, † Cited by third party
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JPH0546361A (ja) * 1991-02-19 1993-02-26 Mitsubishi Electric Corp 半導体記憶装置

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JPH07101552B2 (ja) 1995-11-01

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