JP3308912B2 - Ｆｉｆｏメモリ装置とその制御方法 - Google Patents
Ｆｉｆｏメモリ装置とその制御方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Description
【０００１】
【発明の属する技術分野】本発明は、ＦＩＦＯメモリ装
置とその制御方法に係わり、特に、異なるデータバス幅
を有するデータ処理装置間のデータ転送に好適なＦＩＦ
Ｏメモリ装置とその制御方法に関する。
置とその制御方法に係わり、特に、異なるデータバス幅
を有するデータ処理装置間のデータ転送に好適なＦＩＦ
Ｏメモリ装置とその制御方法に関する。
【０００２】
【従来の技術】異なるデータバス幅を有するデータ処理
装置間のデータ転送に用いられるＦＩＦＯメモリ装置と
しては、例えば、特開平４−６４９８８号公報に示され
ているようなＦＩＦＯメモリが知られている。図１６に
そのブロック図を示したが、この図には、ｋビット書き
込み、（Ｎ×ｋ）ビットを読み出すことを可能にした装
置が示されている。
装置間のデータ転送に用いられるＦＩＦＯメモリ装置と
しては、例えば、特開平４−６４９８８号公報に示され
ているようなＦＩＦＯメモリが知られている。図１６に
そのブロック図を示したが、この図には、ｋビット書き
込み、（Ｎ×ｋ）ビットを読み出すことを可能にした装
置が示されている。
【０００３】しかし、上記したものは、入力ポートと出
力ポートから同時にメモリをアクセスされないように調
停機能を有している。この為、データの高速処理に不向
きであるという欠点があった。
力ポートから同時にメモリをアクセスされないように調
停機能を有している。この為、データの高速処理に不向
きであるという欠点があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、バス・アービトレ
ーションを行うことなく、同時に書込み、読出しを可能
にすると共に、データのスキップ書込み、二重読出し等
を防止して、高速なデータ転送に好適なＦＩＦＯメモリ
装置とその制御方法を提供するものである。
した従来技術の欠点を改良し、特に、バス・アービトレ
ーションを行うことなく、同時に書込み、読出しを可能
にすると共に、データのスキップ書込み、二重読出し等
を防止して、高速なデータ転送に好適なＦＩＦＯメモリ
装置とその制御方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に関わるＦ
ＩＦＯメモリ装置の第１態様は、異なるデータバス幅を
有するデータ処理装置間のデータ転送に用いられるＦＩ
ＦＯメモリ装置において、データバス幅がｋビット（ｋ
は２以上の整数）のデータ入力線と、前記ＦＩＦＯメモ
リ装置内のメモリの読出しデータを出力するデータバス
幅がＮ×ｋビット（Ｎは２以上の整数）のデータ出力線
と、前記メモリへのデータの書込みアドレスを示すライ
トポインタと、前記メモリからのデータの読出しアドレ
スを示すリードポインタと、常に前記データ出力線に出
力される前記リードポインタで示されるアドレスのデー
タが有効であるか否かを、前記リードポインタの内容
と、前記ライトポインタの内容と、書き込み要求信号
と、読み出し要求信号とに基づいてｋビット単位で判定
し、ｋビット単位で前記ＦＩＦＯメモリ装置外部に通知
する有効・無効判定回路とを含むことを特徴とするもの
であり、又、第２態様は、前記メモリを満杯に書き込ん
だ状態を検出するＦｕｌｌ検出回路を設け、前記Ｆｕｌ
ｌ検出回路が前記メモリ回路に満杯に書き込んだ状態を
検出した時は、前記メモリへの書き込みを禁止するよう
に構成したことを特徴とするものであり、又、第３態様
は、前記リードポインタの値は、前記有効・無効表示回
路の出力するフラグ信号の全てのビットが有効であるこ
とを示す時のみ、インクリメントされるように構成され
ることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に関わるＦ
ＩＦＯメモリ装置の第１態様は、異なるデータバス幅を
有するデータ処理装置間のデータ転送に用いられるＦＩ
ＦＯメモリ装置において、データバス幅がｋビット（ｋ
は２以上の整数）のデータ入力線と、前記ＦＩＦＯメモ
リ装置内のメモリの読出しデータを出力するデータバス
幅がＮ×ｋビット（Ｎは２以上の整数）のデータ出力線
と、前記メモリへのデータの書込みアドレスを示すライ
トポインタと、前記メモリからのデータの読出しアドレ
スを示すリードポインタと、常に前記データ出力線に出
力される前記リードポインタで示されるアドレスのデー
タが有効であるか否かを、前記リードポインタの内容
と、前記ライトポインタの内容と、書き込み要求信号
と、読み出し要求信号とに基づいてｋビット単位で判定
し、ｋビット単位で前記ＦＩＦＯメモリ装置外部に通知
する有効・無効判定回路とを含むことを特徴とするもの
であり、又、第２態様は、前記メモリを満杯に書き込ん
だ状態を検出するＦｕｌｌ検出回路を設け、前記Ｆｕｌ
ｌ検出回路が前記メモリ回路に満杯に書き込んだ状態を
検出した時は、前記メモリへの書き込みを禁止するよう
に構成したことを特徴とするものであり、又、第３態様
は、前記リードポインタの値は、前記有効・無効表示回
路の出力するフラグ信号の全てのビットが有効であるこ
とを示す時のみ、インクリメントされるように構成され
ることを特徴とするものである。
【０００６】又、本発明に関わるＦＩＦＯメモリ装置の
制御方法の第１態様は、データの書込みアドレスを示す
ライトポインタと、データの読出しアドレスを示すリー
ドポインタと、ｋビット（ｋは２以上の整数）の入力デ
ータバス幅を有するデータ入力線と、Ｎ×ｋビット（Ｎ
は２以上の整数）の出力データバス幅を有するデータ出
力線とを含む、異なるデータバス幅を有するデータ処理
装置間のデータ転送に用いられるＦＩＦＯメモリ装置の
制御方法において、前記リードポインタで示されるアド
レスのデータが、常に、前記データ出力線から出力され
ると共に、前記データ出力線から出力されるデータが有
効であるか否かを、前記リードポインタの内容と、前記
ライトポインタの内容と、書き込み要求信号と、読み出
し要求信号とに基づいてｋビット単位で判定し、ｋビッ
ト単位で前記ＦＩＦＯメモリ装置外部に通知することを
特徴とするものである。
制御方法の第１態様は、データの書込みアドレスを示す
ライトポインタと、データの読出しアドレスを示すリー
ドポインタと、ｋビット（ｋは２以上の整数）の入力デ
ータバス幅を有するデータ入力線と、Ｎ×ｋビット（Ｎ
は２以上の整数）の出力データバス幅を有するデータ出
力線とを含む、異なるデータバス幅を有するデータ処理
装置間のデータ転送に用いられるＦＩＦＯメモリ装置の
制御方法において、前記リードポインタで示されるアド
レスのデータが、常に、前記データ出力線から出力され
ると共に、前記データ出力線から出力されるデータが有
効であるか否かを、前記リードポインタの内容と、前記
ライトポインタの内容と、書き込み要求信号と、読み出
し要求信号とに基づいてｋビット単位で判定し、ｋビッ
ト単位で前記ＦＩＦＯメモリ装置外部に通知することを
特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わるＦＩＦＯメモリ装
置は、データの書込みアドレスを示すライトポインタ
と、データの読出しアドレスを示すリードポインタとを
備え、異なるデータバス幅を有するデータ処理装置間の
データ転送に用いられるＦＩＦＯメモリ装置において、
前記リードポインタで示されるアドレスのデータが、常
に、出力回路に出力されることを特徴とするものである
から、データバス幅が異なるデータの転送でも、高速な
データ転送を可能にした。
置は、データの書込みアドレスを示すライトポインタ
と、データの読出しアドレスを示すリードポインタとを
備え、異なるデータバス幅を有するデータ処理装置間の
データ転送に用いられるＦＩＦＯメモリ装置において、
前記リードポインタで示されるアドレスのデータが、常
に、出力回路に出力されることを特徴とするものである
から、データバス幅が異なるデータの転送でも、高速な
データ転送を可能にした。
【０００８】しかも、従来のように、バス・アービトレ
ーションを行うことなく、簡単な回路構成で、データの
スキップ書込み、二重読出し等を防止した。
ーションを行うことなく、簡単な回路構成で、データの
スキップ書込み、二重読出し等を防止した。
【０００９】
【実施例】以下に、本発明に係わるＦＩＦＯメモリ装置
とその制御方法の具体例を図面を参照しながら詳細に説
明する。 （第１の具体例）図１（ａ）は、本発明に係わるＦＩＦ
Ｏメモリ装置の具体例の構造を示す図であって、図１
（ａ）には、異なるデータバス幅を有するデータ処理装
置間のデータ転送に用いられるＦＩＦＯメモリ装置にお
いて、前記ＦＩＦＯメモリ装置のデータバス幅がｋビッ
トの入力回路１１と、前記ＦＩＦＯメモリ内の読出しデ
ータを出力するデータバス幅がＮ×ｋビット（Ｎ＞１以
上の整数）の出力回路１２と、前記ＦＩＦＯメモリ１の
データの書込みアドレスを示すライトポインタ２と、前
記ＦＩＦＯメモリ１のデータの読出しアドレスを示すリ
ードポインタ４と、前記出力回路１２に出力されたデー
タが有効であるか否かを示す有効・無効表示回路６とで
構成したＦＩＦＯメモリ装置が示され、又、前記リード
ポインタ４で示されるアドレスのデータが、常に、前記
出力回路３に出力されるＦＩＦＯメモリ装置が示され、
更に、前記出力回路３にデータを出力する毎に、前記有
効・無効表示回路６は、読み出したデータが有効である
か否かを示すフラグ信号を出力し、且つ、ｋビット毎に
一つのフラグ信号１４を出力するＦＩＦＯメモリ装置が
示されている。
とその制御方法の具体例を図面を参照しながら詳細に説
明する。 （第１の具体例）図１（ａ）は、本発明に係わるＦＩＦ
Ｏメモリ装置の具体例の構造を示す図であって、図１
（ａ）には、異なるデータバス幅を有するデータ処理装
置間のデータ転送に用いられるＦＩＦＯメモリ装置にお
いて、前記ＦＩＦＯメモリ装置のデータバス幅がｋビッ
トの入力回路１１と、前記ＦＩＦＯメモリ内の読出しデ
ータを出力するデータバス幅がＮ×ｋビット（Ｎ＞１以
上の整数）の出力回路１２と、前記ＦＩＦＯメモリ１の
データの書込みアドレスを示すライトポインタ２と、前
記ＦＩＦＯメモリ１のデータの読出しアドレスを示すリ
ードポインタ４と、前記出力回路１２に出力されたデー
タが有効であるか否かを示す有効・無効表示回路６とで
構成したＦＩＦＯメモリ装置が示され、又、前記リード
ポインタ４で示されるアドレスのデータが、常に、前記
出力回路３に出力されるＦＩＦＯメモリ装置が示され、
更に、前記出力回路３にデータを出力する毎に、前記有
効・無効表示回路６は、読み出したデータが有効である
か否かを示すフラグ信号を出力し、且つ、ｋビット毎に
一つのフラグ信号１４を出力するＦＩＦＯメモリ装置が
示されている。
【００１０】なお、図１０に、説明を解りやすくするた
め、メモリの数を２2 ×２2 とした場合のライトポイン
タが示すメモリ上の位置と、リードポインタが示す位置
を図示した。ライトポインタ２は、書込要求信号に基づ
きインクリメントされ、図の左下（ＷＰ＝０の位置）か
ら順に図の右上（ＷＰ＝１５の位置）にデータが書込ま
れる。従って、ライトポインタは、書込み可能なメモリ
のアドレスを示している。一方、リードポインタ４は、
読出しの都度インクリメントされ、読出しされるとポイ
ンタ４値がインクリメントされ、次の読出し点を示して
いる。なお、この図の場合、左から右迄の１列の４ブロ
ックが一度に読み出されるようになっている。
め、メモリの数を２2 ×２2 とした場合のライトポイン
タが示すメモリ上の位置と、リードポインタが示す位置
を図示した。ライトポインタ２は、書込要求信号に基づ
きインクリメントされ、図の左下（ＷＰ＝０の位置）か
ら順に図の右上（ＷＰ＝１５の位置）にデータが書込ま
れる。従って、ライトポインタは、書込み可能なメモリ
のアドレスを示している。一方、リードポインタ４は、
読出しの都度インクリメントされ、読出しされるとポイ
ンタ４値がインクリメントされ、次の読出し点を示して
いる。なお、この図の場合、左から右迄の１列の４ブロ
ックが一度に読み出されるようになっている。
【００１１】以下に、本発明を更に詳細に説明する。図
１のＦＩＦＯメモリ装置は、２m 行×２n 列から構成さ
れる（２m ×２n ×ｋ）ビットのメモリ容量を有するＲ
ＡＭセル１と、このＲＡＭセル１のアドレスにｋビット
のデータを書き込むデータ入力線ＤＡＴＡＩＮ１１と、
上記ＲＡＭセル１への書き込みアドレスを１づつ増加さ
せる（ｍ＋ｎ）ビットのライトポインタ（以下、ＷＰと
称す）２と、（Ｎ（Ｎ＝２m ）×ｋ）ビットのデータ出
力線ＤＡＴＡＯＵＴ１２と、上記ＲＡＭセル１のアドレ
スを選択し、（Ｎ×ｋ）ビットのデータを上記データ出
力線ＤＡＴＡＯＵＴ１２に出力するデータ出力回路３
と、このデータ出力回路３の切り替えを１づつ増加させ
る（ｎ）ビットのリードポインタ（以下、ＲＰと称す）
と、上記ＲＡＭセル１を満杯に書込んだ状態を検出する
Ｆｕｌｌ検出回路５と、このＦｕｌｌ検出回路５から供
給される１ビットの出力線（以下、Ｆｕｌｌフラグと称
す）と、上記出力線ＤＡＴＡＯＵＴ１２に出力されてい
るデータが有効か無効かを判断するＶａｌｉｄ判定回路
（有効・無効表示回路）６と、このＶａｌｉｄ判定回路
６から出力されるＮ（Ｎ＝２m ）ビットの出力（以下、
Ｖａｌｉｄフラグと称す）１４とを有する。
１のＦＩＦＯメモリ装置は、２m 行×２n 列から構成さ
れる（２m ×２n ×ｋ）ビットのメモリ容量を有するＲ
ＡＭセル１と、このＲＡＭセル１のアドレスにｋビット
のデータを書き込むデータ入力線ＤＡＴＡＩＮ１１と、
上記ＲＡＭセル１への書き込みアドレスを１づつ増加さ
せる（ｍ＋ｎ）ビットのライトポインタ（以下、ＷＰと
称す）２と、（Ｎ（Ｎ＝２m ）×ｋ）ビットのデータ出
力線ＤＡＴＡＯＵＴ１２と、上記ＲＡＭセル１のアドレ
スを選択し、（Ｎ×ｋ）ビットのデータを上記データ出
力線ＤＡＴＡＯＵＴ１２に出力するデータ出力回路３
と、このデータ出力回路３の切り替えを１づつ増加させ
る（ｎ）ビットのリードポインタ（以下、ＲＰと称す）
と、上記ＲＡＭセル１を満杯に書込んだ状態を検出する
Ｆｕｌｌ検出回路５と、このＦｕｌｌ検出回路５から供
給される１ビットの出力線（以下、Ｆｕｌｌフラグと称
す）と、上記出力線ＤＡＴＡＯＵＴ１２に出力されてい
るデータが有効か無効かを判断するＶａｌｉｄ判定回路
（有効・無効表示回路）６と、このＶａｌｉｄ判定回路
６から出力されるＮ（Ｎ＝２m ）ビットの出力（以下、
Ｖａｌｉｄフラグと称す）１４とを有する。
【００１２】このＦＩＦＯメモリ装置のＲＥＳＥＴ信号
（以下、ＲＥＳＥＴと称す）は上記ＷＰ２、ＲＰ４、Ｆ
ｕｌｌ検出回路５及びＶａｌｉｄ判定回路（有効・無効
表示回路）６に供給され、それぞれの回路をイニシャラ
イズする。さらに、このＦＩＦＯメモリ装置の書込み
は、クロック信号（以下、ＣＬＫと称す）と書込要求信
号（以下、ＷＲＢと称す）により、上記ＷＰ２に保持さ
れている値の示す上記ＲＡＭアドレスに上記データ入力
線ＤＡＴＡＩＮ１１のデータを書き込み、その後、ＷＰ
の値を１つ増加させる。
（以下、ＲＥＳＥＴと称す）は上記ＷＰ２、ＲＰ４、Ｆ
ｕｌｌ検出回路５及びＶａｌｉｄ判定回路（有効・無効
表示回路）６に供給され、それぞれの回路をイニシャラ
イズする。さらに、このＦＩＦＯメモリ装置の書込み
は、クロック信号（以下、ＣＬＫと称す）と書込要求信
号（以下、ＷＲＢと称す）により、上記ＷＰ２に保持さ
れている値の示す上記ＲＡＭアドレスに上記データ入力
線ＤＡＴＡＩＮ１１のデータを書き込み、その後、ＷＰ
の値を１つ増加させる。
【００１３】読出しは、上記ＲＰ４に保持されている値
に基づき（Ｎ×ｋ）ビットデータが選択され、上記出力
データ線ＤＡＴＡＯＵＴ１２に（Ｎ×ｋ）ビットのデー
タが出力され、上記ＣＬＫと読出要求信号（以下、ＲＤ
Ｂと称す）により、ＲＰの値を１つ増加させ、次の（Ｎ
×ｋ）ビットデータに切り替える。Ｆｕｌｌ検出回路５
は、１ビットの出力を持ちＦｕｌｌフラグに供給され、
ＷＰ２とＲＰ４との関係で以下の条件が成り立つ時にセ
ットされ、又、ＲＡＭセル１の満杯を検出する。
に基づき（Ｎ×ｋ）ビットデータが選択され、上記出力
データ線ＤＡＴＡＯＵＴ１２に（Ｎ×ｋ）ビットのデー
タが出力され、上記ＣＬＫと読出要求信号（以下、ＲＤ
Ｂと称す）により、ＲＰの値を１つ増加させ、次の（Ｎ
×ｋ）ビットデータに切り替える。Ｆｕｌｌ検出回路５
は、１ビットの出力を持ちＦｕｌｌフラグに供給され、
ＷＰ２とＲＰ４との関係で以下の条件が成り立つ時にセ
ットされ、又、ＲＡＭセル１の満杯を検出する。
【００１４】ＲＰが０の時、ＷＰ＝２m+n −１ ＲＰが０以外の時、ＷＰ＝ＲＰ×２m −１ 更に、本発明に従って設けられたＶａｌｉｄ判定回路６
は、Ｎ（Ｎ＝２m ）ビットの出力を持ちＶａｌｉｄフラ
グに供給され、ＷＰ２とＲＰ４との関係で以下の条件が
成り立つ時にセット又はリセットされ、上記データ出力
線ＤＡＴＡＯＵＴ１２に出力されているデータが有効か
無効か判断する。
は、Ｎ（Ｎ＝２m ）ビットの出力を持ちＶａｌｉｄフラ
グに供給され、ＷＰ２とＲＰ４との関係で以下の条件が
成り立つ時にセット又はリセットされ、上記データ出力
線ＤＡＴＡＯＵＴ１２に出力されているデータが有効か
無効か判断する。
【００１５】Ｖａｌｉｄフラグは複数ビットで、それぞ
れ１ビットは（２m −ｂ（ｂは１から２m −１まで））
ビットで全Ｎビットを表すことができる。 （２m −ｂ）のセット条件、ＷＰ≧（ＲＰ×２m ）＋
（２m −ｂ） （２m −ｂ）のリセット条件、ＲＰが（２n −１）の
時、ＷＰ≦（２m −ｂ） ＲＰが（２n −１）以外の時、ＷＰ≦（（ＲＰ＋１）×
２m ）＋（２m −ｂ） 次に、前述した書き込み動作の流れを図２に示す。ＲＥ
ＳＥＴされるとＷＰ２は０となり（ステップＳ１）、書
込要求がある時、Ｆｕｌｌフラグが‘０’ならば書込可
能であるから（ステップＳ２，Ｓ３）、ＲＡＭセル１に
入力データを書き込み、ＷＰ２の値を１増加させる（ス
テップＳ４）。
れ１ビットは（２m −ｂ（ｂは１から２m −１まで））
ビットで全Ｎビットを表すことができる。 （２m −ｂ）のセット条件、ＷＰ≧（ＲＰ×２m ）＋
（２m −ｂ） （２m −ｂ）のリセット条件、ＲＰが（２n −１）の
時、ＷＰ≦（２m −ｂ） ＲＰが（２n −１）以外の時、ＷＰ≦（（ＲＰ＋１）×
２m ）＋（２m −ｂ） 次に、前述した書き込み動作の流れを図２に示す。ＲＥ
ＳＥＴされるとＷＰ２は０となり（ステップＳ１）、書
込要求がある時、Ｆｕｌｌフラグが‘０’ならば書込可
能であるから（ステップＳ２，Ｓ３）、ＲＡＭセル１に
入力データを書き込み、ＷＰ２の値を１増加させる（ス
テップＳ４）。
【００１６】図１のＷＰ２は、アップカウンタであり、
図３に詳細な構成を示す。ＲＥＳＥＴ＝‘１’の時アッ
プカウンタはイニシャライズされ、ＷＰ２の出力には０
が出力される。ＷＲＢ＝‘０’，Ｆｕｌｌフラグ＝
‘０’の時、ＣＬＫの立ち上がりエッジによってアップ
カウンタはインクリメントされ、ＷＰ２の出力は１にな
る。
図３に詳細な構成を示す。ＲＥＳＥＴ＝‘１’の時アッ
プカウンタはイニシャライズされ、ＷＰ２の出力には０
が出力される。ＷＲＢ＝‘０’，Ｆｕｌｌフラグ＝
‘０’の時、ＣＬＫの立ち上がりエッジによってアップ
カウンタはインクリメントされ、ＷＰ２の出力は１にな
る。
【００１７】また、ＷＰ＝２m+n −１が選択されている
時（図１０でＷＰ＝１５の時）、ＷＲＢ＝‘０’，Ｆｕ
ｌｌフラグ＝‘０’ならば、ＣＬＫの立ち上がりエッジ
でインクリメントされ、ＷＰ２の出力は０に戻る。これ
以外はインクリメントされない。かくして、前述した処
理を実行する。次に、前述した読み出し動作の流れを図
４に示す。ＲＥＳＥＴされるとＲＰ４は０となり（ステ
ップＳ５）、読み出し要求がある時、Ｖａｌｉｄフラグ
の最上位ビットが‘１’ならば（ステップＳ６，Ｓ
７）、ＲＰ４の値を１増加し、データ出力線１２に読み
出したデータを出力する。
時（図１０でＷＰ＝１５の時）、ＷＲＢ＝‘０’，Ｆｕ
ｌｌフラグ＝‘０’ならば、ＣＬＫの立ち上がりエッジ
でインクリメントされ、ＷＰ２の出力は０に戻る。これ
以外はインクリメントされない。かくして、前述した処
理を実行する。次に、前述した読み出し動作の流れを図
４に示す。ＲＥＳＥＴされるとＲＰ４は０となり（ステ
ップＳ５）、読み出し要求がある時、Ｖａｌｉｄフラグ
の最上位ビットが‘１’ならば（ステップＳ６，Ｓ
７）、ＲＰ４の値を１増加し、データ出力線１２に読み
出したデータを出力する。
【００１８】図１のＲＰ４は、アップカウンタであり、
図５に詳細な構成を示す。ＲＥＳＥＴ＝‘１’の時アッ
プカウンタはイニシャライズされ、ＲＰ４の出力は０に
なる。ＲＤＢ＝‘０’，Ｖａｌｉｄフラグの最上位のビ
ットの値＝‘１’の時ＣＬＫの立ち上がりエッジによっ
てアップカウンタはインクリメントされ、ＲＰ４の出力
は、１になる。
図５に詳細な構成を示す。ＲＥＳＥＴ＝‘１’の時アッ
プカウンタはイニシャライズされ、ＲＰ４の出力は０に
なる。ＲＤＢ＝‘０’，Ｖａｌｉｄフラグの最上位のビ
ットの値＝‘１’の時ＣＬＫの立ち上がりエッジによっ
てアップカウンタはインクリメントされ、ＲＰ４の出力
は、１になる。
【００１９】また、ＲＰ＝（２n −１）が選択されてい
る時（図１０でＲＰ＝３の時）、ＲＤＢ＝‘０’，Ｖａ
ｌｉｄフラグの最上位のビットの値＝‘１’ならばＣＬ
Ｋの立ち上がりエッジでインクリメントされ、ＲＰの出
力は０に戻る。これ以外はインクリメントされない。か
くして、前述した処理を実行する。次にＦｕｌｌ検出回
路５とＦｕｌｌフラグの動作の流れを図６に示す。
る時（図１０でＲＰ＝３の時）、ＲＤＢ＝‘０’，Ｖａ
ｌｉｄフラグの最上位のビットの値＝‘１’ならばＣＬ
Ｋの立ち上がりエッジでインクリメントされ、ＲＰの出
力は０に戻る。これ以外はインクリメントされない。か
くして、前述した処理を実行する。次にＦｕｌｌ検出回
路５とＦｕｌｌフラグの動作の流れを図６に示す。
【００２０】ＲＥＳＥＴされるとＦｕｌｌフラグは０と
なり、又、読み出し要求があると、Ｆｕｌｌフラグはリ
セットされ、０になる（ステップＳ３１，Ｓ３２）。ま
た、ＲＰ４の値が０で書込要求がある時（ステップＳ３
３，Ｓ３４）、ＷＰの値が（２m+n −１）ならばＦｕｌ
ｌフラグはセットされ、１となる（ステップＳ３５，Ｓ
３６）。
なり、又、読み出し要求があると、Ｆｕｌｌフラグはリ
セットされ、０になる（ステップＳ３１，Ｓ３２）。ま
た、ＲＰ４の値が０で書込要求がある時（ステップＳ３
３，Ｓ３４）、ＷＰの値が（２m+n −１）ならばＦｕｌ
ｌフラグはセットされ、１となる（ステップＳ３５，Ｓ
３６）。
【００２１】ＲＰ４の値が０以外で書込要求があると
き、ＷＰの値が（ＲＰ×２m −１）ならばＦｕｌｌフラ
グはセット（１となる）される（ステップＳ３４，Ｓ３
７）。図１のＦｕｌｌ検出回路５は、図７のように構成
されている。ＲＥＳＥＴ＝‘１’の時Ｆｕｌｌフラグは
‘０’となり、前述した条件が成り立つ時、ＷＲＢ＝
‘０’で、ＣＬＫの立ち上がりエッジによってＦｕｌｌ
フラグは‘１’となる。ＲＤＢ＝‘０’で、ＣＬＫの立
ち上がりエッジによってＦｕｌｌフラグは‘０’とな
る。かくして、前述した処理を実行する。
き、ＷＰの値が（ＲＰ×２m −１）ならばＦｕｌｌフラ
グはセット（１となる）される（ステップＳ３４，Ｓ３
７）。図１のＦｕｌｌ検出回路５は、図７のように構成
されている。ＲＥＳＥＴ＝‘１’の時Ｆｕｌｌフラグは
‘０’となり、前述した条件が成り立つ時、ＷＲＢ＝
‘０’で、ＣＬＫの立ち上がりエッジによってＦｕｌｌ
フラグは‘１’となる。ＲＤＢ＝‘０’で、ＣＬＫの立
ち上がりエッジによってＦｕｌｌフラグは‘０’とな
る。かくして、前述した処理を実行する。
【００２２】前述したＶａｌｉｄ判定回路６とＶａｌｉ
ｄフラグの動作の流れを図８に示す。図８を説明するに
あたり、図１０（ｂ）のＲＡＭセルとＷＰ，ＲＰを例
に、又、Ｖａｌｉｄフラグは４ビットとして説明する。
ＲＥＳＥＴされるとＶａｌｉｄフラグは００００とな
り、書き込み要求があり、ＷＰの値を２m （２m ＝４）
＝４で割った値からＲＰの値を引いた差が０の時、ＷＰ
の値を２m （２m ＝４）＝４で割った余りによってＶａ
ｌｉｄフラグはセット（それぞれのビットが１となる）
される（ステップＳ１１〜Ｓ１７）。
ｄフラグの動作の流れを図８に示す。図８を説明するに
あたり、図１０（ｂ）のＲＡＭセルとＷＰ，ＲＰを例
に、又、Ｖａｌｉｄフラグは４ビットとして説明する。
ＲＥＳＥＴされるとＶａｌｉｄフラグは００００とな
り、書き込み要求があり、ＷＰの値を２m （２m ＝４）
＝４で割った値からＲＰの値を引いた差が０の時、ＷＰ
の値を２m （２m ＝４）＝４で割った余りによってＶａ
ｌｉｄフラグはセット（それぞれのビットが１となる）
される（ステップＳ１１〜Ｓ１７）。
【００２３】また、読み出し要求があると、ＷＰの値を
２m （２m ＝４）＝４で割った値からＲＰの値を引いた
差が１か−３の時、ＷＰの値を２m （２m ＝４）＝４で
割った余りによってＶａｌｉｄフラグはリセット（それ
ぞれのビットが０となる）される（ステップＳ２１〜Ｓ
２７）。Ｖａｌｉｄ判定回路６は、図９のように構成さ
れている。
２m （２m ＝４）＝４で割った値からＲＰの値を引いた
差が１か−３の時、ＷＰの値を２m （２m ＝４）＝４で
割った余りによってＶａｌｉｄフラグはリセット（それ
ぞれのビットが０となる）される（ステップＳ２１〜Ｓ
２７）。Ｖａｌｉｄ判定回路６は、図９のように構成さ
れている。
【００２４】同図において、ＲＥＳＥＴ＝‘１’の時、
Ｖａｌｉｄフラグは‘０’となり、前述したセット条件
が成り立つ時ＷＲＢ＝‘０’で、ＣＬＫの立ち上がりエ
ッジによってＶａｌｉｄフラグは‘１’となる。また前
述したリセット条件が成り立つ時、ＲＤＢ＝‘０’で、
ＣＬＫの立ち上がりエッジによってＶａｌｉｄフラグは
‘０’となる。かくして、前述した処理を実行する。
Ｖａｌｉｄフラグは‘０’となり、前述したセット条件
が成り立つ時ＷＲＢ＝‘０’で、ＣＬＫの立ち上がりエ
ッジによってＶａｌｉｄフラグは‘１’となる。また前
述したリセット条件が成り立つ時、ＲＤＢ＝‘０’で、
ＣＬＫの立ち上がりエッジによってＶａｌｉｄフラグは
‘０’となる。かくして、前述した処理を実行する。
【００２５】データ出力回路３はＲＡＭセル１のＮ（Ｎ
＝２m ）個アドレスを選択し、選択されたｋビットのデ
ータをＮ（Ｎ＝２m ）個縦列接続し、（Ｎ×ｋ）ビット
のデータとしてデータ出力線１２に出力する。ＲＡＭセ
ル１は、当業者にとってよく知られており、また本発明
とは直接関係しないので、その詳細な構成は省略する。
＝２m ）個アドレスを選択し、選択されたｋビットのデ
ータをＮ（Ｎ＝２m ）個縦列接続し、（Ｎ×ｋ）ビット
のデータとしてデータ出力線１２に出力する。ＲＡＭセ
ル１は、当業者にとってよく知られており、また本発明
とは直接関係しないので、その詳細な構成は省略する。
【００２６】以下、本具体例として、入力データが８ビ
ット、出力データが３２ビット、４ビット行×４ビット
列の１６ワードからなるＲＡＭセル１を有するＦＩＦＯ
メモリ装置の動作について説明する。まず、図１０に示
すＦＩＦＯメモリ装置の構成を具体的に説明する。１は
ＲＡＭセルで、２m 行×２n 列から形成される（４×４
×８（ｋ＝８））ビットのメモリ容量を有している。
ット、出力データが３２ビット、４ビット行×４ビット
列の１６ワードからなるＲＡＭセル１を有するＦＩＦＯ
メモリ装置の動作について説明する。まず、図１０に示
すＦＩＦＯメモリ装置の構成を具体的に説明する。１は
ＲＡＭセルで、２m 行×２n 列から形成される（４×４
×８（ｋ＝８））ビットのメモリ容量を有している。
【００２７】７は書込要求信号ＷＲＢ、８は読出要求信
号ＲＤＢ、９はクロック信号（ＣＬＫ）、１０はリセッ
ト信号ＲＥＳＥＴ、１１はデータ入力線で、ｋ（この例
では、ｋ＝８）ビットデータＤＡＴＡ０〜ＤＡＴＡ７の
データ入力を取り扱い、１２はデータ出力線で、この例
では（Ｎ×ｋ）＝４×８＝３２ビットのデータＤＯＵＴ
０〜ＤＯＵＴ３１を出力するものである。１３はＦｕｌ
ｌフラグで、１ビットの信号を備えている。
号ＲＤＢ、９はクロック信号（ＣＬＫ）、１０はリセッ
ト信号ＲＥＳＥＴ、１１はデータ入力線で、ｋ（この例
では、ｋ＝８）ビットデータＤＡＴＡ０〜ＤＡＴＡ７の
データ入力を取り扱い、１２はデータ出力線で、この例
では（Ｎ×ｋ）＝４×８＝３２ビットのデータＤＯＵＴ
０〜ＤＯＵＴ３１を出力するものである。１３はＦｕｌ
ｌフラグで、１ビットの信号を備えている。
【００２８】１４は上記データ出力線１２の３２ビット
のデータが有効であるか否かを示す（Ｎ＝４）ビットの
Ｖａｌｉｄフラグで、この例ではＤＯＵＴ０〜ＤＯＵＴ
７に対応するＶａｌｉｄ０フラグ、ＤＯＵＴ８〜ＤＯＵ
Ｔ１５に対応するＶａｌｉｄ１フラグ、ＤＯＵＴ１６〜
ＤＯＵＴ２３に対応するＶａｌｉｄ２フラグ、ＤＯＵＴ
２４〜ＤＯＵＴ３１に対応するＶａｌｉｄ３フラグ（最
上位ビットのフラグ）を備えている。
のデータが有効であるか否かを示す（Ｎ＝４）ビットの
Ｖａｌｉｄフラグで、この例ではＤＯＵＴ０〜ＤＯＵＴ
７に対応するＶａｌｉｄ０フラグ、ＤＯＵＴ８〜ＤＯＵ
Ｔ１５に対応するＶａｌｉｄ１フラグ、ＤＯＵＴ１６〜
ＤＯＵＴ２３に対応するＶａｌｉｄ２フラグ、ＤＯＵＴ
２４〜ＤＯＵＴ３１に対応するＶａｌｉｄ３フラグ（最
上位ビットのフラグ）を備えている。
【００２９】２は（ｍ＋ｎ）＝２＋２＝４ビットのアッ
プカウンタとしてのライトポインタ即ち、１６進アップ
カウンタで、上記ＲＡＭセル１への書込みアドレスを１
ずつ増加させるものである。３は上記ＲＡＭセル１のア
ドレスを１列（１列＝２m （２m ＝４））個選択し、選
択した下位アドレスからの８ビットデータを４個縦列接
続するデータ出力回路で、データ出力回路３はＲＡＭセ
ル１の２ n 列（２n （２n ＝４））個あり、選択したデ
ータを上記データ出力線１２に出力する。
プカウンタとしてのライトポインタ即ち、１６進アップ
カウンタで、上記ＲＡＭセル１への書込みアドレスを１
ずつ増加させるものである。３は上記ＲＡＭセル１のア
ドレスを１列（１列＝２m （２m ＝４））個選択し、選
択した下位アドレスからの８ビットデータを４個縦列接
続するデータ出力回路で、データ出力回路３はＲＡＭセ
ル１の２ n 列（２n （２n ＝４））個あり、選択したデ
ータを上記データ出力線１２に出力する。
【００３０】４はｎ（＝２）ビットのアップカウンタと
してのリードポインタ、即ち、４進アップカウンタで、
上記データ出力回路３の選択データの切り替えを行うも
のである。５はＲＡＭセル１の書込みアドレスの満杯を
検出するＦｕｌｌ検出回路で、この例では、上記ＲＰ４
の値が０で上記ＷＰ２の値が１５の場合か、又は、上記
ＷＰ２の値から上記ＲＰ４の値×２m （２m ＝４）を引
いた差が−１の場合、上記ＷＲＢ７が‘０’の時、上記
ＣＬＫ９の立ち上がりエッジで上記Ｆｕｌｌフラグ１３
に‘１’を出力するものである。
してのリードポインタ、即ち、４進アップカウンタで、
上記データ出力回路３の選択データの切り替えを行うも
のである。５はＲＡＭセル１の書込みアドレスの満杯を
検出するＦｕｌｌ検出回路で、この例では、上記ＲＰ４
の値が０で上記ＷＰ２の値が１５の場合か、又は、上記
ＷＰ２の値から上記ＲＰ４の値×２m （２m ＝４）を引
いた差が−１の場合、上記ＷＲＢ７が‘０’の時、上記
ＣＬＫ９の立ち上がりエッジで上記Ｆｕｌｌフラグ１３
に‘１’を出力するものである。
【００３１】そして、ＲＤＢ８が‘０’の時、上記ＣＬ
Ｋ９の立ち上がりエッジにより上記Ｆｕｌｌフラグ１３
の値を‘０’にする。６はデータ出力線１２の３２ビッ
トのデータが有効であるか否かを判断するＶａｌｉｄ判
定回路で、この例では、ＷＰ２の値を２m （２m ＝４）
＝４で割った値から上記ＲＰ４の値を引いた差が０で、
且つ、その余りが０ならば、ＷＲＢ７が‘０’の時、Ｃ
ＬＫ９の立ち上がりエッジでＶａｌｉｄフラグ１４に
“０００１”を出力し、余りが１ならばＶａｌｉｄフラ
グ１４に“００１１”を、余りが２ならばＶａｌｉｄフ
ラグ１４に“０１１１”を、余りが３ならばＶａｌｉｄ
フラグ１４に“１１１１”を、ＷＲＢ７が‘０’の時、
ＣＬＫ９の立ち上がりエッジによりこれらを出力する。
Ｋ９の立ち上がりエッジにより上記Ｆｕｌｌフラグ１３
の値を‘０’にする。６はデータ出力線１２の３２ビッ
トのデータが有効であるか否かを判断するＶａｌｉｄ判
定回路で、この例では、ＷＰ２の値を２m （２m ＝４）
＝４で割った値から上記ＲＰ４の値を引いた差が０で、
且つ、その余りが０ならば、ＷＲＢ７が‘０’の時、Ｃ
ＬＫ９の立ち上がりエッジでＶａｌｉｄフラグ１４に
“０００１”を出力し、余りが１ならばＶａｌｉｄフラ
グ１４に“００１１”を、余りが２ならばＶａｌｉｄフ
ラグ１４に“０１１１”を、余りが３ならばＶａｌｉｄ
フラグ１４に“１１１１”を、ＷＲＢ７が‘０’の時、
ＣＬＫ９の立ち上がりエッジによりこれらを出力する。
【００３２】またＷＰ２の値を２m （２m ＝４）＝４で
割った値からＲＰ４の値を引いた差が１か−３で、且
つ、その余りが０ならばＲＤＢ８が‘０’の時、ＣＬＫ
９の立ち上がりエッジでＶａｌｉｄフラグ１４に“００
００”を出力し、余りが１ならばＶａｌｉｄフラグ１４
に“０００１”を、余りが２ならばＶａｌｉｄフラグ１
４に“００１１”を、余りが３ならばＶａｌｉｄフラグ
１４に“０１１１”を、ＲＤＢ８が‘０’の時、ＣＬＫ
９の立ち上がりエッジによりこれらを出力する。
割った値からＲＰ４の値を引いた差が１か−３で、且
つ、その余りが０ならばＲＤＢ８が‘０’の時、ＣＬＫ
９の立ち上がりエッジでＶａｌｉｄフラグ１４に“００
００”を出力し、余りが１ならばＶａｌｉｄフラグ１４
に“０００１”を、余りが２ならばＶａｌｉｄフラグ１
４に“００１１”を、余りが３ならばＶａｌｉｄフラグ
１４に“０１１１”を、ＲＤＢ８が‘０’の時、ＣＬＫ
９の立ち上がりエッジによりこれらを出力する。
【００３３】書込み動作、読出し動作、Ｖａｌｉｄフラ
グ１４の動作は、図１１のタイミング図に従って実行さ
れる。次に、図１１について詳しく説明する。書込み
は、ｔ２からｔ２０まで行っている。ｔ２で“ａ”デー
タを書き込む。この時、上記ＷＰ２の値０を２m （２m
＝４）＝４で割った値０から上記ＲＰ４の値０を引いた
差が０であり、上記ＷＰ２の値０を２m ＝４で割った余
りが０なので、Ｖａｌｉｄフラグ１４は“０００１”と
なる。ＷＰ２が１となり、データ出力線１２には“ａ”
が出力される。
グ１４の動作は、図１１のタイミング図に従って実行さ
れる。次に、図１１について詳しく説明する。書込み
は、ｔ２からｔ２０まで行っている。ｔ２で“ａ”デー
タを書き込む。この時、上記ＷＰ２の値０を２m （２m
＝４）＝４で割った値０から上記ＲＰ４の値０を引いた
差が０であり、上記ＷＰ２の値０を２m ＝４で割った余
りが０なので、Ｖａｌｉｄフラグ１４は“０００１”と
なる。ＷＰ２が１となり、データ出力線１２には“ａ”
が出力される。
【００３４】ｔ３で“ｂ”データを書き込む。この時、
ＷＰ２の値１を２m ＝４で割った値０からＲＰ４の値０
を引いた差が０であり、ＷＰ２の値１を２m ＝４で割っ
た余りが１なので上記Ｖａｌｉｄフラグ１４は“００１
１”となる。ＷＰ２が２となり、上記データ出力線１２
には“ａｂ”が出力されている。ｔ４で“ｃ”データを
書き込む。この時、ＷＰ２の値２を２m ＝４で割った値
０から上記ＲＰ４の値０を引いた差が０であり、ＷＰ２
の値２を２m ＝４で割った余りが２なので、Ｖａｌｉｄ
フラグ１４は“０１１１”となる。ＷＰ２が３となり、
上記データ出力線１２には“ａｂｃ”が出力されてい
る。
ＷＰ２の値１を２m ＝４で割った値０からＲＰ４の値０
を引いた差が０であり、ＷＰ２の値１を２m ＝４で割っ
た余りが１なので上記Ｖａｌｉｄフラグ１４は“００１
１”となる。ＷＰ２が２となり、上記データ出力線１２
には“ａｂ”が出力されている。ｔ４で“ｃ”データを
書き込む。この時、ＷＰ２の値２を２m ＝４で割った値
０から上記ＲＰ４の値０を引いた差が０であり、ＷＰ２
の値２を２m ＝４で割った余りが２なので、Ｖａｌｉｄ
フラグ１４は“０１１１”となる。ＷＰ２が３となり、
上記データ出力線１２には“ａｂｃ”が出力されてい
る。
【００３５】ｔ５で“ｄ”データを書き込む。この時、
ＷＰ２の値３を２m ＝４で割った値０からＲＰ４の値０
を引いた差が０であり、ＷＰ２の値３を２m ＝４で割っ
た余りが３なので、Ｖａｌｉｄフラグ１４は“１１１
１”となる。ＷＰ２が４となり、データ出力線１２には
“ａｂｃｄ”が出力されている。出力３２ビットのデー
タが全て揃い、上記Ｖａｌｉｄフラグ１４が“１１１
１”なので、この出力データ３２ビットは有効であると
判断される。ここで初めて読み出しが可能な状態とな
る。
ＷＰ２の値３を２m ＝４で割った値０からＲＰ４の値０
を引いた差が０であり、ＷＰ２の値３を２m ＝４で割っ
た余りが３なので、Ｖａｌｉｄフラグ１４は“１１１
１”となる。ＷＰ２が４となり、データ出力線１２には
“ａｂｃｄ”が出力されている。出力３２ビットのデー
タが全て揃い、上記Ｖａｌｉｄフラグ１４が“１１１
１”なので、この出力データ３２ビットは有効であると
判断される。ここで初めて読み出しが可能な状態とな
る。
【００３６】ｔ６で“ｅ”データを書き込み、ＷＰ２が
５となる。上記データ出力線１２には“ａｂｃｄ”が出
力されている。ｔ７で“ｆ”データを書き込み、ＷＰ２
が６となる。データ出力線１２には“ａｂｃｄ”が出力
されている。ｔ８で読出要求信号ＲＤＢが０となり、読
み出しが行われる。この時、ＲＰ４の値が１となり、上
記データ出力回路３のデータが切り替わり、データ出力
線１２には“ｅｆｇ”が出力される。同時に“ｇ”デー
タを書き込む。この時、ＷＰ２の値６を２m ＝４で割っ
た値１からＲＰ４の値１を引いた差が０であり、ＷＰ２
の値６を２m ＝４で割った余りが２なので、Ｖａｌｉｄ
フラグ１４は“０１１１”となる。そして、ＷＰ２の値
が７となる。
５となる。上記データ出力線１２には“ａｂｃｄ”が出
力されている。ｔ７で“ｆ”データを書き込み、ＷＰ２
が６となる。データ出力線１２には“ａｂｃｄ”が出力
されている。ｔ８で読出要求信号ＲＤＢが０となり、読
み出しが行われる。この時、ＲＰ４の値が１となり、上
記データ出力回路３のデータが切り替わり、データ出力
線１２には“ｅｆｇ”が出力される。同時に“ｇ”デー
タを書き込む。この時、ＷＰ２の値６を２m ＝４で割っ
た値１からＲＰ４の値１を引いた差が０であり、ＷＰ２
の値６を２m ＝４で割った余りが２なので、Ｖａｌｉｄ
フラグ１４は“０１１１”となる。そして、ＷＰ２の値
が７となる。
【００３７】ｔ９で“ｈ”データを書き込む。この時、
ＷＰ２の値７を２m ＝４で割った値１からＲＰ４の値１
を引いた差が０であり、ＷＰ２の値７を２m ＝４で割っ
た余りが３なので、Ｖａｌｉｄフラグ１４は“１１１
１”となり、出力された３２ビットデータ“ｅｆｇｈ”
が有効になる。そして、ＷＰ２の値が８となる。ｔ１０
で読み出しが行われ、ＲＰ４の値が２となり、同時に
“ｉ”データを書き込む。この時、ＷＰ２の値８を２m
＝４で割った値２から上記ＲＰ４の値２を引いた差が０
であり、ＷＰ２の値８を２m ＝４で割った余りが０なの
で、Ｖａｌｉｄフラグ１４は“０００１”となる。デー
タ出力線１２には“ｉ”が出力されている。そして、Ｗ
Ｐ２の値が９となる。
ＷＰ２の値７を２m ＝４で割った値１からＲＰ４の値１
を引いた差が０であり、ＷＰ２の値７を２m ＝４で割っ
た余りが３なので、Ｖａｌｉｄフラグ１４は“１１１
１”となり、出力された３２ビットデータ“ｅｆｇｈ”
が有効になる。そして、ＷＰ２の値が８となる。ｔ１０
で読み出しが行われ、ＲＰ４の値が２となり、同時に
“ｉ”データを書き込む。この時、ＷＰ２の値８を２m
＝４で割った値２から上記ＲＰ４の値２を引いた差が０
であり、ＷＰ２の値８を２m ＝４で割った余りが０なの
で、Ｖａｌｉｄフラグ１４は“０００１”となる。デー
タ出力線１２には“ｉ”が出力されている。そして、Ｗ
Ｐ２の値が９となる。
【００３８】ｔ１１で“ｊ”データを書き込む。この
時、ＷＰ２の値９を２m ＝４で割った値２から上記ＲＰ
４の値２を引いた差が０であり、ＷＰ２の値９を２m ＝
４で割った余りが１なのでＶａｌｉｄフラグ１４は“０
０１１”となる。そして、ＷＰ２が１０となり、データ
出力線１２には“ｉｊ”が出力されている。ｔ１２で
“ｋ”データを書き込む。この時ＷＰ２の値１０を２m
＝４で割った値２からＲＰ４の値２を引いた差が０であ
り、ＷＰ２の値１０を２m ＝４で割った余りが２なの
で、Ｖａｌｉｄフラグ１４は“０１１１”となる。そし
て、ＷＰ２が１１となり、データ出力線１２には“ｉｊ
ｋ”が出力されている。
時、ＷＰ２の値９を２m ＝４で割った値２から上記ＲＰ
４の値２を引いた差が０であり、ＷＰ２の値９を２m ＝
４で割った余りが１なのでＶａｌｉｄフラグ１４は“０
０１１”となる。そして、ＷＰ２が１０となり、データ
出力線１２には“ｉｊ”が出力されている。ｔ１２で
“ｋ”データを書き込む。この時ＷＰ２の値１０を２m
＝４で割った値２からＲＰ４の値２を引いた差が０であ
り、ＷＰ２の値１０を２m ＝４で割った余りが２なの
で、Ｖａｌｉｄフラグ１４は“０１１１”となる。そし
て、ＷＰ２が１１となり、データ出力線１２には“ｉｊ
ｋ”が出力されている。
【００３９】ｔ１３で“ｌ”データを書き込む。この
時、ＷＰ２の値１１を２m ＝４で割った値２からＲＰ４
の値２を引いた差が０で、ＷＰ２の値１１を２m ＝４で
割った余りが３なので、Ｖａｌｉｄフラグ１４は“１１
１１”となる。ＷＰ２が１２となり、データ出力線１２
には“ｉｊｋｌ”が出力されている。ｔ１４で読み出し
が行われ、ＲＰ４の値が３となり、同時に“ｍ”データ
を書き込む。この時、ＷＰ２の値１２を２m ＝４で割っ
た値３から上記ＲＰ４の値３を引いた差が０であり、Ｗ
Ｐ２の値１２を２m ＝４で割った余りが０なので、Ｖａ
ｌｉｄフラグ１４は“０００１”となる。データ出力線
１２には“ｍ”が出力されている。又、ＷＰ２が１３と
なる。
時、ＷＰ２の値１１を２m ＝４で割った値２からＲＰ４
の値２を引いた差が０で、ＷＰ２の値１１を２m ＝４で
割った余りが３なので、Ｖａｌｉｄフラグ１４は“１１
１１”となる。ＷＰ２が１２となり、データ出力線１２
には“ｉｊｋｌ”が出力されている。ｔ１４で読み出し
が行われ、ＲＰ４の値が３となり、同時に“ｍ”データ
を書き込む。この時、ＷＰ２の値１２を２m ＝４で割っ
た値３から上記ＲＰ４の値３を引いた差が０であり、Ｗ
Ｐ２の値１２を２m ＝４で割った余りが０なので、Ｖａ
ｌｉｄフラグ１４は“０００１”となる。データ出力線
１２には“ｍ”が出力されている。又、ＷＰ２が１３と
なる。
【００４０】ｔ１５で“ｎ”データを書き込む。この
時、ＷＰ２の値１３を２m ＝４で割った値３からＲＰ４
の値３を引いた差が０であり、ＷＰ２の値１３を２m ＝
４で割った余りが１なので、Ｖａｌｉｄフラグ１４は
“００１１”となる。ＷＰ２が１４となる。又、データ
出力線１２には“ｍｎ”が出力されている。ｔ１６で
“ｏ”データを書き込む。この時、ＷＰ２の値１４を２
m ＝４で割った値３からＲＰ４の値３を引いた差が０で
あり、ＷＰ２の値１４を２m ＝４で割った余りが２なの
で、Ｖａｌｉｄフラグ１４は“０１１１”となる。ＷＰ
２が１５となり、データ出力線１２には“ｍｎｏ”が出
力されている。
時、ＷＰ２の値１３を２m ＝４で割った値３からＲＰ４
の値３を引いた差が０であり、ＷＰ２の値１３を２m ＝
４で割った余りが１なので、Ｖａｌｉｄフラグ１４は
“００１１”となる。ＷＰ２が１４となる。又、データ
出力線１２には“ｍｎ”が出力されている。ｔ１６で
“ｏ”データを書き込む。この時、ＷＰ２の値１４を２
m ＝４で割った値３からＲＰ４の値３を引いた差が０で
あり、ＷＰ２の値１４を２m ＝４で割った余りが２なの
で、Ｖａｌｉｄフラグ１４は“０１１１”となる。ＷＰ
２が１５となり、データ出力線１２には“ｍｎｏ”が出
力されている。
【００４１】ｔ１７で“ｐ”データを書き込む。この
時、ＷＰ２の値１５を２m ＝４で割った値３からＲＰ４
の値３を引いた差が０であり、ＷＰ２の値１５を２m ＝
４で割った余りが３なので、Ｖａｌｉｄフラグ１４は
“１１１１”となる。この状態ではＷＰ２の値が０とな
り、データ出力線１２には“ｍｎｏｐ”が出力されてい
る。
時、ＷＰ２の値１５を２m ＝４で割った値３からＲＰ４
の値３を引いた差が０であり、ＷＰ２の値１５を２m ＝
４で割った余りが３なので、Ｖａｌｉｄフラグ１４は
“１１１１”となる。この状態ではＷＰ２の値が０とな
り、データ出力線１２には“ｍｎｏｐ”が出力されてい
る。
【００４２】ｔ１８で“ｑ”データを書込み上記ＷＰ２
が１となり、上記データ出力線１２には“ｍｎｏｐ”が
出力されている。次に、Ｆｕｌｌフラグ１３の動作につ
いては図１２のタイミング図に基づき説明する。この例
では、ＲＥＳＥＴ後、読み出しは一度も行われず、ａ〜
ｎまで書き込まれ、引き続き、書き込み動作が行われて
いる。即ち、ｔ１で“ｍ”データが、ｔ２で“ｎ”デー
タが、ｔ３で“ｏ”データがそれぞれ書き込まれ、ＷＰ
２が１５となり、読み出しは行われていないので上記デ
ータ出力線１２には“ａｂｃｄ”が出力されている。
が１となり、上記データ出力線１２には“ｍｎｏｐ”が
出力されている。次に、Ｆｕｌｌフラグ１３の動作につ
いては図１２のタイミング図に基づき説明する。この例
では、ＲＥＳＥＴ後、読み出しは一度も行われず、ａ〜
ｎまで書き込まれ、引き続き、書き込み動作が行われて
いる。即ち、ｔ１で“ｍ”データが、ｔ２で“ｎ”デー
タが、ｔ３で“ｏ”データがそれぞれ書き込まれ、ＷＰ
２が１５となり、読み出しは行われていないので上記デ
ータ出力線１２には“ａｂｃｄ”が出力されている。
【００４３】ｔ４で“ｐ”データが書き込まれる。この
時、ＷＰ２の値とＲＰ４の値との差が１５であるので、
Ｆｕｌｌ検出回路５はデータが満杯に書き込まれている
状態を検出し、Ｆｕｌｌフラグ１３は‘１’となり、読
み出しがあるまで書き込み動作を行っても、書き込めな
い。ＷＰ２は０に戻る。ｔ５、ｔ６でそれぞれ“ｑ”、
“ｒ”データの書き込みを行っているが、Ｆｕｌｌフラ
グ１３が‘１’なので、ＷＰ２はインクリメントされ
ず、入力データ“ｑ”、“ｒ”はＲＡＭセル１には書き
込まれない。ｔ７で“ｅｆｇｈ”データを読み出し、ｔ
９で“ｉｊｋｌ”データを読み出し、ｔ１１で“ｍｎｏ
ｐ”データを読み出し、ｔ１３でさらに読み出す時、Ｗ
Ｐ２の値０を２m ＝４で割った値０からＲＰ４の値３を
引いた差が−３であり、ＷＰ２の値０を４で割った余り
の値が０であるので上記Ｖａｌｉｄフラグ１４は“００
００”となる。
時、ＷＰ２の値とＲＰ４の値との差が１５であるので、
Ｆｕｌｌ検出回路５はデータが満杯に書き込まれている
状態を検出し、Ｆｕｌｌフラグ１３は‘１’となり、読
み出しがあるまで書き込み動作を行っても、書き込めな
い。ＷＰ２は０に戻る。ｔ５、ｔ６でそれぞれ“ｑ”、
“ｒ”データの書き込みを行っているが、Ｆｕｌｌフラ
グ１３が‘１’なので、ＷＰ２はインクリメントされ
ず、入力データ“ｑ”、“ｒ”はＲＡＭセル１には書き
込まれない。ｔ７で“ｅｆｇｈ”データを読み出し、ｔ
９で“ｉｊｋｌ”データを読み出し、ｔ１１で“ｍｎｏ
ｐ”データを読み出し、ｔ１３でさらに読み出す時、Ｗ
Ｐ２の値０を２m ＝４で割った値０からＲＰ４の値３を
引いた差が−３であり、ＷＰ２の値０を４で割った余り
の値が０であるので上記Ｖａｌｉｄフラグ１４は“００
００”となる。
【００４４】ＲＰ４が０に戻り、データ出力回路３のデ
ータが切り替わり、データ出力線１２には“ａｂｃｄ”
データが出力されるが、Ｖａｌｉｄフラグ１４は“００
００”なのでデータ出力線１２に出力されている“ａｂ
ｃｄ”データは無効と判断され表示される。ｔ１５で読
み出しを行っているが上記Ｖａｌｉｄフラグ１４は“０
０００”なのでＲＰ４はインクリメントされない。
ータが切り替わり、データ出力線１２には“ａｂｃｄ”
データが出力されるが、Ｖａｌｉｄフラグ１４は“００
００”なのでデータ出力線１２に出力されている“ａｂ
ｃｄ”データは無効と判断され表示される。ｔ１５で読
み出しを行っているが上記Ｖａｌｉｄフラグ１４は“０
０００”なのでＲＰ４はインクリメントされない。
【００４５】（第２の具体例）次に、入力ポートのビッ
ト数が出力ポートのビット数より大きい場合のＦＩＦＯ
メモリ装置について説明する。図１３のＦＩＦＯメモリ
装置は、２m 行×２n 列から構成される（２m ×２n×
ｋ）ビットのメモリ容量を有するＲＡＭセルと、（Ｎ×
ｋ）ビットのデータ入力線ＤＡＴＡＩＮと、このデータ
入力線から入力された（Ｎ×ｋ）ビットのデータを上記
ＲＡＭセルのＮ（Ｎ＝２m ）個アドレスにｋビット単位
に分割して順に書き込むデータ入力回路と、上記ＲＡＭ
セルへの書き込みアドレスをＮ（Ｎ＝２ m ）個選択し１
ずつ増加させる（ｎ）ビットのＷＰと、ｋビットのデー
タ出力線ＤＡＴＡＯＵＴと、上記ＲＡＭセルのアドレス
を選択し、ｋビットのデータを上記データ出力線ＤＡＴ
ＡＯＵＴに出力するデータ出力回路と、このデータ出力
回路の切り替えを行うための（ｍ＋ｎ）ビットのＲＰ
と、上記ＲＡＭセルの満杯を検出するＦｕｌｌ検出回路
と、このＦｕｌｌ検出回路から供給される１ビットのＦ
ｕｌｌフラグと、上記出力線ＤＡＴＡＯＵＴに出力され
ているデータが有効か無効か判断するＶａｌｉｄ判定回
路と、このＶａｌｉｄ判定回路から供給される１ビット
のＶａｌｉｄフラグとで構成したものである。
ト数が出力ポートのビット数より大きい場合のＦＩＦＯ
メモリ装置について説明する。図１３のＦＩＦＯメモリ
装置は、２m 行×２n 列から構成される（２m ×２n×
ｋ）ビットのメモリ容量を有するＲＡＭセルと、（Ｎ×
ｋ）ビットのデータ入力線ＤＡＴＡＩＮと、このデータ
入力線から入力された（Ｎ×ｋ）ビットのデータを上記
ＲＡＭセルのＮ（Ｎ＝２m ）個アドレスにｋビット単位
に分割して順に書き込むデータ入力回路と、上記ＲＡＭ
セルへの書き込みアドレスをＮ（Ｎ＝２ m ）個選択し１
ずつ増加させる（ｎ）ビットのＷＰと、ｋビットのデー
タ出力線ＤＡＴＡＯＵＴと、上記ＲＡＭセルのアドレス
を選択し、ｋビットのデータを上記データ出力線ＤＡＴ
ＡＯＵＴに出力するデータ出力回路と、このデータ出力
回路の切り替えを行うための（ｍ＋ｎ）ビットのＲＰ
と、上記ＲＡＭセルの満杯を検出するＦｕｌｌ検出回路
と、このＦｕｌｌ検出回路から供給される１ビットのＦ
ｕｌｌフラグと、上記出力線ＤＡＴＡＯＵＴに出力され
ているデータが有効か無効か判断するＶａｌｉｄ判定回
路と、このＶａｌｉｄ判定回路から供給される１ビット
のＶａｌｉｄフラグとで構成したものである。
【００４６】以下、この具体例の１例として、入力デー
タが３２ビット、出力データが８ビット、４ビット行×
４ビット列の１６ワードからなるＲＡＭのＦＩＦＯメモ
リ装置の動作について説明する。はじめに、図１４に示
すＦＩＦＯメモリ装置の構成について説明する。第１３
図において、１はＲＡＭセルで、２m 行×２n 列から形
成される（４×４×８（ｋ＝８））ビットのメモリ容量
を有している。７は書込制御信号ＷＲＢ、８は読出制御
信号ＲＤＢ、９はクロック信号（ＣＬＫ）、１０はリセ
ット信号（ＲＥＳＥＴ）、３１はデータ入力線ＤＡＴＡ
０〜ＤＡＴＡ３１で、この例では（Ｎ×ｋ）＝４×８＝
３２ビットのデータ入力を取り扱い、２７は上記データ
入力線３１を８（ｋ＝８）ビットデータＤＡＴＡ０〜Ｄ
ＡＴＡ７、ＤＡＴＡ８〜ＤＡＴＡ１５、ＤＡＴＡ１６〜
ＤＡＴＡ２３、ＤＡＴＡ２４〜ＤＡＴＡ３１に分割し、
上記ＲＡＭセル１の所定のアドレスにデータを入力する
データ入力回路である。
タが３２ビット、出力データが８ビット、４ビット行×
４ビット列の１６ワードからなるＲＡＭのＦＩＦＯメモ
リ装置の動作について説明する。はじめに、図１４に示
すＦＩＦＯメモリ装置の構成について説明する。第１３
図において、１はＲＡＭセルで、２m 行×２n 列から形
成される（４×４×８（ｋ＝８））ビットのメモリ容量
を有している。７は書込制御信号ＷＲＢ、８は読出制御
信号ＲＤＢ、９はクロック信号（ＣＬＫ）、１０はリセ
ット信号（ＲＥＳＥＴ）、３１はデータ入力線ＤＡＴＡ
０〜ＤＡＴＡ３１で、この例では（Ｎ×ｋ）＝４×８＝
３２ビットのデータ入力を取り扱い、２７は上記データ
入力線３１を８（ｋ＝８）ビットデータＤＡＴＡ０〜Ｄ
ＡＴＡ７、ＤＡＴＡ８〜ＤＡＴＡ１５、ＤＡＴＡ１６〜
ＤＡＴＡ２３、ＤＡＴＡ２４〜ＤＡＴＡ３１に分割し、
上記ＲＡＭセル１の所定のアドレスにデータを入力する
データ入力回路である。
【００４７】３２はデータ出力線ＤＯＵＴ０〜ＤＯＵＴ
７で、この例では８（ｋ＝８）ビットのデータをデータ
出力回路２３から出力する。１３はＦｕｌｌフラグで、
１ビットの信号を備えている。３４は上記データ出力線
３２の８（ｋ＝８）ビットのデータが有効であるか否か
を判定し表示する１ビットのフラグである。２２はｎ
（＝２）ビットのアップカウンタで構成したライトポイ
ンタ、即ち、４進アップカウンタで、ＲＡＭセル１への
書込アドレス１列（１列＝２m （２m ＝４））個選択
し、上記データ入力回路２７のデータを所定のアドレス
に書き込み、その値を１ずつ増加させるものである。
７で、この例では８（ｋ＝８）ビットのデータをデータ
出力回路２３から出力する。１３はＦｕｌｌフラグで、
１ビットの信号を備えている。３４は上記データ出力線
３２の８（ｋ＝８）ビットのデータが有効であるか否か
を判定し表示する１ビットのフラグである。２２はｎ
（＝２）ビットのアップカウンタで構成したライトポイ
ンタ、即ち、４進アップカウンタで、ＲＡＭセル１への
書込アドレス１列（１列＝２m （２m ＝４））個選択
し、上記データ入力回路２７のデータを所定のアドレス
に書き込み、その値を１ずつ増加させるものである。
【００４８】２３はＲＡＭセル１のアドレスを１個選択
し、データ出力線３２に出力する回路である。２４は
（ｍ＋ｎ＝２＋２＝４）ビットのアップカウンタで構成
したリードポインタ、即ち、１６進アップカウンタで、
データ出力回路２３の選択データの切り替えを１ずつ増
加させるものである。２５はＲＡＭセル１の書込アドレ
スの満杯を検出するＦｕｌｌ検出回路で、ＷＰ２２の値
からＲＰ２４の値を２m （２m ＝４）＝４で割って引い
た差が３か−１の場合、ＷＲＢ７が‘０’の時、ＣＬＫ
９の立ち上がりエッジで、Ｆｕｌｌフラグ１３に‘１’
を出力する。
し、データ出力線３２に出力する回路である。２４は
（ｍ＋ｎ＝２＋２＝４）ビットのアップカウンタで構成
したリードポインタ、即ち、１６進アップカウンタで、
データ出力回路２３の選択データの切り替えを１ずつ増
加させるものである。２５はＲＡＭセル１の書込アドレ
スの満杯を検出するＦｕｌｌ検出回路で、ＷＰ２２の値
からＲＰ２４の値を２m （２m ＝４）＝４で割って引い
た差が３か−１の場合、ＷＲＢ７が‘０’の時、ＣＬＫ
９の立ち上がりエッジで、Ｆｕｌｌフラグ１３に‘１’
を出力する。
【００４９】また、ＷＰ２２の値からＲＰ２４の値を２
m （２m ＝４）＝４で割って引いた差が−３か１でＲＰ
２４を２m （２m ＝４）＝４で割った余りが３の場合、
ＲＤＢ８が‘０’の時、ＣＬＫ９の立ち上がりエッジで
Ｆｕｌｌフラグ１３に‘０’を出力する。２６は上記デ
ータ出力線３２の８ビットのデータが有効であるか否か
を判断するＶａｌｉｄ判定回路で、この例では、ＷＰ２
２の値からＲＰ２４の値を２m （２m ＝４）＝４で割っ
て引いた差が０の場合、ＷＲＢ７が‘０’の時、ＣＬＫ
信号９の立ち上がりエッジでＶａｌｉｄフラグ３４に
‘１’を出力する。ＷＰ２２の値からＲＰ２４の値を２
m （２m ＝４）＝４で割って引いた差が−３か１で、Ｒ
Ｐ２４から２m （２m ＝４）＝４で割った余りが３なら
ば、ＲＤＢ８が‘０’の時、ＣＬＫ９の立ち上がりエッ
ジで、Ｖａｌｉｄフラグ３４に‘０’を出力する。 書
き込み動作、読み出し動作、Ｆｕｌｌフラグ１３の動
作、Ｖａｌｉｄフラグ３４の動作を、図１５のタイミン
グに基づき説明する。書き込みは、ｔ２からｔ５まで行
っている。
m （２m ＝４）＝４で割って引いた差が−３か１でＲＰ
２４を２m （２m ＝４）＝４で割った余りが３の場合、
ＲＤＢ８が‘０’の時、ＣＬＫ９の立ち上がりエッジで
Ｆｕｌｌフラグ１３に‘０’を出力する。２６は上記デ
ータ出力線３２の８ビットのデータが有効であるか否か
を判断するＶａｌｉｄ判定回路で、この例では、ＷＰ２
２の値からＲＰ２４の値を２m （２m ＝４）＝４で割っ
て引いた差が０の場合、ＷＲＢ７が‘０’の時、ＣＬＫ
信号９の立ち上がりエッジでＶａｌｉｄフラグ３４に
‘１’を出力する。ＷＰ２２の値からＲＰ２４の値を２
m （２m ＝４）＝４で割って引いた差が−３か１で、Ｒ
Ｐ２４から２m （２m ＝４）＝４で割った余りが３なら
ば、ＲＤＢ８が‘０’の時、ＣＬＫ９の立ち上がりエッ
ジで、Ｖａｌｉｄフラグ３４に‘０’を出力する。 書
き込み動作、読み出し動作、Ｆｕｌｌフラグ１３の動
作、Ｖａｌｉｄフラグ３４の動作を、図１５のタイミン
グに基づき説明する。書き込みは、ｔ２からｔ５まで行
っている。
【００５０】ｔ２で“ａｂｃｄ”データを書き込む。こ
の時、ＷＰ２２の値０から上記ＲＰ２４の値０を２m ＝
４で割った値０を引いた差が０なので、上記Ｖａｌｉｄ
フラグ３４が‘１’となり、読み出しが可能となる。Ｗ
Ｐ２２が１となり、データ出力線３２には“ａ”データ
が出力されている。ｔ３で“ｅｆｇｈ”データを書き込
む。この時、ＷＰ２２が２となる。
の時、ＷＰ２２の値０から上記ＲＰ２４の値０を２m ＝
４で割った値０を引いた差が０なので、上記Ｖａｌｉｄ
フラグ３４が‘１’となり、読み出しが可能となる。Ｗ
Ｐ２２が１となり、データ出力線３２には“ａ”データ
が出力されている。ｔ３で“ｅｆｇｈ”データを書き込
む。この時、ＷＰ２２が２となる。
【００５１】ｔ４で“ｉｊｋｌ”データを書き込み、Ｗ
Ｐ２が３となる。ｔ５で“ｍｎｏｐ”データを書き込
む。この時、上記ＷＰ２２の値からＲＰ２４の値０を２
m ＝４で割った値０を引いた差が３であるので、上記Ｆ
ｕｌｌ検出回路２５は満杯を検出し、Ｆｕｌｌフラグは
１３は‘１’となり、読み出しがあるまで書き込み動作
を行っても、書き込めない。この時、ＷＰ２２が０に戻
る。
Ｐ２が３となる。ｔ５で“ｍｎｏｐ”データを書き込
む。この時、上記ＷＰ２２の値からＲＰ２４の値０を２
m ＝４で割った値０を引いた差が３であるので、上記Ｆ
ｕｌｌ検出回路２５は満杯を検出し、Ｆｕｌｌフラグは
１３は‘１’となり、読み出しがあるまで書き込み動作
を行っても、書き込めない。この時、ＷＰ２２が０に戻
る。
【００５２】ｔ６で読み出しが行われ、ＲＰ２４が１と
なり、データ出力回路２３の選択データが切り替わり、
データ出力線３２には“ｂ”が出力される。ｔ７で読み
出しが行われ、ＲＰ２４が２となり、データ出力回路２
３の選択データが切り替わり、データ出力線３２には
“ｃ”が出力される。更に、ｔ８で読み出しが行われ、
ＲＰ２４が３となり、データ出力回路２３の選択データ
が切り替わり、上記データ出力線３２には“ｄ”が出力
される。
なり、データ出力回路２３の選択データが切り替わり、
データ出力線３２には“ｂ”が出力される。ｔ７で読み
出しが行われ、ＲＰ２４が２となり、データ出力回路２
３の選択データが切り替わり、データ出力線３２には
“ｃ”が出力される。更に、ｔ８で読み出しが行われ、
ＲＰ２４が３となり、データ出力回路２３の選択データ
が切り替わり、上記データ出力線３２には“ｄ”が出力
される。
【００５３】ｔ９で読み出しが行われる。この時、ＷＰ
２２の値０から上記ＲＰ２４の値３を２m ＝４で割った
値０を引いた差が−３で、ＲＰ２４の値３を２m ＝４で
割った余りが３であるから、Ｆｕｌｌフラグは１３は
‘０’となり、書き込みが可能となる。ＲＰ２４が４と
なり、データ出力回路２３の選択データが切り替わり、
データ出力線３２には“ｅ”が出力される。
２２の値０から上記ＲＰ２４の値３を２m ＝４で割った
値０を引いた差が−３で、ＲＰ２４の値３を２m ＝４で
割った余りが３であるから、Ｆｕｌｌフラグは１３は
‘０’となり、書き込みが可能となる。ＲＰ２４が４と
なり、データ出力回路２３の選択データが切り替わり、
データ出力線３２には“ｅ”が出力される。
【００５４】ｔ２１で読み出しが行われた時、ＷＰ２２
の値０からＲＰ２４の値１５を２m＝４で割った値３を
引いた差が−３で、ＲＰ２４の値１５を２m ＝４で割っ
た余りが３であるから、Ｖａｌｉｄフラグ３４が‘０’
となり、この時、上記データ出力線３２に出力されてい
る“ａ”データは無効を示している。
の値０からＲＰ２４の値１５を２m＝４で割った値３を
引いた差が−３で、ＲＰ２４の値１５を２m ＝４で割っ
た余りが３であるから、Ｖａｌｉｄフラグ３４が‘０’
となり、この時、上記データ出力線３２に出力されてい
る“ａ”データは無効を示している。
【００５５】
【発明の効果】本発明に係わるＦＩＦＯメモリ装置とそ
の制御方法は、上述のように構成したので、バス・アー
ビトレーションを行うことなく、同時に書込み、読出し
を可能にすると共に、データのスキップ書込み、二重読
出し等を防止して、高速なデータ転送を可能にした。
の制御方法は、上述のように構成したので、バス・アー
ビトレーションを行うことなく、同時に書込み、読出し
を可能にすると共に、データのスキップ書込み、二重読
出し等を防止して、高速なデータ転送を可能にした。
【図１】本発明に係わるＦＩＦＯメモリ装置のブロック
図である。
図である。
【図２】ライトポインタの動作を説明する流れ図であ
る。
る。
【図３】ライトポインタのブロック説明図である。
【図４】リードポインタの動作を説明する流れ図であ
る。
る。
【図５】リードポインタのブロック図である。
【図６】Ｆｕｌｌフラグの状態を説明する流れ図であ
る。
る。
【図７】Ｆｕｌｌ検出回路のブロック図である。
【図８】Ｖａｌｉｄフラグの状態を説明する流れ図であ
る。
る。
【図９】Ｖａｌｉｄ判定回路のブロック図である。
【図１０】本発明の第１の具体例を説明するブロック図
である。
である。
【図１１】図１０のデータの書込み、読出しを説明する
タイミングチャートである。
タイミングチャートである。
【図１２】図１０のデータの書込み、読出しを説明する
タイミングチャートである。
タイミングチャートである。
【図１３】本発明の他の具体例のブロック図である。
【図１４】図１３を具体的に説明するブロック図であ
る。
る。
【図１５】図１３のデータの書込み、読出しを説明する
タイミングチャートである。
タイミングチャートである。
【図１６】従来技術のブロック図である。
１ ＲＡＭセル ２ ライトポインタ（ＷＰ） ３ データ出力回路 ４ リードポインタ（ＲＰ） ５ Ｆｕｌｌ検出回路 ６ Ｖａｌｉｄ判定回路（有効・無効表示回路） ７ 書込要求信号（ＷＲＢ） ８ 読出要求信号（ＲＤＢ） ９ クロック信号（ＣＬＫ） １０ リセット信号（ＲＥＳＥＴ） １１ データ入力線（入力回路） １２ データ出力線（出力回路） １３ Ｆｕｌｌフラグ １４ Ｖａｌｉｄフラグ ＷＲＢ 書込要求信号 ＲＤＢ 読出要求信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北村 公一 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (72)発明者 千葉 勝春 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 平10−105488（ＪＰ，Ａ) 特開 平６−309145（ＪＰ，Ａ) 特開 平４−64988（ＪＰ，Ａ) 特開 平４−79422（ＪＰ，Ａ) 特開 平３−69244（ＪＰ，Ａ) 特開 平２−105748（ＪＰ，Ａ) 特開 平３−254548（ＪＰ，Ａ) 特開 平１−311317（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 異なるデータバス幅を有するデータ処理
装置間のデータ転送に用いられるＦＩＦＯメモリ装置に
おいて、 データバス幅がｋビット（ｋは２以上の整数）のデータ
入力線と、 前記ＦＩＦＯメモリ装置内のメモリの読出しデータを出
力するデータバス幅がＮ×ｋビット（Ｎは２以上の整
数）のデータ出力線と、 前記メモリへのデータの書込みアドレスを示すライトポ
インタと、 前記メモリからのデータの読出しアドレスを示すリード
ポインタと、 常に前記データ出力線に出力される前記リードポインタ
で示されるアドレスのデータが有効であるか否かを、前
記リードポインタの内容と、前記ライトポインタの内容
と、書き込み要求信号と、読み出し要求信号とに基づい
てｋビット単位で判定し、ｋビット単位で前記ＦＩＦＯ
メモリ装置外部に通知する有効・無効判定回路とを含む
ことを特徴とするＦＩＦＯメモリ装置。 - 【請求項２】 前記メモリを満杯に書き込んだ状態を検
出するＦｕｌｌ検出回路を設け、前記Ｆｕｌｌ検出回路
が前記メモリ回路に満杯に書き込んだ状態を検出した時
は、前記メモリへの書き込みを禁止するように構成した
ことを特徴とする請求項１記載のＦＩＦＯメモリ装置。 - 【請求項３】 前記リードポインタの値は、前記有効・
無効表示回路の出力するフラグ信号の全てのビットが有
効であることを示す時のみ、インクリメントされるよう
に構成されることを特徴とする請求項１乃至２の何れか
に記載のＦＩＦＯメモリ装置。 - 【請求項４】 データの書込みアドレスを示すライトポ
インタと、データの読出しアドレスを示すリードポイン
タと、ｋビット（ｋは２以上の整数）の入力データバス
幅を有するデータ入力線と、Ｎ×ｋビット（Ｎは２以上
の整数）の出力データバス幅を有するデータ出力線とを
含む、異なるデータバス幅を有するデータ処理装置間の
データ転送に用いられるＦＩＦＯメモリ装置の制御方法
において、 前記リードポインタで示されるアドレスのデータが、常
に、前記データ出力線から出力されると共に、前記デー
タ出力線から出力されるデータが有効であるか否かを、
前記リードポインタの内容と、前記ライトポインタの内
容と、書き込み要求信号と、読み出し要求信号とに基づ
いてｋビット単位で判定し、ｋビット単位で前記ＦＩＦ
Ｏメモリ装置外部に通知することを特徴とするＦＩＦＯ
メモリ装置の制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25340998A JP3308912B2 (ja) | 1998-09-08 | 1998-09-08 | Ｆｉｆｏメモリ装置とその制御方法 |
| US09/387,450 US6681314B1 (en) | 1998-09-08 | 1999-09-01 | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
| TW088115441A TW440867B (en) | 1998-09-08 | 1999-09-06 | FIFO memory device and method for controlling same |
| KR1019990037688A KR100339258B1 (ko) | 1998-09-08 | 1999-09-06 | Ｆｉｆｏ메모리장치 및 그 제어방법 |
| EP99117422A EP0986005A1 (en) | 1998-09-08 | 1999-09-07 | FIFO memory device and method for controlling same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25340998A JP3308912B2 (ja) | 1998-09-08 | 1998-09-08 | Ｆｉｆｏメモリ装置とその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000089932A JP2000089932A (ja) | 2000-03-31 |
| JP3308912B2 true JP3308912B2 (ja) | 2002-07-29 |
Family
ID=17250992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25340998A Expired - Fee Related JP3308912B2 (ja) | 1998-09-08 | 1998-09-08 | Ｆｉｆｏメモリ装置とその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6681314B1 (ja) |
| EP (1) | EP0986005A1 (ja) |
| JP (1) | JP3308912B2 (ja) |
| KR (1) | KR100339258B1 (ja) |
| TW (1) | TW440867B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711494B2 (en) * | 2001-07-30 | 2004-03-23 | Emulex Corporation | Data formatter for shifting data to correct data lanes |
| US7756085B2 (en) * | 2001-11-20 | 2010-07-13 | Qualcomm Incorporated | Steps one and three W-CDMA and multi-mode searching |
| JP2003208399A (ja) * | 2002-01-15 | 2003-07-25 | Hitachi Ltd | データ処理装置 |
| US20100115172A1 (en) * | 2008-11-04 | 2010-05-06 | Mosaid Technologies Incorporated | Bridge device having a virtual page buffer |
| US8549209B2 (en) | 2008-11-04 | 2013-10-01 | Mosaid Technologies Incorporated | Bridging device having a configurable virtual page size |
| CN102375720B (zh) * | 2010-08-20 | 2014-03-12 | 瑞萨集成电路设计(北京)有限公司 | 异步先入先出存储器fifo的读写控制处理方法、电路及系统 |
| US9122424B1 (en) | 2013-07-18 | 2015-09-01 | Western Digital Technologies, Inc. | FIFO buffer clean-up |
| US9164939B2 (en) * | 2013-10-21 | 2015-10-20 | Altera Corporation | Circuitry and techniques for updating configuration data in an integrated circuit |
| JP2016177478A (ja) * | 2015-03-19 | 2016-10-06 | 株式会社リコー | 信号転送装置、情報処理装置、及び信号転送方法 |
| TWI835417B (zh) * | 2022-11-23 | 2024-03-11 | 瑞昱半導體股份有限公司 | 電子裝置 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017552A (ja) | 1983-07-11 | 1985-01-29 | Nec Corp | デ−タ転送制御回路 |
| EP0290172A3 (en) | 1987-04-30 | 1991-01-16 | Advanced Micro Devices, Inc. | Bidirectional fifo with variable byte boundary and data path width change |
| JPH03100851A (ja) | 1989-09-14 | 1991-04-25 | Matsushita Electric Ind Co Ltd | 先入れ先出し記憶装置 |
| JPH0464988A (ja) | 1990-07-04 | 1992-02-28 | Brother Ind Ltd | Ｆｉｆｏメモリ |
| JPH04205873A (ja) | 1990-11-29 | 1992-07-28 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ装置 |
| JP3218659B2 (ja) | 1992-01-24 | 2001-10-15 | 松下電器産業株式会社 | Ｆｉｆｏバッファ回路 |
| JPH05224880A (ja) | 1992-02-12 | 1993-09-03 | Matsushita Electric Ind Co Ltd | 先入れ先出しバッファ回路 |
| US5293381A (en) | 1992-03-27 | 1994-03-08 | Advanced Micro Devices | Byte tracking system and method |
| JPH0683581A (ja) | 1992-09-03 | 1994-03-25 | Matsushita Electric Ind Co Ltd | 先入れ先出しバッファ回路 |
| US5745791A (en) * | 1992-09-16 | 1998-04-28 | Intel Corporation | System for interfacing first and second components having different data path width by generating first and second component address to read data into buffer |
| GB2291230B (en) * | 1992-10-15 | 1996-10-16 | Fujitsu Ltd | Fifo memory devices |
| JPH06309145A (ja) | 1993-04-27 | 1994-11-04 | Oki Electric Ind Co Ltd | Ｆｉｆｏ回路 |
| JP3100851B2 (ja) | 1994-12-01 | 2000-10-23 | ダイワ精工株式会社 | 魚釣用スピニングリ−ル |
| KR0157924B1 (ko) * | 1995-12-23 | 1998-12-15 | 문정환 | 데이타 전송 시스템 및 그 방법 |
| US5804986A (en) * | 1995-12-29 | 1998-09-08 | Cypress Semiconductor Corp. | Memory in a programmable logic device |
| US5867672A (en) * | 1996-05-21 | 1999-02-02 | Integrated Device Technology, Inc. | Triple-bus FIFO buffers that can be chained together to increase buffer depth |
| JPH10105488A (ja) | 1996-10-01 | 1998-04-24 | Nec Corp | 通信用コントローラ |
| KR0183932B1 (ko) | 1996-10-04 | 1999-04-15 | 삼성전자주식회사 | 에프아이에프오 제어회로 |
| US6172927B1 (en) * | 1997-04-01 | 2001-01-09 | Ramtron International Corporation | First-in, first-out integrated circuit memory device incorporating a retransmit function |
| JP3931384B2 (ja) | 1997-07-03 | 2007-06-13 | 富士通株式会社 | Ｆｉｆｏメモリ制御装置 |
| JPH11110310A (ja) * | 1997-09-29 | 1999-04-23 | Nissan Motor Co Ltd | データバスモニタ装置 |
| US6308257B1 (en) * | 1999-04-20 | 2001-10-23 | Intel Corporation | Method and apparatus for generating boundary markers for an instruction stream including variable-length instructions |
-
1998
- 1998-09-08 JP JP25340998A patent/JP3308912B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-01 US US09/387,450 patent/US6681314B1/en not_active Expired - Fee Related
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