JPH05224880A - 先入れ先出しバッファ回路 - Google Patents
先入れ先出しバッファ回路Info
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- JPH05224880A JPH05224880A JP4024198A JP2419892A JPH05224880A JP H05224880 A JPH05224880 A JP H05224880A JP 4024198 A JP4024198 A JP 4024198A JP 2419892 A JP2419892 A JP 2419892A JP H05224880 A JPH05224880 A JP H05224880A
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Abstract
(57)【要約】
【目的】先入れ先出し（ＦＩＦＯ）バッファ回路におい
て、効率良いデータ通信を可能とする。 【構成】ＦＩＦＯバッファ回路１内に、２個の計数器3
0,31 を設け、第１の計数部30は、ＦＩＦＯバッファ回
路内のメモリ部４のワード数だけカウントでき、ライト
側制御部２からの１単位のパケットデータの検出を行う
ために使用され、第２の計数部31は、第１の計数部30に
よって検出された書込みパケットデータ数とメモリ部４
から読出された読出しパケットデータ数とを計数するこ
とにより、ＦＩＦＯバッファ内の読出し待ちパケットデ
ータの個数を記憶するために使用される。この読出し待
ちパケットデータ数をパケット単位でリード側制御部３
に通知可能であるため、リード側制御部３は、ＦＩＦＯ
バッファ内の読出し待ちパケットデータ数に応じて、柔
軟な処理ができ、データ通信の効率が向上する。
て、効率良いデータ通信を可能とする。 【構成】ＦＩＦＯバッファ回路１内に、２個の計数器3
0,31 を設け、第１の計数部30は、ＦＩＦＯバッファ回
路内のメモリ部４のワード数だけカウントでき、ライト
側制御部２からの１単位のパケットデータの検出を行う
ために使用され、第２の計数部31は、第１の計数部30に
よって検出された書込みパケットデータ数とメモリ部４
から読出された読出しパケットデータ数とを計数するこ
とにより、ＦＩＦＯバッファ内の読出し待ちパケットデ
ータの個数を記憶するために使用される。この読出し待
ちパケットデータ数をパケット単位でリード側制御部３
に通知可能であるため、リード側制御部３は、ＦＩＦＯ
バッファ内の読出し待ちパケットデータ数に応じて、柔
軟な処理ができ、データ通信の効率が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、非同期に動作するマル
チプロセッサ間でデータ通信を行うためのＦＩＦＯバッ
ファ回路に関するものである。
チプロセッサ間でデータ通信を行うためのＦＩＦＯバッ
ファ回路に関するものである。
【０００２】
【従来の技術】図３は従来のＦＩＦＯバッファ回路の構
成を示すブロック図である。図３において、１はＦＩＦ
Ｏバッファ回路、２，３はそれぞれ、マイクロプロセッ
サなどで構成されてＦＩＦＯバッファ回路１にデータを
書込むライト側制御部およびデータを読出すリード側制
御部である。ＦＩＦＯバッファ回路１は、書込み側と読
出し側とを別々に持ちかつマイクロプロセッサから非同
期にリードアクセスおよびライトアクセスが可能なデュ
アルポートメモリ部（以降、メモリ部という）４と、メ
モリ部４へのライトアドレスを指定するためのライトポ
インタ（以降、ＷＰという）５と、リードアドレスを指
定するリードポインタ（以降、ＲＰという）６と、ＷＰ
５の出力に（＋１）する加算器７と、加算器７の出力と
ＲＰ６の出力を比較して、一致したときに有効となる信
号を出力する比較器８と、更新クロックにより値が（−
１）される12ビットの計数部９とから構成されている。
成を示すブロック図である。図３において、１はＦＩＦ
Ｏバッファ回路、２，３はそれぞれ、マイクロプロセッ
サなどで構成されてＦＩＦＯバッファ回路１にデータを
書込むライト側制御部およびデータを読出すリード側制
御部である。ＦＩＦＯバッファ回路１は、書込み側と読
出し側とを別々に持ちかつマイクロプロセッサから非同
期にリードアクセスおよびライトアクセスが可能なデュ
アルポートメモリ部（以降、メモリ部という）４と、メ
モリ部４へのライトアドレスを指定するためのライトポ
インタ（以降、ＷＰという）５と、リードアドレスを指
定するリードポインタ（以降、ＲＰという）６と、ＷＰ
５の出力に（＋１）する加算器７と、加算器７の出力と
ＲＰ６の出力を比較して、一致したときに有効となる信
号を出力する比較器８と、更新クロックにより値が（−
１）される12ビットの計数部９とから構成されている。
【０００３】図４は計数部９の内部構成を示すブロック
図である。図４において、計数部９は初期値を設定可能
な12ビットカウントダウン計数器10と、12入力ＯＲゲー
ト11と、立ち下がりでセットされるクリア機能付き１ビ
ットレジスタ12により構成される。
図である。図４において、計数部９は初期値を設定可能
な12ビットカウントダウン計数器10と、12入力ＯＲゲー
ト11と、立ち下がりでセットされるクリア機能付き１ビ
ットレジスタ12により構成される。
【０００４】以下、理解を容易にするためにライト側制
御部２およびリード側制御部３は８ビット幅のデータを
取扱うものとし、メモリ部４の最大記憶データ数（以
下、深さと呼ぶ）を4096ワードとする。したがって、Ｗ
Ｐ５およびＲＰ６により出力されるメモリ部４のアドレ
ス幅は12ビットとなる。
御部２およびリード側制御部３は８ビット幅のデータを
取扱うものとし、メモリ部４の最大記憶データ数（以
下、深さと呼ぶ）を4096ワードとする。したがって、Ｗ
Ｐ５およびＲＰ６により出力されるメモリ部４のアドレ
ス幅は12ビットとなる。
【０００５】まず第１の動作を説明する。ＷＰ５はライ
ト側制御部２からメモリ部４にデータを書込むときの選
択信号13でアクティベートされ、ライト信号14により順
次カウントアップされるリングタイプのアップカウンタ
により構成され、その出力はライト側制御部２からのデ
ータをメモリ部４に保持するアドレスとして使用され
る。ＷＰ５はメモリ部４への最初のライトアクセスの前
に、ライト側制御部２よりリセット信号15でリセットさ
れ、その出力は初期出力が“０００ｈ（16進数、以下同
様）”となっている。したがって、ラト側制御部２から
のデータバス16を介した書込みデータは、メモリ部４に
下位アドレスから昇順に保持されて、ＷＰ５は最大値
“ＦＦＦｈ”までカウントアップした後に、次の更新ク
ロックで回転し、その出力は再び“０００ｈ”となり、
ライト側制御部２からのデータバス16を介した書込みデ
ータは、再びメモリ部４に下位アドレスから昇順に保持
されていく。したがって、メモリ部４の深さが4096ワー
ドとした本従来例では、ＷＰ５の出力は、ライト側制御
部２のデータ書込み回数Ｘ−4096ｘ（ｘ：ＷＰの回転回
数、つまり、０００ｈ→ＦＦＦｈ→０００ｈまでの回
数）の値を示している。
ト側制御部２からメモリ部４にデータを書込むときの選
択信号13でアクティベートされ、ライト信号14により順
次カウントアップされるリングタイプのアップカウンタ
により構成され、その出力はライト側制御部２からのデ
ータをメモリ部４に保持するアドレスとして使用され
る。ＷＰ５はメモリ部４への最初のライトアクセスの前
に、ライト側制御部２よりリセット信号15でリセットさ
れ、その出力は初期出力が“０００ｈ（16進数、以下同
様）”となっている。したがって、ラト側制御部２から
のデータバス16を介した書込みデータは、メモリ部４に
下位アドレスから昇順に保持されて、ＷＰ５は最大値
“ＦＦＦｈ”までカウントアップした後に、次の更新ク
ロックで回転し、その出力は再び“０００ｈ”となり、
ライト側制御部２からのデータバス16を介した書込みデ
ータは、再びメモリ部４に下位アドレスから昇順に保持
されていく。したがって、メモリ部４の深さが4096ワー
ドとした本従来例では、ＷＰ５の出力は、ライト側制御
部２のデータ書込み回数Ｘ−4096ｘ（ｘ：ＷＰの回転回
数、つまり、０００ｈ→ＦＦＦｈ→０００ｈまでの回
数）の値を示している。
【０００６】ＲＰ６はＷＰ５と同様なアップカウンタに
より構成され、その出力はリード側制御部３がメモリ部
４に保持されているデータを読出すアドレスとして使用
される。ＲＰ６はメモリ部４への最初のリードアクセス
の前に、リード側制御部３よりリセット信号17でリセッ
トされ、その出力は初期出力が“０００ｈ”となってい
る。また、ＲＰ６はリード側制御部３がメモリ部４から
データを読出すときの選択信号18によりアクティベート
され、リード信号19によりその出力を順序カウントアッ
プする。したがって、リード側制御部３のリードアクセ
スにより、メモリ部４に保持されたデータが下位アドレ
スより昇順にデータバス20に出力される。さらに、ＲＰ
６は最大値“ＦＦＦｈ”までカウントアップした後に、
次の更新クロックが来ると回転し、その出力はまた“０
００ｈ”となり、再びメモリ部４の下位アドレスより昇
順に保持データを出力する。したがって、ＲＰ６の出力
は、リード側制御部３のメモリ部４からのデータ読出し
回数Ｙ−4096ｙ（ｙ：ＲＰの回転回数、ｘ−１≦ｙ≦
ｘ）の値を示している。
より構成され、その出力はリード側制御部３がメモリ部
４に保持されているデータを読出すアドレスとして使用
される。ＲＰ６はメモリ部４への最初のリードアクセス
の前に、リード側制御部３よりリセット信号17でリセッ
トされ、その出力は初期出力が“０００ｈ”となってい
る。また、ＲＰ６はリード側制御部３がメモリ部４から
データを読出すときの選択信号18によりアクティベート
され、リード信号19によりその出力を順序カウントアッ
プする。したがって、リード側制御部３のリードアクセ
スにより、メモリ部４に保持されたデータが下位アドレ
スより昇順にデータバス20に出力される。さらに、ＲＰ
６は最大値“ＦＦＦｈ”までカウントアップした後に、
次の更新クロックが来ると回転し、その出力はまた“０
００ｈ”となり、再びメモリ部４の下位アドレスより昇
順に保持データを出力する。したがって、ＲＰ６の出力
は、リード側制御部３のメモリ部４からのデータ読出し
回数Ｙ−4096ｙ（ｙ：ＲＰの回転回数、ｘ−１≦ｙ≦
ｘ）の値を示している。
【０００７】したがって、ＷＰ５の出力21（Ｘ−4096
ｘ）に加算器７で（＋１）した値（Ｘ＋１−4096ｘ）
と、ＲＰ６の出力22の値（Ｙ−4096ｙ）とを比較器８て
比較し、一致を検出した場合、メモリ部４はリード側制
御部３からの読出し待ちパケットデータがフル状態であ
ることとなり、フル信号23でライト側制御部２およびリ
ード側制御部３に通知される。
ｘ）に加算器７で（＋１）した値（Ｘ＋１−4096ｘ）
と、ＲＰ６の出力22の値（Ｙ−4096ｙ）とを比較器８て
比較し、一致を検出した場合、メモリ部４はリード側制
御部３からの読出し待ちパケットデータがフル状態であ
ることとなり、フル信号23でライト側制御部２およびリ
ード側制御部３に通知される。
【０００８】次に第２の動作を説明する。ライト側制御
部２はメモリ部４に１単位のパケットデータを書込む前
に、選択信号24で計数部９内の12ビットカウントダウン
計数器10を選択し、データバス16を介して入力される１
単位のパケットデータのデータ長を最初のライト信号14
で初期値として設定する。計数器10は、選択信号13が有
効のとき、すなわち、ライト側制御部２がメモリ部４に
データを書込むとき、更新可能の状態となり、ライト信
号14をトリガーにして計数器出力25を（−１）する。計
数器10の計数値が０になったとき、すなわち、ラト側制
御部２からのメモリ部４へのデータ書込み回数が、デー
タ書込み前に計数器10に初期値として設定した数と同じ
になった場合、計数器出力25がＡＬＬ“Ｌ”状態とな
り、12入力ＯＲゲート11の出力であるセット信号26が立
ち下がり変化し、１ビットレジスタ12が“Ｌ”にセット
される。このため、書込み終了信号27が“Ｌ”でアクテ
ィブ状態となり、リード側制御部３にパケットデータの
書込み終了を通知する。なお、レジスタ12は、リード側
制御部３からのクリア信号28によってクリアされ“Ｈ”
状態となり非有効状態になる。リード側制御部３は、パ
ケットデータ読出し終了確認後、レジスタ12をクリアす
ることで、書込み終了信号27がリセットされ、ライト側
制御部２は、書込み終了信号27をモニタすることによ
り、計数部９の再設定の可否を判断できる。
部２はメモリ部４に１単位のパケットデータを書込む前
に、選択信号24で計数部９内の12ビットカウントダウン
計数器10を選択し、データバス16を介して入力される１
単位のパケットデータのデータ長を最初のライト信号14
で初期値として設定する。計数器10は、選択信号13が有
効のとき、すなわち、ライト側制御部２がメモリ部４に
データを書込むとき、更新可能の状態となり、ライト信
号14をトリガーにして計数器出力25を（−１）する。計
数器10の計数値が０になったとき、すなわち、ラト側制
御部２からのメモリ部４へのデータ書込み回数が、デー
タ書込み前に計数器10に初期値として設定した数と同じ
になった場合、計数器出力25がＡＬＬ“Ｌ”状態とな
り、12入力ＯＲゲート11の出力であるセット信号26が立
ち下がり変化し、１ビットレジスタ12が“Ｌ”にセット
される。このため、書込み終了信号27が“Ｌ”でアクテ
ィブ状態となり、リード側制御部３にパケットデータの
書込み終了を通知する。なお、レジスタ12は、リード側
制御部３からのクリア信号28によってクリアされ“Ｈ”
状態となり非有効状態になる。リード側制御部３は、パ
ケットデータ読出し終了確認後、レジスタ12をクリアす
ることで、書込み終了信号27がリセットされ、ライト側
制御部２は、書込み終了信号27をモニタすることによ
り、計数部９の再設定の可否を判断できる。
【０００９】
【発明が解決しようとする課題】上述のような従来のＦ
ＩＦＯバッファ回路においては、ライト側制御部２がＦ
ＩＦＯバッファ回路１にパケットデータを書込んだと
き、リード側制御部３はＦＩＦＯバッファ回路のフル状
態およびパケットデータの書込み終了状態を知ることは
可能であった。しかしながら、上記の従来のＦＩＦＯバ
ッファ回路では、ＦＩＦＯバッファ内の読出し待ちパケ
ットデータ数を知ることはできなかった。半導体技術の
向上にともないＦＩＦＯバッファの容量が大きくなって
きている現在、ライト側制御部に比べリード側制御部の
動作速度がかなり遅い場合のデータ通信の際、従来の技
術では、１つの読出し待ちパケットデータしか通知する
ことができないため、データ通信の効率を向上させるこ
とができないという問題を有していた。
ＩＦＯバッファ回路においては、ライト側制御部２がＦ
ＩＦＯバッファ回路１にパケットデータを書込んだと
き、リード側制御部３はＦＩＦＯバッファ回路のフル状
態およびパケットデータの書込み終了状態を知ることは
可能であった。しかしながら、上記の従来のＦＩＦＯバ
ッファ回路では、ＦＩＦＯバッファ内の読出し待ちパケ
ットデータ数を知ることはできなかった。半導体技術の
向上にともないＦＩＦＯバッファの容量が大きくなって
きている現在、ライト側制御部に比べリード側制御部の
動作速度がかなり遅い場合のデータ通信の際、従来の技
術では、１つの読出し待ちパケットデータしか通知する
ことができないため、データ通信の効率を向上させるこ
とができないという問題を有していた。
【００１０】本発明は上記問題を解決するもので、ＦＩ
ＦＯバッファ内の読み出し待ちパケットデータ数をリー
ド側制御部に通知することが可能なＦＩＦＯバッファ回
路を提供することを目的とするものである。
ＦＯバッファ内の読み出し待ちパケットデータ数をリー
ド側制御部に通知することが可能なＦＩＦＯバッファ回
路を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＦＩＦＯバッファ回路は、メモリ部の深さ
だけ計数でき、ライト側制御部より計数値を設定可能
で、ライト側制御部のライトアクセスによりその計数値
を更新する第１の計数部と、第１の計数器部からの計数
終了通知数と第２のプロセッサからのデータ読出し終了
通知数を計数することにより、メモリ部内の読出し待ち
パケットデータ数を得、これを第２のプロセッサに通知
する第２の計数部を設けたものである。
に、本発明のＦＩＦＯバッファ回路は、メモリ部の深さ
だけ計数でき、ライト側制御部より計数値を設定可能
で、ライト側制御部のライトアクセスによりその計数値
を更新する第１の計数部と、第１の計数器部からの計数
終了通知数と第２のプロセッサからのデータ読出し終了
通知数を計数することにより、メモリ部内の読出し待ち
パケットデータ数を得、これを第２のプロセッサに通知
する第２の計数部を設けたものである。
【００１２】
【作用】上記の構成により、ライト側制御部からメモリ
部へ１単位のパケットデータの書込む前に、この１単位
のパケットデータのデータ長を第１の計数部に設定し、
前記第１の計数部によって検出された１単位のパケット
データ数をカウントアップし、リード側制御部から読出
した１単位のパケットデータ数をカウントダウンするよ
うに第２の計数器が計数することにより、前記メモリ部
内の読出し待ちパケットデータ数を得てこれをリード側
制御部に通知する。したがって、リード側制御部はＦＩ
ＦＯバッファ内の読出し待ちパケットデータ数に応じた
柔軟な処理が可能となる。
部へ１単位のパケットデータの書込む前に、この１単位
のパケットデータのデータ長を第１の計数部に設定し、
前記第１の計数部によって検出された１単位のパケット
データ数をカウントアップし、リード側制御部から読出
した１単位のパケットデータ数をカウントダウンするよ
うに第２の計数器が計数することにより、前記メモリ部
内の読出し待ちパケットデータ数を得てこれをリード側
制御部に通知する。したがって、リード側制御部はＦＩ
ＦＯバッファ内の読出し待ちパケットデータ数に応じた
柔軟な処理が可能となる。
【００１３】
【実施例】以下、本発明を一実施例を図面に基づいて説
明する。図１は本発明の一実施例のＦＩＦＯバッファ回
路の構成を示すブロック図である。図１において、29は
ＦＩＦＯバッファ回路、２と３はそれぞれ前述の従来例
と同様なマイクロプロセッサなどにより構成されるライ
ト側制御部およびリード側制御部である。ＦＩＦＯバッ
ファ回路29は、従来例と同様のメモリ部４とＷＰ５とＲ
Ｐ６と加算器７と比較器８に加えて、従来例の計数部９
と同様に更新により値が小さくなる12ビットカウントダ
ウン計数部30と、更新クロック入力を２個持ち、１つは
更新クロックにより値が（＋１）され、もう１つは（−
１）されるアップダウン計数部31とから構成されてい
る。
明する。図１は本発明の一実施例のＦＩＦＯバッファ回
路の構成を示すブロック図である。図１において、29は
ＦＩＦＯバッファ回路、２と３はそれぞれ前述の従来例
と同様なマイクロプロセッサなどにより構成されるライ
ト側制御部およびリード側制御部である。ＦＩＦＯバッ
ファ回路29は、従来例と同様のメモリ部４とＷＰ５とＲ
Ｐ６と加算器７と比較器８に加えて、従来例の計数部９
と同様に更新により値が小さくなる12ビットカウントダ
ウン計数部30と、更新クロック入力を２個持ち、１つは
更新クロックにより値が（＋１）され、もう１つは（−
１）されるアップダウン計数部31とから構成されてい
る。
【００１４】まず、第１の動作を説明する。ＷＰ５、Ｒ
Ｐ６、加算器７、比較器８は従来例同様に構成され、メ
モリ部４がフル状態になったとき、ライト側制御部２お
よびリード側制御部３にフル信号23でその旨を通知す
る。
Ｐ６、加算器７、比較器８は従来例同様に構成され、メ
モリ部４がフル状態になったとき、ライト側制御部２お
よびリード側制御部３にフル信号23でその旨を通知す
る。
【００１５】次に、第２の動作を説明する。ライト側制
御部２はメモリ部４に１単位のパケットデータを書込み
前に、選択信号24で、計数器30内の12ビットカウントダ
ウン計数器32を選択し、データバス16を介して入力され
る、たとえばメモリ部４の容量の範囲内にある１単位の
パケットデータのデータ長を最初のライト信号14で初期
値として設定する。選択信号13が“Ｌ”になり有効とな
ったとき、すなわち、ライト側制御部２がメモリ部４に
データを書込むとき、ライト信号14をトリガーにして計
数値を（−１）する。ライト側制御部２からのメモリ部
４へのデータ書込み回数が、データ書込み前に計数器32
に初期値として設定した数と同じになり、計数器32の計
数値が０になったとき、すなわち、１単位のパケットデ
ータ書込み終了を検出したとき、計数器出力33がＡＬＬ
“Ｌ”状態となり、12入力ＯＲゲート34の出力である書
込み終了信号35が立ち下がり変化し“Ｌ”レベルの書込
み終了信号35を出力する。書込み終了信号35をクロック
入力としている計数器部31は、計数部31の入出力の関係
を表す真理値表の（表１）に示すように、書込み終了信
号35の立ち下がりエッジで計数器31の出力を（＋１）す
る。
御部２はメモリ部４に１単位のパケットデータを書込み
前に、選択信号24で、計数器30内の12ビットカウントダ
ウン計数器32を選択し、データバス16を介して入力され
る、たとえばメモリ部４の容量の範囲内にある１単位の
パケットデータのデータ長を最初のライト信号14で初期
値として設定する。選択信号13が“Ｌ”になり有効とな
ったとき、すなわち、ライト側制御部２がメモリ部４に
データを書込むとき、ライト信号14をトリガーにして計
数値を（−１）する。ライト側制御部２からのメモリ部
４へのデータ書込み回数が、データ書込み前に計数器32
に初期値として設定した数と同じになり、計数器32の計
数値が０になったとき、すなわち、１単位のパケットデ
ータ書込み終了を検出したとき、計数器出力33がＡＬＬ
“Ｌ”状態となり、12入力ＯＲゲート34の出力である書
込み終了信号35が立ち下がり変化し“Ｌ”レベルの書込
み終了信号35を出力する。書込み終了信号35をクロック
入力としている計数器部31は、計数部31の入出力の関係
を表す真理値表の（表１）に示すように、書込み終了信
号35の立ち下がりエッジで計数器31の出力を（＋１）す
る。
【００１６】リード側制御部３は、メモリ部４へのリー
ドアクセスの前に、選択信号36で計数部31を選択し、デ
ータバス20を介してリード信号19で計数値出力、すなわ
ち、メモリ部４内の読出し待ちパケットデータ数を読出
し、読出し待ちパケットデータがあることを知ることが
でき、メモリ部４へのリードアクセスを行う。１単位の
パケットデータ読出し終了後、リード側制御部３は
“Ｌ”レベルの読出し終了信号37を出力する。読出し終
了信号37をクロック入力としている計数器部31は、（表
１）に示すように、読出し終了信号41の立ち下がりエッ
ジで計数器31の出力を（−１）する。
ドアクセスの前に、選択信号36で計数部31を選択し、デ
ータバス20を介してリード信号19で計数値出力、すなわ
ち、メモリ部４内の読出し待ちパケットデータ数を読出
し、読出し待ちパケットデータがあることを知ることが
でき、メモリ部４へのリードアクセスを行う。１単位の
パケットデータ読出し終了後、リード側制御部３は
“Ｌ”レベルの読出し終了信号37を出力する。読出し終
了信号37をクロック入力としている計数器部31は、（表
１）に示すように、読出し終了信号41の立ち下がりエッ
ジで計数器31の出力を（−１）する。
【００１７】
【表１】
【００１８】以上のように、カウントダウン計数部30が
メモリ部４の容量の範囲内であれば、アップダウン計数
部31は任意の長さのＦＩＦＯバッファ内読出し待ちパケ
ットデータの個数をリード側制御部に通知することが可
能であり、ライト側制御部２とこのライト側制御部２よ
りかなり動作の遅いリード側制御部３とで両プロセッサ
間のデータ通信を行う場合、リード側制御部３はＦＩＦ
Ｏ内の読出し待ちパケットデータ数を確認することがで
き、ＦＩＦＯ内読出し待ちパケットデータ数に応じた柔
軟な処理が可能となり、大幅な通信効率の向上が図れ
る。
メモリ部４の容量の範囲内であれば、アップダウン計数
部31は任意の長さのＦＩＦＯバッファ内読出し待ちパケ
ットデータの個数をリード側制御部に通知することが可
能であり、ライト側制御部２とこのライト側制御部２よ
りかなり動作の遅いリード側制御部３とで両プロセッサ
間のデータ通信を行う場合、リード側制御部３はＦＩＦ
Ｏ内の読出し待ちパケットデータ数を確認することがで
き、ＦＩＦＯ内読出し待ちパケットデータ数に応じた柔
軟な処理が可能となり、大幅な通信効率の向上が図れ
る。
【００１９】なお、本実施例では、データ保持のメモリ
にデァアルポート構成のＲＡＭを使用したが、シングル
ポート構成のＲＡＭを、ライト側制御部とリード側制御
部で時分割に使用しても、本発明の効果に何等影響を与
えない。
にデァアルポート構成のＲＡＭを使用したが、シングル
ポート構成のＲＡＭを、ライト側制御部とリード側制御
部で時分割に使用しても、本発明の効果に何等影響を与
えない。
【００２０】
【発明の効果】以上のように、本発明によれば、ＦＩＦ
Ｏバッファ回路でパケットデータを送信する際、パケッ
トデータ長に対するフレキシビリティの向上を図ること
ができ、これにより、大容量ＦＩＦＯバッファを用い
て、ライト側制御部と、このライト側制御部に比べかな
り動作速度が遅いリード側制御部との間のデータ通信を
行う場合でも、その通信到達効率がよいＦＩＦＯバッフ
ァ回路を提供できる効果がある。
Ｏバッファ回路でパケットデータを送信する際、パケッ
トデータ長に対するフレキシビリティの向上を図ること
ができ、これにより、大容量ＦＩＦＯバッファを用い
て、ライト側制御部と、このライト側制御部に比べかな
り動作速度が遅いリード側制御部との間のデータ通信を
行う場合でも、その通信到達効率がよいＦＩＦＯバッフ
ァ回路を提供できる効果がある。
【図１】本発明の一実施例のＦＩＦＯバッファ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施例のＦＩＦＯバッファ回路にお
けるカウントダウン計数部30の詳細ブロック図である。
けるカウントダウン計数部30の詳細ブロック図である。
【図３】従来のＦＩＦＯバッファ回路の構成を示すブロ
ック図である。
ック図である。
【図４】従来のＦＩＦＯバッファ回路における計数部９
における詳細ブロック図である。
における詳細ブロック図である。
２ ライト側制御部 ３ リード側制御部 ４ デュアルポートメモリ部 ５ ライトポインタ ６ リードポインタ ７ 加算器 ８ 比較器 29 ＦＩＦＯバッファ回路 30 カウントダウン計数器 31 アップダウン計数器
Claims (1)
- 【請求項１】 非同期に動作する第１のプロセッサと第
２のプロセッサもしくはそれに類する回路（以降、第２
のプロセッサという）の間に介在し、先入れ先出し（以
降、ＦＩＦＯという）形式にデータの受渡しを行うＦＩ
ＦＯバッファ回路であって、前記第１のプロセッサから
前記第２のプロセッサへ送るデータを一時保持するメモ
リ部と、前記メモリ部へのデータ書込みのアドレスを生
成するライトポインタ部と、前記メモリ部からのデータ
読出しのアドレスを生成するリードポインタ部と、前記
メモリ部へのデータ書込みアドレスとデータ読出しアド
レスの相互関係により、前記メモリ部の空き容量がある
か否かを検出するフル状態検出部と、前記メモリ部の最
大記憶データ数（以下、深さと呼ぶ）だけ計数でき、前
記メモリ部の容量の範囲内の任意の計数値を設定可能
で、前記メモリ部へのデータ書き込み毎に計数値を更新
し、計数値が０になると計数終了を通知することで１単
位のパケットデータの検出を行う第１の計数部と、前記
第１の計数部からの計数終了通知と前記第２のプロセッ
サからのデータ読み込み終了通知を計数することによ
り、前記メモリ部中の読出しパケットデータ数を前記第
２のプロセッサに通知する第２の計数部とを備え、前記
第１のプロセッサから前記メモリ部へのデータ書込み前
に、前記メモリ部に書込む１単位のパケットデータ長を
前記第１の計数部に設定し、前記第２の計数部で前記第
１の計数部の計数終了通知数をカウントアップし、前記
第２のプロセッサのデータ読出し終了通知数をカウント
ダウンすることにより、前記メモリ部内の読出し待ちパ
ケットデータ数を前記第２のプロセッサに通知可能とし
たことを特徴とするＦＩＦＯバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024198A JPH05224880A (ja) | 1992-02-12 | 1992-02-12 | 先入れ先出しバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024198A JPH05224880A (ja) | 1992-02-12 | 1992-02-12 | 先入れ先出しバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05224880A true JPH05224880A (ja) | 1993-09-03 |
Family
ID=12131630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024198A Pending JPH05224880A (ja) | 1992-02-12 | 1992-02-12 | 先入れ先出しバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05224880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
| CN100346289C (zh) * | 2006-04-12 | 2007-10-31 | 华为技术有限公司 | 一种先入先出存储器及其输出空满标志的方法 |
-
1992
- 1992-02-12 JP JP4024198A patent/JPH05224880A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
| CN100346289C (zh) * | 2006-04-12 | 2007-10-31 | 华为技术有限公司 | 一种先入先出存储器及其输出空满标志的方法 |
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