JP3218659B2 - Ｆｉｆｏバッファ回路 - Google Patents
Ｆｉｆｏバッファ回路Info
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- JP3218659B2 JP3218659B2 JP01094692A JP1094692A JP3218659B2 JP 3218659 B2 JP3218659 B2 JP 3218659B2 JP 01094692 A JP01094692 A JP 01094692A JP 1094692 A JP1094692 A JP 1094692A JP 3218659 B2 JP3218659 B2 JP 3218659B2
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Description
【０００１】
【産業上の利用分野】本発明は非同期に動作するマルチ
プロセッサ間でデータ通信を行なうためのＦＩＦＯバッ
ファ回路の構成に関する。
プロセッサ間でデータ通信を行なうためのＦＩＦＯバッ
ファ回路の構成に関する。
【０００２】
【従来の技術】近年、各種プロセッサを含む端末器間の
情報ネットワークがその目的に応じて多くの方式が実用
化されている。そのうち、中継機能を備え機能向上を行
なう場合などに用いられるＦＩＦＯバッファ回路が注目
されている。図４は従来のこのファーストイン・ファー
ストアウト形式にデータの受渡しを行うＦＩＦＯバッフ
ァ回路の構成例を示す。その構成要素として１はＦＩＦ
Ｏバッファ回路、２は、マイクロプロセッサ等で構成さ
れ、ＦＩＦＯバッファ回路１にデータを書込むライト側
制御部３は同じくマイクロプロセッサ等で構成され、Ｆ
ＩＦＯバッファ回路１のデータを読出すリード側制御部
である。ＦＩＦＯバッファ回路１は、書込み側と読出し
側とを別々に持ち、マイクロプロセッサから非同期にリ
ードアクセス及びライトアクセスが可能なデュアルポー
トメモリ部（以降メモリ部と略す）４と、メモリ部４へ
のライトアドレスを指定するためのライトポインタ（以
降ＷＰと略す）５と、リードアドレスを指定するリード
ポインタ（以降ＲＰと略す）６と、ＷＰ５の出力に（＋
１）する加算器７と、この加算器７の出力とＲＰ６の出
力を比較して、一致したときに有効となる信号を出力と
する比較器８と、更新クロックにより値が（−１）され
る４ビットの計数器９から構成される。なお、図５に計
数器９の内部構成を示す。計数器９は初期値を設定可能
な４ビットカウントダウン計数器３１と、４入力ＯＲゲ
ート３２と、立ち下がりでセットされるクリア機能付き
１ビットレジスタ３３より構成される。
情報ネットワークがその目的に応じて多くの方式が実用
化されている。そのうち、中継機能を備え機能向上を行
なう場合などに用いられるＦＩＦＯバッファ回路が注目
されている。図４は従来のこのファーストイン・ファー
ストアウト形式にデータの受渡しを行うＦＩＦＯバッフ
ァ回路の構成例を示す。その構成要素として１はＦＩＦ
Ｏバッファ回路、２は、マイクロプロセッサ等で構成さ
れ、ＦＩＦＯバッファ回路１にデータを書込むライト側
制御部３は同じくマイクロプロセッサ等で構成され、Ｆ
ＩＦＯバッファ回路１のデータを読出すリード側制御部
である。ＦＩＦＯバッファ回路１は、書込み側と読出し
側とを別々に持ち、マイクロプロセッサから非同期にリ
ードアクセス及びライトアクセスが可能なデュアルポー
トメモリ部（以降メモリ部と略す）４と、メモリ部４へ
のライトアドレスを指定するためのライトポインタ（以
降ＷＰと略す）５と、リードアドレスを指定するリード
ポインタ（以降ＲＰと略す）６と、ＷＰ５の出力に（＋
１）する加算器７と、この加算器７の出力とＲＰ６の出
力を比較して、一致したときに有効となる信号を出力と
する比較器８と、更新クロックにより値が（−１）され
る４ビットの計数器９から構成される。なお、図５に計
数器９の内部構成を示す。計数器９は初期値を設定可能
な４ビットカウントダウン計数器３１と、４入力ＯＲゲ
ート３２と、立ち下がりでセットされるクリア機能付き
１ビットレジスタ３３より構成される。
【０００３】以下、理解を容易にするためにライト側制
御部２、及び、リード側制御部３は、８ビット幅のデー
タを取扱うものとし、メモリ部４の最大記憶データ数
（以下、深さと呼ぶ）を４０９６ワードとする。従っ
て、ＷＰ５、及び、ＲＰ６により出力される、メモリ部
４のアドレス幅は１２ビットとなる。まず第１の動作を
説明する。ＷＰ５は、ライト側制御部２からメモリ部４
にデータを書込む時の選択信号１６でアクティベートさ
れ、ライト信号１２により、順次カウントアップされる
リングタイプのアップカウンターより構成され、その出
力は、ライト側制御部２からのデータをメモリ部４に保
持するアドレスとして使用される。ＷＰ５はメモリ部４
への最初のライトアクセスの前に、ライト側制御部２よ
りリセット信号２２でリセットされ、その出力は、初期
出力を“ＯＯＯｈ（１６進数、以下同様）”となってい
る。従って、ライト側制御部２からのデータバス１０を
介した書込みデータは、メモリ部４に下位アドレスから
昇順に保持されて、ＷＰ５は最大値“ＦＦＦｈ”までカ
ウントアップした後に、次の更新クロックで回転し、そ
の出力は再び“ＯＯＯｈ”となり、ライト側制御部２か
らのデータバス１０を介した書込みデータは、再び、メ
モリ部４に下位アドレスから昇順に保持されていく。従
って、メモリ部４の深さが４０９６ワードとした本従来
例では、ＷＰ５の出力は、ライト側制御部２のデータ書
込み回数Ｘ−４０９６ｘ（ｘ：ＷＰの回転回数、つま
り、ＯＯＯｈ→ＦＦＦｈ→ＯＯＯｈまでの回数）の値を
示している。
御部２、及び、リード側制御部３は、８ビット幅のデー
タを取扱うものとし、メモリ部４の最大記憶データ数
（以下、深さと呼ぶ）を４０９６ワードとする。従っ
て、ＷＰ５、及び、ＲＰ６により出力される、メモリ部
４のアドレス幅は１２ビットとなる。まず第１の動作を
説明する。ＷＰ５は、ライト側制御部２からメモリ部４
にデータを書込む時の選択信号１６でアクティベートさ
れ、ライト信号１２により、順次カウントアップされる
リングタイプのアップカウンターより構成され、その出
力は、ライト側制御部２からのデータをメモリ部４に保
持するアドレスとして使用される。ＷＰ５はメモリ部４
への最初のライトアクセスの前に、ライト側制御部２よ
りリセット信号２２でリセットされ、その出力は、初期
出力を“ＯＯＯｈ（１６進数、以下同様）”となってい
る。従って、ライト側制御部２からのデータバス１０を
介した書込みデータは、メモリ部４に下位アドレスから
昇順に保持されて、ＷＰ５は最大値“ＦＦＦｈ”までカ
ウントアップした後に、次の更新クロックで回転し、そ
の出力は再び“ＯＯＯｈ”となり、ライト側制御部２か
らのデータバス１０を介した書込みデータは、再び、メ
モリ部４に下位アドレスから昇順に保持されていく。従
って、メモリ部４の深さが４０９６ワードとした本従来
例では、ＷＰ５の出力は、ライト側制御部２のデータ書
込み回数Ｘ−４０９６ｘ（ｘ：ＷＰの回転回数、つま
り、ＯＯＯｈ→ＦＦＦｈ→ＯＯＯｈまでの回数）の値を
示している。
【０００４】ＲＰ６は、ＷＰ５と同様なアップカウンタ
により構成され、その出力は、リード側制御部３が、メ
モリ部４に保持されているデータを読出すアドレスとし
て使用され、メモリ部４への最初のリードアクセスの前
にリード側制御部３よりリセット信号２３でリセットさ
れ、その出力は初期出力“ＯＯＯｈ”となっている。こ
のＲＰ６は、リード側制御部３が、メモリ部４からデー
タを読出す時の選択信号１７によりアクティベートさ
れ、リード信号１３により、その出力を順次カウントア
ップする。従って、リード側制御部３のリードアクセス
により、メモリー部４に保持されたデータが、下位アド
レスより昇順にデータバス１１に出力される。ＲＰ６
は、最大値“ＦＦＦｈ”までカウントアップした後に、
次の更新クロックが来ると回転し、その出力はまた“Ｏ
ＯＯｈ”となり、再び、メモリ部４の下位アドレスより
昇順に保持データを出力する。従って、ＲＰ６の出力
は、リード側制御部３のメモリ部４からのデータ読出し
回数Ｙ−４０９６ｙ（ｙ：ＲＰの回転回数、ｘ−１≦ｙ
≦ｘ）の値を示している。
により構成され、その出力は、リード側制御部３が、メ
モリ部４に保持されているデータを読出すアドレスとし
て使用され、メモリ部４への最初のリードアクセスの前
にリード側制御部３よりリセット信号２３でリセットさ
れ、その出力は初期出力“ＯＯＯｈ”となっている。こ
のＲＰ６は、リード側制御部３が、メモリ部４からデー
タを読出す時の選択信号１７によりアクティベートさ
れ、リード信号１３により、その出力を順次カウントア
ップする。従って、リード側制御部３のリードアクセス
により、メモリー部４に保持されたデータが、下位アド
レスより昇順にデータバス１１に出力される。ＲＰ６
は、最大値“ＦＦＦｈ”までカウントアップした後に、
次の更新クロックが来ると回転し、その出力はまた“Ｏ
ＯＯｈ”となり、再び、メモリ部４の下位アドレスより
昇順に保持データを出力する。従って、ＲＰ６の出力
は、リード側制御部３のメモリ部４からのデータ読出し
回数Ｙ−４０９６ｙ（ｙ：ＲＰの回転回数、ｘ−１≦ｙ
≦ｘ）の値を示している。
【０００５】従って、ＷＰ５の出力値１４の値（Ｘ−４
０９６ｘ）に加算器７で（＋１）した値（Ｘ＋１−４０
９６ｘ）と、ＲＰ６の出力１５の値（Ｙ−４０９６ｙ）
とを比較器８で比較し、一致を検出した場合、メモリ部
４は、リード側制御部３からの読出し待ちの有効データ
がフル状態であることとなり、フル信号１９でリード側
制御部３に通知される。
０９６ｘ）に加算器７で（＋１）した値（Ｘ＋１−４０
９６ｘ）と、ＲＰ６の出力１５の値（Ｙ−４０９６ｙ）
とを比較器８で比較し、一致を検出した場合、メモリ部
４は、リード側制御部３からの読出し待ちの有効データ
がフル状態であることとなり、フル信号１９でリード側
制御部３に通知される。
【０００６】つぎに第２の動作を説明する。ライト側制
御部２はメモリ部４に一群のパケットデータを書込む前
に、選択信号１８で計数器９内の４ビットカウントダウ
ン計数器３１を選択し、データバス１０を介して、ライ
ト信号１２で、このパケットデータのデータ長を初期値
として設定する。計数器３１は、選択信号１６が有効の
とき、すなわち、ライト側制御部２が、メモリ部４にデ
ータを書込むとき、更新可能の状態となり、ライト信号
１２をトリガーに計数器出力３４を（−１）する。計数
器３１の計数値が０になったとき、すなわち、ライト側
制御部２からのメモリ部４へのデータ書込み回数が、デ
ータ書込み前に計数器３１に初期値として設定した数と
同じになった場合、計数器出力３４がＡＬＬ“Ｌ”状態
となり、４入力ＯＲゲート３２の出力であるセット信号
３５が立ち下がり変化し、１ビットレジスタ３３が
“Ｌ”にセットされる。このため、書込み終了信号２０
が“Ｌ”でアクティブ状態となり、リード側制御部３に
パケットデータの書込み終了を通知する。なお、レジス
タ３３は、リード側制御部３からのクリア信号２１によ
ってクリアされ、“Ｈ”状態となり非有効状態になる。
リード側制御部３は、パケットデータ読出し終了確認
後、１ビットレジスタ３３をクリアすることで、書込み
終了信号２０がリセットされ、ライト側制御部２は、こ
の書込み終了信号２０をモニタすることにより、計数器
９の再設定の可否を判断できる。
御部２はメモリ部４に一群のパケットデータを書込む前
に、選択信号１８で計数器９内の４ビットカウントダウ
ン計数器３１を選択し、データバス１０を介して、ライ
ト信号１２で、このパケットデータのデータ長を初期値
として設定する。計数器３１は、選択信号１６が有効の
とき、すなわち、ライト側制御部２が、メモリ部４にデ
ータを書込むとき、更新可能の状態となり、ライト信号
１２をトリガーに計数器出力３４を（−１）する。計数
器３１の計数値が０になったとき、すなわち、ライト側
制御部２からのメモリ部４へのデータ書込み回数が、デ
ータ書込み前に計数器３１に初期値として設定した数と
同じになった場合、計数器出力３４がＡＬＬ“Ｌ”状態
となり、４入力ＯＲゲート３２の出力であるセット信号
３５が立ち下がり変化し、１ビットレジスタ３３が
“Ｌ”にセットされる。このため、書込み終了信号２０
が“Ｌ”でアクティブ状態となり、リード側制御部３に
パケットデータの書込み終了を通知する。なお、レジス
タ３３は、リード側制御部３からのクリア信号２１によ
ってクリアされ、“Ｈ”状態となり非有効状態になる。
リード側制御部３は、パケットデータ読出し終了確認
後、１ビットレジスタ３３をクリアすることで、書込み
終了信号２０がリセットされ、ライト側制御部２は、こ
の書込み終了信号２０をモニタすることにより、計数器
９の再設定の可否を判断できる。
【０００７】
【発明が解決しようとする課題】上述のような従来のＦ
ＩＦＯバッファ回路１においては、ライト側制御部２が
ＦＩＦＯバッファとしてのメモリ部４にパケットデータ
を書込んだとき、リード側制御部３はＦＩＦＯバッファ
回路１のフル状態、及び、単一の短いパケットデータの
書込み終了状態を知ることは可能であった。しかし、従
来のＦＩＦＯバッファでは、リード側制御部３がパケッ
トデータの書込み終了状態を知る際、複数のパケットデ
ータの書込み終了状態を知ることはできず、それに加
え、書込みパケットデータのデータ長が、単一の計数器
で計数できる範囲を上回るような長いパケットデータで
あった場合、書込みパケットデータの終了状態を知るこ
とはできなかった。半導体技術の向上に伴いＦＩＦＯバ
ッファの容量が大きくなってきている現在、ライト側制
御部２に比ベリード側制御部３の動作速度がかなり遅い
場合のデータ通信の際、従来の技術では、ＦＩＦＯバッ
ファの容量を有効に使いこなすことができないため、デ
ータ通信の効率を向上させることができず、また、デー
タ通信の即時性も損なわれるという問題点を有してい
た。本発明は上記課題に留意し、複数の書込みパケット
データがある場合、複数個のパケットデータの書込み終
了を、リード側制御部に通知することができ、且つ、長
いパケットデータが書込まれた場合でも、その旨を読出
し側プロセッサに通知可能なＦＩＦＯバッファ回路を提
供することを目的としている。
ＩＦＯバッファ回路１においては、ライト側制御部２が
ＦＩＦＯバッファとしてのメモリ部４にパケットデータ
を書込んだとき、リード側制御部３はＦＩＦＯバッファ
回路１のフル状態、及び、単一の短いパケットデータの
書込み終了状態を知ることは可能であった。しかし、従
来のＦＩＦＯバッファでは、リード側制御部３がパケッ
トデータの書込み終了状態を知る際、複数のパケットデ
ータの書込み終了状態を知ることはできず、それに加
え、書込みパケットデータのデータ長が、単一の計数器
で計数できる範囲を上回るような長いパケットデータで
あった場合、書込みパケットデータの終了状態を知るこ
とはできなかった。半導体技術の向上に伴いＦＩＦＯバ
ッファの容量が大きくなってきている現在、ライト側制
御部２に比ベリード側制御部３の動作速度がかなり遅い
場合のデータ通信の際、従来の技術では、ＦＩＦＯバッ
ファの容量を有効に使いこなすことができないため、デ
ータ通信の効率を向上させることができず、また、デー
タ通信の即時性も損なわれるという問題点を有してい
た。本発明は上記課題に留意し、複数の書込みパケット
データがある場合、複数個のパケットデータの書込み終
了を、リード側制御部に通知することができ、且つ、長
いパケットデータが書込まれた場合でも、その旨を読出
し側プロセッサに通知可能なＦＩＦＯバッファ回路を提
供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＦＩＦＯバッファ回路は、ライト側制御部
よりｍ回迄の計数値を設定可能で、ライト側制御部のラ
イトアクセスによりその計数値を更新するｎ個の計数器
と、ライト側制御部からｎ個の計数器の動作状態を設定
可能なレジスタ部と、このレジスタ部の設定値により、
ｎ個の計数器を各計数器毎の単独動作、または、１つの
計数器の計数終了により、次の計数器が計数を開始する
連結動作の選択を制御する第１のゲート部と、ｎ個の計
数器からの計数終了通知を制御する第２のゲート部をＦ
ＩＦＯバッファ回路内に設けたものである。
に、本発明のＦＩＦＯバッファ回路は、ライト側制御部
よりｍ回迄の計数値を設定可能で、ライト側制御部のラ
イトアクセスによりその計数値を更新するｎ個の計数器
と、ライト側制御部からｎ個の計数器の動作状態を設定
可能なレジスタ部と、このレジスタ部の設定値により、
ｎ個の計数器を各計数器毎の単独動作、または、１つの
計数器の計数終了により、次の計数器が計数を開始する
連結動作の選択を制御する第１のゲート部と、ｎ個の計
数器からの計数終了通知を制御する第２のゲート部をＦ
ＩＦＯバッファ回路内に設けたものである。
【０００９】
【作用】上記の構成の本発明のＦＩＦＯバッファ回路
は、ライト側制御部からメモリ部へのパケットデータの
書込み前に、メモリ部に書込むパケットデータ長を計数
器に設定し、この計数器の計数終了をリード側制御部に
通知することにより、パケットデータの書込み終了をリ
ード側制御部に通知可能で、且つ、計数器とレジスタの
設定内容によって、第１のゲート部により有意書込みデ
ータ列が短い場合は、各計数器を単独動作させ、複数の
パケットデータの書込み終了通知が第２のゲート部によ
り可能で、また、有意書込みデータ列が長い場合は、第
１のゲート部により各計数器を連結動作させ、計数器群
の計数値の総和と等しい長いパケットデータの書込み終
了通知を第２のゲート部により可能とすることにより、
ライト側制御部に比べリード側制御部の動作速度がかな
り遅い場合のデータ通信の際でも、ＦＩＦＯバッファの
容量を有効に使いこなすことができ、そのことによっ
て、データ通信の効率を向上させることができる。
は、ライト側制御部からメモリ部へのパケットデータの
書込み前に、メモリ部に書込むパケットデータ長を計数
器に設定し、この計数器の計数終了をリード側制御部に
通知することにより、パケットデータの書込み終了をリ
ード側制御部に通知可能で、且つ、計数器とレジスタの
設定内容によって、第１のゲート部により有意書込みデ
ータ列が短い場合は、各計数器を単独動作させ、複数の
パケットデータの書込み終了通知が第２のゲート部によ
り可能で、また、有意書込みデータ列が長い場合は、第
１のゲート部により各計数器を連結動作させ、計数器群
の計数値の総和と等しい長いパケットデータの書込み終
了通知を第２のゲート部により可能とすることにより、
ライト側制御部に比べリード側制御部の動作速度がかな
り遅い場合のデータ通信の際でも、ＦＩＦＯバッファの
容量を有効に使いこなすことができ、そのことによっ
て、データ通信の効率を向上させることができる。
【００１０】
【実施例】以下、本発明を図を用いて説明する。図１は
本発明の一実施例の構成を示すブロック図である。構成
要素として、４１は本発明をなすＦＩＦＯバッファ回
路、４２と４３はそれぞれ、前述の従来例同様にマイク
ロプロセッサ等により構成される端末器の一部としての
ライト側制御部及びリード側制御部を示す。ＦＩＦＯバ
ッファ回路４１は、従来例と同様の、メモリ部４４と、
ＷＰ４５と、ＲＰ４６と、加算器４７と、比較器４８
と、計数器４９に加えて、計数器４９と同様に更新によ
り値が小さくなる４ビットの計数器５０と、プロセッサ
から計数器４９及び計数器５０の動作状態を設定可能な
レジスタ５１と、レジスタ５１の設定状態により、計数
器４９及び計数器５０を、各計数器毎に動作させ４ビッ
ト計数器として使用する単独動作か、または、計数器４
９と計数器５０を同時に使用し、連結して動作させるこ
とにより８ビットの計数器としての機能を持たせる連結
動作かの選択を制御する第１のゲート部としてのゲート
部５２と、計数器４９及び計数器５０から出力される書
込み終了信号を制御する第２のゲート部としてのゲート
部５３から構成される。
本発明の一実施例の構成を示すブロック図である。構成
要素として、４１は本発明をなすＦＩＦＯバッファ回
路、４２と４３はそれぞれ、前述の従来例同様にマイク
ロプロセッサ等により構成される端末器の一部としての
ライト側制御部及びリード側制御部を示す。ＦＩＦＯバ
ッファ回路４１は、従来例と同様の、メモリ部４４と、
ＷＰ４５と、ＲＰ４６と、加算器４７と、比較器４８
と、計数器４９に加えて、計数器４９と同様に更新によ
り値が小さくなる４ビットの計数器５０と、プロセッサ
から計数器４９及び計数器５０の動作状態を設定可能な
レジスタ５１と、レジスタ５１の設定状態により、計数
器４９及び計数器５０を、各計数器毎に動作させ４ビッ
ト計数器として使用する単独動作か、または、計数器４
９と計数器５０を同時に使用し、連結して動作させるこ
とにより８ビットの計数器としての機能を持たせる連結
動作かの選択を制御する第１のゲート部としてのゲート
部５２と、計数器４９及び計数器５０から出力される書
込み終了信号を制御する第２のゲート部としてのゲート
部５３から構成される。
【００１１】まず、第一の動作を説明する。ＷＰ４５，
ＲＰ４６，加算器４７，比較器４８は従来例同様に構成
され、フル状態検出部として動作しメモリ部４４がフル
状態になったとき、リード側制御部４３にフル信号７７
でその旨を通知する。このとき、レジスタ５１はライト
側制御部からのリセット信号７８でリセットされ、（表
１）で示すように、初期値として計数器未使用状態のＡ
ＬＬ“Ｈ”にセットされ、このことによりゲート部５２
の出力は（表２）で示すようにＡＬＬ“Ｈ”になり非有
効となり、ゲート部５３の出力も（表３）で示すように
ＡＬＬ“Ｈ”になり非有効となる。
ＲＰ４６，加算器４７，比較器４８は従来例同様に構成
され、フル状態検出部として動作しメモリ部４４がフル
状態になったとき、リード側制御部４３にフル信号７７
でその旨を通知する。このとき、レジスタ５１はライト
側制御部からのリセット信号７８でリセットされ、（表
１）で示すように、初期値として計数器未使用状態のＡ
ＬＬ“Ｈ”にセットされ、このことによりゲート部５２
の出力は（表２）で示すようにＡＬＬ“Ｈ”になり非有
効となり、ゲート部５３の出力も（表３）で示すように
ＡＬＬ“Ｈ”になり非有効となる。
【００１２】
【表１】
【００１３】
【表２】
【００１４】
【表３】
【００１５】次に、第二の動作として計数器４９及び計
数器５０を、４ビットの計数器として各計数器毎に使用
する単独動作の場合の説明をする。計数器４９を単独動
作させる場合、ライト側制御部４２はメモリ部４４に一
群のパケットデータを書込む前に、選択信号６４でレジ
スタ５１を選択し、データバス５４を介して、ライト信
号５６で（表１）に示す計数器４９単独動作状態に設定
する。次に選択信号６２で図２に示す計数器４９内の４
ビットカウントダウン計数器８１を選択し、データバス
５４を介して、ライト信号５６で、パケットデータのデ
ータ長を初期値として設定する。この２つの設定を行う
ことにより、選択信号６０が“Ｌ”になり有効となった
とき、すなわち、ライト側制御部４２がメモリ部４４に
データを書込むとき、（表２）の計数器４９単独動作状
態で示すように、ゲート部５２によって選択信号６８が
“Ｌ”になり有効となり、計数器４９は有効となった選
択信号６８を入力することにより更新可能の状態とな
り、ライト信号５６をトリガーに計数値（−１）する。
計数器８１の計数値が０になったとき、すなわち、ライ
ト側制御部４２からの前記メモリ部４４へのデータ書込
み回数が、データ書込み前に計数器８１に初期値として
設定した数と同じになった場合、計数器出力８４がＡＬ
Ｌ“Ｌ”状態となり、４入力ＯＲゲート８２の出力であ
るセット信号８５が立ち下がり変化し、１ビットレジス
タ８３が“Ｌ”にセットされる。よって、書込み終了信
号７０が“Ｌ”になり有効となり、ゲート部５３に入力
され、レジスタ５１の出力である制御信号６６と計数器
５０の出力である書込み終了信号７１との組み合わせに
より、（表３）の状態１で示すように書込み終了信号７
２が“Ｌ”となることで有効となり、リード側制御部４
３にパケットデータの書込み終了を通知する。なお、レ
ジスタ８３は、リード側制御部４３からのクリア信号７
５によってクリアされる。リード側制御部４３は、パケ
ットデータ読出し終了確認後、レジスタ８３をクリアす
ることで、書込み終了信号７０がリセットされ、ライト
側制御部４２は、書込み終了信号７２をモニタすること
により、計数器４９の再設定の可否を判断できる。
数器５０を、４ビットの計数器として各計数器毎に使用
する単独動作の場合の説明をする。計数器４９を単独動
作させる場合、ライト側制御部４２はメモリ部４４に一
群のパケットデータを書込む前に、選択信号６４でレジ
スタ５１を選択し、データバス５４を介して、ライト信
号５６で（表１）に示す計数器４９単独動作状態に設定
する。次に選択信号６２で図２に示す計数器４９内の４
ビットカウントダウン計数器８１を選択し、データバス
５４を介して、ライト信号５６で、パケットデータのデ
ータ長を初期値として設定する。この２つの設定を行う
ことにより、選択信号６０が“Ｌ”になり有効となった
とき、すなわち、ライト側制御部４２がメモリ部４４に
データを書込むとき、（表２）の計数器４９単独動作状
態で示すように、ゲート部５２によって選択信号６８が
“Ｌ”になり有効となり、計数器４９は有効となった選
択信号６８を入力することにより更新可能の状態とな
り、ライト信号５６をトリガーに計数値（−１）する。
計数器８１の計数値が０になったとき、すなわち、ライ
ト側制御部４２からの前記メモリ部４４へのデータ書込
み回数が、データ書込み前に計数器８１に初期値として
設定した数と同じになった場合、計数器出力８４がＡＬ
Ｌ“Ｌ”状態となり、４入力ＯＲゲート８２の出力であ
るセット信号８５が立ち下がり変化し、１ビットレジス
タ８３が“Ｌ”にセットされる。よって、書込み終了信
号７０が“Ｌ”になり有効となり、ゲート部５３に入力
され、レジスタ５１の出力である制御信号６６と計数器
５０の出力である書込み終了信号７１との組み合わせに
より、（表３）の状態１で示すように書込み終了信号７
２が“Ｌ”となることで有効となり、リード側制御部４
３にパケットデータの書込み終了を通知する。なお、レ
ジスタ８３は、リード側制御部４３からのクリア信号７
５によってクリアされる。リード側制御部４３は、パケ
ットデータ読出し終了確認後、レジスタ８３をクリアす
ることで、書込み終了信号７０がリセットされ、ライト
側制御部４２は、書込み終了信号７２をモニタすること
により、計数器４９の再設定の可否を判断できる。
【００１６】計数器５０を単独動作させる場合の動作の
説明を行うが、図３に示すように前述した計数器４９と
その構成が全く同じであり、その単独動作の場合と同様
に、レジスタ５１を（表１）に示すような、計数器５０
単独動作状態に設定した後、計数器５０に書込みパケッ
トデータのデータ長を初期値として設定する。この２つ
の設定を行なうことにより、計数器５０は、選択信号６
０が“Ｌ”になり有効となったときに、（表２）の計数
器５０単独動作状態に示すように、ゲート部５２によっ
て、“Ｌ”になり有効となる選択信号６９を入力するこ
とで、前述した計数器４９の単独動作の場合と全く同じ
動作を行い、計数値が０になったとき書込み終了信号７
１が“Ｌ”になり有効となりゲート部５３に入力され、
（表２）の計数器５０単独動作状態に示すように、書き
込み終了信号７３が“Ｌ”になり有効となることによっ
て、リード側制御部４３にパケットデータの書込み終了
が通知され、リード側制御部からのクリア信号７６によ
って書込み終了信号７３がリセットされる。ここで、計
数器５０の内部構成は、計数器４９の内部構成と全く同
じものとする。
説明を行うが、図３に示すように前述した計数器４９と
その構成が全く同じであり、その単独動作の場合と同様
に、レジスタ５１を（表１）に示すような、計数器５０
単独動作状態に設定した後、計数器５０に書込みパケッ
トデータのデータ長を初期値として設定する。この２つ
の設定を行なうことにより、計数器５０は、選択信号６
０が“Ｌ”になり有効となったときに、（表２）の計数
器５０単独動作状態に示すように、ゲート部５２によっ
て、“Ｌ”になり有効となる選択信号６９を入力するこ
とで、前述した計数器４９の単独動作の場合と全く同じ
動作を行い、計数値が０になったとき書込み終了信号７
１が“Ｌ”になり有効となりゲート部５３に入力され、
（表２）の計数器５０単独動作状態に示すように、書き
込み終了信号７３が“Ｌ”になり有効となることによっ
て、リード側制御部４３にパケットデータの書込み終了
が通知され、リード側制御部からのクリア信号７６によ
って書込み終了信号７３がリセットされる。ここで、計
数器５０の内部構成は、計数器４９の内部構成と全く同
じものとする。
【００１７】最後に、第三の動作として、計数器４９と
計数器５０を同時に使用し、連結動作させることにより
８ビットの計数器としての機能を持たせる場合の説明を
行う。ライト側制御部４２はメモリ部４４に一群のパケ
ットデータを書込む前に、選択信号６４でレジスタ５１
を選択し、データバス５４を介して、ライト信号５６
で、（表１）に示すように、計数器４９と計数器５０の
連結動作状態に設定する。次に選択信号６２で、計数器
４９内の４ビットカウントダウン計数器８１を選択し、
データバス５４を介して、ライト信号５６で、パケット
データのデータ長の下位４ビットを設定し、その直後
に、選択信号６３で計数器５０内の４ビットカウントダ
ウン計数器８６を選択し、データバス５４を介して、ラ
イト信号５６で、パケットデータのデータ長の上位４ビ
ットを設定することによって、５ビット以上８ビット以
下のデータ長の初期値が、計数器４９及び計数器５０に
分割して設定される。
計数器５０を同時に使用し、連結動作させることにより
８ビットの計数器としての機能を持たせる場合の説明を
行う。ライト側制御部４２はメモリ部４４に一群のパケ
ットデータを書込む前に、選択信号６４でレジスタ５１
を選択し、データバス５４を介して、ライト信号５６
で、（表１）に示すように、計数器４９と計数器５０の
連結動作状態に設定する。次に選択信号６２で、計数器
４９内の４ビットカウントダウン計数器８１を選択し、
データバス５４を介して、ライト信号５６で、パケット
データのデータ長の下位４ビットを設定し、その直後
に、選択信号６３で計数器５０内の４ビットカウントダ
ウン計数器８６を選択し、データバス５４を介して、ラ
イト信号５６で、パケットデータのデータ長の上位４ビ
ットを設定することによって、５ビット以上８ビット以
下のデータ長の初期値が、計数器４９及び計数器５０に
分割して設定される。
【００１８】この３つの設定を行うことによって、選択
信号６０が有効のとき、すなわち、ライト側制御部４２
がメモリ部４４にデータを書込むとき、レジスタ５１の
出力と、選択信号６０との組み合わせにより、（表２）
の計数器４９と計数器５０の連結動作状態２で示すよう
に、ゲート部５２によって選択信号６３が“Ｌ”になり
有効となることで計数器８１は更新可能の状態となり、
ライト信号５６をトリガーに計数値を（−１）する。こ
のとき（表２）からも分かるように、選択信号６９は
“Ｈ”状態で非有効なので、計数器５０は更新不可の状
態である。計数器８１の計数値が０になったとき、前述
した第二の動作同様、書込み終了信号７０が“Ｌ”状態
となり、この書込み終了信号７０はゲート部５２に入力
され、（表２）の計数器４９と計数器５０の連結動作状
態１で示すように、選択信号６９も“Ｌ”になり同時に
有効となる。
信号６０が有効のとき、すなわち、ライト側制御部４２
がメモリ部４４にデータを書込むとき、レジスタ５１の
出力と、選択信号６０との組み合わせにより、（表２）
の計数器４９と計数器５０の連結動作状態２で示すよう
に、ゲート部５２によって選択信号６３が“Ｌ”になり
有効となることで計数器８１は更新可能の状態となり、
ライト信号５６をトリガーに計数値を（−１）する。こ
のとき（表２）からも分かるように、選択信号６９は
“Ｈ”状態で非有効なので、計数器５０は更新不可の状
態である。計数器８１の計数値が０になったとき、前述
した第二の動作同様、書込み終了信号７０が“Ｌ”状態
となり、この書込み終了信号７０はゲート部５２に入力
され、（表２）の計数器４９と計数器５０の連結動作状
態１で示すように、選択信号６９も“Ｌ”になり同時に
有効となる。
【００１９】このことにより、計数器８６も更新可能の
状態となり、ライト信号５６をトリガーに計数値を（−
１）する。しかし計数器８１は、次のライト信号５６を
トリガーに計数器出力８４をＡＬＬ“Ｈ”状態とし、新
たにカウントダウンを開始するので、書込み終了信号７
０は次に計数器８１の出力がＡＬＬ“Ｌ”になるまでは
“Ｈ”状態を続けることになる。このため、“Ｈ”状態
の書込み終了信号７０がゲート部１２に入力されるの
で、（表２）の計数器４９と計数器５０の連結動作状態
２で示すように、書込み終了信号７０が“Ｈ”の間は、
選択信号６９は“Ｈ”になり非有効となることで、計数
器５０は更新不可の状態となり（−１）された計数値
は、次に計数器８１の出力８４がＡＬＬ“Ｌ”になるま
で保持される。
状態となり、ライト信号５６をトリガーに計数値を（−
１）する。しかし計数器８１は、次のライト信号５６を
トリガーに計数器出力８４をＡＬＬ“Ｈ”状態とし、新
たにカウントダウンを開始するので、書込み終了信号７
０は次に計数器８１の出力がＡＬＬ“Ｌ”になるまでは
“Ｈ”状態を続けることになる。このため、“Ｈ”状態
の書込み終了信号７０がゲート部１２に入力されるの
で、（表２）の計数器４９と計数器５０の連結動作状態
２で示すように、書込み終了信号７０が“Ｈ”の間は、
選択信号６９は“Ｈ”になり非有効となることで、計数
器５０は更新不可の状態となり（−１）された計数値
は、次に計数器８１の出力８４がＡＬＬ“Ｌ”になるま
で保持される。
【００２０】この動作を繰り返し、計数器８１の計数値
と計数器８６の計数値が同時に０になったとき、すなわ
ち、ライト側制御部４２からのメモリ部４４へのデータ
書込み回数が、データ書込み前に計数器８１及び計数器
８６に分割して初期値として設定した数と同じになった
とき、書込み終了信号７０と書込み終了信号７１が同時
に“Ｌ”になり、ゲート部５３に入力され、（表３）状
態３で示すように、書込み終了信号７４が“Ｌ”になり
有効となり、リード側制御部４３にパケットデータの書
込み終了が通知される。
と計数器８６の計数値が同時に０になったとき、すなわ
ち、ライト側制御部４２からのメモリ部４４へのデータ
書込み回数が、データ書込み前に計数器８１及び計数器
８６に分割して初期値として設定した数と同じになった
とき、書込み終了信号７０と書込み終了信号７１が同時
に“Ｌ”になり、ゲート部５３に入力され、（表３）状
態３で示すように、書込み終了信号７４が“Ｌ”になり
有効となり、リード側制御部４３にパケットデータの書
込み終了が通知される。
【００２１】なお、レジスタ８３及びレジスタ８８は、
第二の動作のときと同様に、リード側制御部４３からの
クリア信号７５及びクリア信号７６によってクリアされ
る。ここでリード側制御部４３は書込み終了信号７４を
入力したときは、パケットデータ読出し終了確認後、ク
リア信号７４とクリア信号７５を同時に出力する構成を
とっており、レジスタ８３及びレジスタ８８を同時にク
リアすることで、書込み終了信号７０及び書込み終了信
号７１が同にリセットされ、ライト側制御部４２は、該
書込み終了信号７０及び書込み終了信号７１をモニタす
ることにより、計数器４９及び計数器５０の再設定の可
否を判断できる。なお、ゲート部５２及びゲート部５３
に前述した以外の組み合わせの入力信号が入力された場
合は、出力は全て非有効状態となる構成をとる。
第二の動作のときと同様に、リード側制御部４３からの
クリア信号７５及びクリア信号７６によってクリアされ
る。ここでリード側制御部４３は書込み終了信号７４を
入力したときは、パケットデータ読出し終了確認後、ク
リア信号７４とクリア信号７５を同時に出力する構成を
とっており、レジスタ８３及びレジスタ８８を同時にク
リアすることで、書込み終了信号７０及び書込み終了信
号７１が同にリセットされ、ライト側制御部４２は、該
書込み終了信号７０及び書込み終了信号７１をモニタす
ることにより、計数器４９及び計数器５０の再設定の可
否を判断できる。なお、ゲート部５２及びゲート部５３
に前述した以外の組み合わせの入力信号が入力された場
合は、出力は全て非有効状態となる構成をとる。
【００２２】以上の構成をとることにより、ライト側制
御部４２からの書込パケットデータが短い場合は、計数
器４９及び計数器５０を単独動作させ複数のパケットデ
ータ書込み終了通知が可能であり、また、書込みパケッ
トデータが長い場合は、計数器４９及び計数器５０を連
結動作させることにより、長いパケットデータの書込み
終了通知が可能となり、ライト側制御部４２とライト側
制御部４２よりかなり動作の遅いリード側制御部４３の
両プロセッサ間でのデータ通信を行う場合でも、大幅な
通信効率の向上が図れる。
御部４２からの書込パケットデータが短い場合は、計数
器４９及び計数器５０を単独動作させ複数のパケットデ
ータ書込み終了通知が可能であり、また、書込みパケッ
トデータが長い場合は、計数器４９及び計数器５０を連
結動作させることにより、長いパケットデータの書込み
終了通知が可能となり、ライト側制御部４２とライト側
制御部４２よりかなり動作の遅いリード側制御部４３の
両プロセッサ間でのデータ通信を行う場合でも、大幅な
通信効率の向上が図れる。
【００２３】なお、本実施例では、データ保持のメモリ
にデュアルポート構成のＲＡＭを使用したが、シングル
ポート構成のＲＡＭを、ライト側制御部とリード側制御
部で時分割に使用しても、本発明の効果に何等影響を与
えない。
にデュアルポート構成のＲＡＭを使用したが、シングル
ポート構成のＲＡＭを、ライト側制御部とリード側制御
部で時分割に使用しても、本発明の効果に何等影響を与
えない。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
のＦＩＦＯバッファ回路は複数の計数値の単独動作およ
び連結動作を可能とすることによりＦＩＦＯバッファ回
路でパケットデータを送信する際、データ計数器を単独
動作させた場合、パケットデータ送信間隔の短縮が図
れ、データ計数器を連結動作させた場合は、パケットデ
ータのデータ長の拡大、及びパケットデータ長に対する
フレキシビリティの向上が図れるので、大容量ＦＩＦＯ
バッファを用いて、ライト側制御部と、このライト側制
御部に比べかなり動作速度が遅いリード側制御部間のデ
ータ通信を行う場合でも、その通信到達効率がよいＦＩ
ＦＯバッファ回路を提供できる効果がある。
のＦＩＦＯバッファ回路は複数の計数値の単独動作およ
び連結動作を可能とすることによりＦＩＦＯバッファ回
路でパケットデータを送信する際、データ計数器を単独
動作させた場合、パケットデータ送信間隔の短縮が図
れ、データ計数器を連結動作させた場合は、パケットデ
ータのデータ長の拡大、及びパケットデータ長に対する
フレキシビリティの向上が図れるので、大容量ＦＩＦＯ
バッファを用いて、ライト側制御部と、このライト側制
御部に比べかなり動作速度が遅いリード側制御部間のデ
ータ通信を行う場合でも、その通信到達効率がよいＦＩ
ＦＯバッファ回路を提供できる効果がある。
【図１】本発明の一実施例のＦＩＦＯバッファ回路の構
成を示すブロック図
成を示すブロック図
【図２】同実施例のＦＩＦＯバッファ回路の計数器４９
の構成を示すブロック図
の構成を示すブロック図
【図３】同実施例のＦＩＦＯバッファ回路の計数器５０
の構成を示すブロック図
の構成を示すブロック図
【図４】従来のＦＩＦＯバッファ回路の構成を示すブロ
ック図
ック図
【図５】同従来のＦＩＦＯバッファ回路の計数器９の構
成を示すブロック図
成を示すブロック図
４１ ＦＩＦＯバッファ回路 ４２ ライト側制御部 ４３ リード側制御部 ４４ メモリ部 ４５ ライトポインタ（ＷＰ）（ライトポインタ部） ４６ リードポインタ（ＲＰ）（リードポインタ部） ４７ 加算器 ４８ 比較器 ４９，５０ 計数器 ５１ レジスタ ５２ ゲート部（第１のゲート部） ５３ ゲート部（第２のゲート部）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−283174（ＪＰ，Ａ) 特開 平２−112051（ＪＰ，Ａ) 特開 昭52−99731（ＪＰ，Ａ) 特開 平４−114389（ＪＰ，Ａ) 特開 平４−123126（ＪＰ，Ａ) 特開 平４−177556（ＪＰ，Ａ) 特開 平４−306755（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/06 313 G06F 13/00 353 G06F 13/38 310 G06F 15/163 650 G11C 7/00 318 H04L 13/08
Claims (1)
- 【請求項１】 第１の端末器から第２の端末器へ送るデ
ータを一時保持するメモリ部と、前記メモリ部へのデー
タ書込みのアドレスを生成するライトポインタ部と、前
記メモリ部からのデータ読出しのアドレスを生成するリ
ードポインタ部と、前記メモリ部へのデータ書込みアド
レスとデータ読出しアドレスの相互関係により、前記メ
モリ部の空き容量があるか否かを検出するフル状態検出
部と、前記第１端末器からｍ回迄の計数値を設定可能
で、前記メモリ部へのデータ書込み毎に計数値を更新す
るｎ個の計数器部と、前記第１の端末器から前記ｎ個の
計数器の動作状態を設定可能なレジスタ部と、前記レジ
スタ部の設定値により、前記ｎ個の計数器を各計数器毎
の単独動作、または、前記ｎ個の計数器を１個の計数器
の計数終了により、次の計数器が順次計数を開始する連
結動作の選択を制御する第１のゲート部と、前記ｎ個の
計数器からの計数終了通知を制御する第２のゲート部か
ら構成され、前記第１の端末器から、前記メモリ部への
データ書込み前に、前記メモリ部に書込むデータ長を前
記レジスタ部の内容により前記計数器に設定し、前記計
数器の計数終了を第２のゲート部が前記第２の端末器に
通知し、且つ、第１のゲート部が前記計数器と前記レジ
スタの設定内容によって、書込みデータ列の長さに応じ
て、各計数器を単独動作させるかまたは各計数器を連結
動作させるようにしたＦＩＦＯバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01094692A JP3218659B2 (ja) | 1992-01-24 | 1992-01-24 | Ｆｉｆｏバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01094692A JP3218659B2 (ja) | 1992-01-24 | 1992-01-24 | Ｆｉｆｏバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204598A JPH05204598A (ja) | 1993-08-13 |
| JP3218659B2 true JP3218659B2 (ja) | 2001-10-15 |
Family
ID=11764373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01094692A Expired - Fee Related JP3218659B2 (ja) | 1992-01-24 | 1992-01-24 | Ｆｉｆｏバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218659B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991304A (en) * | 1998-02-13 | 1999-11-23 | Intel Corporation | Method and apparatus for minimizing asynchronous transmit FIFO under-run and receive FIFO over-run conditions |
| JP3308912B2 (ja) | 1998-09-08 | 2002-07-29 | エヌイーシーマイクロシステム株式会社 | Ｆｉｆｏメモリ装置とその制御方法 |
-
1992
- 1992-01-24 JP JP01094692A patent/JP3218659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204598A (ja) | 1993-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |