JPH0581165A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ転送回路に関し、小容量のバッファメ
モリを用いて転送速度を速くすることを目的とする。 【構成】 データを格納するバッファメモリ９と、アド
レスを送出して、データを格納させるプロセッサ１０と
を備えたデータ転送回路において、プロセッサ１０が送
出するアドレスから、バッファメモリ９に書込まれたデ
ータ量を計数する第１の計数手段１１と、バッファメモ
リ９から読出されたデータ量を計数する第２の計数手段
１２と、第１の計数手段１１と第２の計数手段１２の計
数値を比較し、第１の計数手段１１が第２の計数手段１
２の計数値より大きい場合に、上位装置１にデータの送
出を通知する信号を送出する信号作成手段１４と、バッ
ファメモリ９から第２の計数手段１２が送出する計数値
に対応するアドレスのデータを読出して、上位装置１に
送出する送出手段１３とを設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送をプロセッサ
と転送制御回路とが実行するデータ転送回路に係り、特
に小容量のバッファメモリを用いて転送速度を速くする
ことを可能とするデータ転送回路に関する。

【０００２】電子機器を接続してシステムとして使用す
る場合、それらの機器同士を接続するには、ある決まっ
たインタフェースが必要であり、それを介してデータや
コマンドの授受が行われて処理が進められている。

【０００３】このようなインタフェースを有する装置に
おいて、上位装置からのコマンド要求で何らかのデータ
を転送する場合、プロセッサがデータ転送の制御を行う
ことは、近年の電子機器では常識化しつつある。

【０００４】しかし、プロセッサが扱えるデータには限
りがあり、磁気ディスク装置やフロッピーディスク装置
のように、記録されているデータを転送するような時に
は、どうしてもプロセッサの動作速度に限界があり、そ
の時は、ハードウェア回路によるデータ転送制御とな
る。

【０００５】このような場合に、プロセッサが転送出来
るようなデータは、一般的には余り転送速度を要求され
ない装置のステータス等の報告となる。そして、プロセ
ッサがデータ転送制御に関与する状態によって、バッフ
ァメモリの容量が大きくなったり、データ転送速度が低
下したりするが、小容量のバッファメモリを用いてデー
タ転送速度を速くし得ることが望ましい。

【０００６】

【従来の技術】図７は従来技術の一例を説明するブロッ
ク図で、図８は図７の動作を説明する図である。

【０００７】データ転送回路２のプロセッサ３は、バッ
ファメモリ５を制御して、装置内の動作状態等を示す情
報を発生するセンサ等で構成される情報発生源６から読
取ったデータを図８に示す如く、メモリマップ通りにセ
ットする。

【０００８】即ち、例えば、コマンドのに対応し
て、８バイトのデータがバイト(0) 〜バイト(7) まで、
例えば、バイト(0) には１６進数で４０、バイト(1) に
は１６進数で０２、バイト(2) には１６進数で００、バ
イト(3) には１６進数で００、バイト(4) には１６進数
で００、バイト(5) には１６進数で００、バイト(6) に
は１６進数で００、バイト(7) には１６進数で００のデ
ータが格納される。

【０００９】又、コマンドのに対応して、８バイト
のデータがバイト(0) 〜バイト(7)まで、例えば、バイ
ト(0) には１６進数でＡＦ、バイト(1) には１６進数で
００、バイト(2) には１６進数で４０、バイト(3) には
１６進数でＣ３、バイト(4)には１６進数で００、バイ
ト(5) には１６進数で００、バイト(6) には１６進数で
００、バイト(7) には１６進数で００のデータが格納さ
れる。

【００１０】又、コマンドのに対応して、２バイト
のデータがバイト(0) とバイト(1)に、例えば、バイト
(0) には、１６進数で００が、バイト(1) には１６進数
で４Ｃのデータが格納される。

【００１１】そして、コマンドのに対応して、８バ
イトのデータがバイト(0) 〜バイト(7) まで、例えば、
バイト(0) には１６進数で００、バイト(1) には１６進
数で０Ａ、バイト(2) には１６進数で６Ｅ、バイト(3)
には１６進数で０Ｆ、バイト(4) には１６進数でＦＦ、
バイト(5) には１６進数でＦＦ、バイト(6) には１６進
数でＦＦ、バイト(7) には１６進数でＦＦのデータが格
納される。

【００１２】プロセッサ３はバッファメモリ５にデータ
の格納が完了した後、上位装置１がインタフェース回路
７を経て送出するデータ転送要求のコマンドを受信する
と、プロセッサ３は転送制御回路４に転送開始を指示
し、転送制御回路４は上位装置１が送出したコマンド
が、図８に示すコマンドのであれば、このコマンド
のに対応するバイト(0) 〜バイト(7) の８バイトの
データ、即ち、１６進数の４０，０２，００，００，０
０，００，００，００をバッファメモリ５から読出し
て、インタフェース回路７を介して上位装置１に転送す
る。

【００１３】又、転送制御回路４は次に上位装置１が送
出したコマンドが、図８に示すコマンドのであれ
ば、このコマンドのに対応するバイト(0)〜バイト
(7) の８バイトのデータ、即ち、１６進数の００，０
Ａ，６Ｅ，０Ｆ，ＦＦ，ＦＦ，ＦＦ，ＦＦをバッファメ
モリ５から読出して、インタフェース回路７を介して上
位装置１に転送する。

【００１４】図９は従来技術の他の一例を説明するブロ
ック図である。図９のバッファメモリ８は、図７のバッ
ファメモリ５に比し、記憶容量が小さく、例えば、情報
発生源６及びインタフェース回路７のデータ幅（一回に
転送出来る最小のデータ幅）と同じ２バイト分の容量を
持つものとする。

【００１５】この場合、プロセッサ３は上位装置１が送
出するデータ転送を要求するコマンドを受信すると、情
報発生源６から読取った２バイトのデータをバッファメ
モリ８に格納すると、転送制御回路４に指示して、バッ
ファメモリ８に格納したデータを読出させ、インタフェ
ース回路７を経て上位装置１に転送させる。

【００１６】プロセッサ３は、このデータ転送が完了す
ると、次の２バイトのデータを前記同様にバッファメモ
リ８に格納し、転送制御回路４に指示して、バッファメ
モリ８に格納した２バイトのデータを読出させ、インタ
フェース回路７を経て上位装置１に転送させる。

【００１７】このように、プロセッサ３は２バイト毎の
データ転送を行わせる度に、バッファメモリ８に２バイ
トのデータを格納し、転送制御回路４に転送指示を行っ
ている。

【００１８】

【発明が解決しようとする課題】図７の場合はプロセッ
サ３がバッファメモリ５にデータを格納した後は、転送
制御回路４が上位装置１の送出するコマンドが指定する
データを、プロセッサ３の関与を受けずに転送している
ため、プロセッサ３の動作速度の影響を受けず、転送速
度を速くすることが可能であるが、バッファメモリ５は
データ転送に要する全データ量を記憶する容量が必要
で、バッファメモリ５の記憶容量が大きくなって、装置
も実装スペースが必要となり、経済的で無いという問題
がある。

【００１９】又、図９の場合は、プロセッサ３が一回の
データ転送毎に、バッファメモリ８にデータのセットを
行うと共に、転送制御回路４に転送指示を行っているた
め、バッファメモリ８の記憶容量は小さくて良いが、プ
ロセッサ３の処理速度の影響を受け、データ転送速度が
遅くなるという問題がある。

【００２０】本発明はこのような問題点に鑑み、プロセ
ッサがバッファメモリにデータをセットしたことを転送
制御回路が認識すると共に、転送すべきデータも認識し
て、プロセッサからの指示を受けずに、データ転送が行
えるようにすることにより、小容量のバッファメモリを
用いてデータ転送速度を速くすることを目的としてい
る。

【００２１】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。データ転送回路は転送するデ
ータを一旦格納するバッファメモリ９と、このバッファ
メモリ９にアドレスを送出して、所定量のデータを順次
格納させるプロセッサ１０とを備えている。

【００２２】そして、プロセッサ１０が送出するアドレ
スから、バッファメモリ９に書込まれたデータ量を計数
する第１の計数手段１１と、上位装置１にデータの送出
を通知する信号に基づき、バッファメモリ９から読出さ
れたデータ量を計数する第２の計数手段１２と、第１の
計数手段１１の計数値と、第２の計数手段１２の計数値
とを比較し、第１の計数手段１１の計数値が第２の計数
手段１２の計数値より大きく、上位装置１がデータ受取
信号を出していない場合に、上位装置１にデータの送出
を通知する信号を送出するか、又は、第１の計数手段１
１の計数値と、第２の計数手段１２の計数値とを比較
し、第１の計数手段１１の計数値が第２の計数手段１２
の計数値と等しい時、上位装置１にデータの送出を通知
する信号の送出を待つ信号作成手段１４と、バッファメ
モリ９から第２の計数手段１２が送出する計数値に対応
するアドレスのデータを読出して、上位装置１に送出す
る送出手段１３とを設けている。

【００２３】そして、プロセッサ１０がバッファメモリ
９に格納するデータ量が、上位装置１に転送されたデー
タ量より多い時に、上位装置１にデータの転送を行い、
又、プロセッサ１０がバッファメモリ９に格納するデー
タ量が、上位装置１に転送されたデータ量と等しくなっ
た時は、上位装置１に対するデータの転送を、プロセッ
サ１０のバッファメモリ９に格納するデータ量が、上位
装置１に転送されたデータ量より多くなるまで待つ。

【００２４】

【作用】上記の如く構成することにより、プロセッサ１
０はバッファメモリ９にデータを書込む処理を行うのみ
で良く、データ転送速度がプロセッサ１０のバッファメ
モリ９に対する書込み速度より速い上位装置１と接続さ
れた場合は、プロセッサ１０の書込み速度が最高のデー
タ転送速度となる。

【００２５】又、データ転送速度がプロセッサ１０の書
込み速度より遅い上位装置１と接続された場合、この上
位装置１のデータ転送速度に準ずることとなる。そし
て、プロセッサ１０がバッファメモリ９に対するデータ
の書込み中に割込みが発生して、データの書込み処理を
中断した場合、上位装置１にはデータ送出を通知する信
号が送出されないため、インタフェース上には前に送出
されたデータが、そのまま残される状態で保持され、再
びプロセッサ１０がデータの書込みを開始すると、デー
タ転送が再開される。

【００２６】従って、バッファメモリ９の記憶容量は小
さくて良く、プロセッサ１０はデータの書込み完了と共
に、その都度データ転送の指示をする必要が無いため、
その分データ転送速度を速くすることが出来る。

【００２７】

【実施例】図２は本発明の一実施例を示す回路のブロッ
ク図で、図３〜図６は図２の動作を説明する図である。

【００２８】図２は情報発生源６及びインタフェースの
データ幅が２バイトの場合を示し、図３に示す如く、デ
ータの送出を上位装置に通知するＳＹＮＣ ＩＮ信号に
対し、上位装置からデータの受取りを通知するＳＹＮＣ
ＯＵＴ信号が送出され、１バイトのバスＡとＢに夫々
データが送出されるインタフェース規格である。

【００２９】図７で説明した如く、プロセッサ１０はデ
ータバスを介して、情報発生源６から読取ったデータ
を、バッファメモリ９を構成するレジスタ１５と１６に
送出する。

【００３０】上位装置１からデータ転送を要求されたプ
ロセッサ１０からは、デコーダ１９にアドレスが送出さ
れ、デコーダ１９でデコードされたアドレスは、偶数の
アドレスＡＤ００Ｗに続いて奇数のアドレスＡＤ０１Ｗ
がレジスタ１５とレジスタ１６に夫々送出され、このア
ドレスによってレジスタ１５に１バイトのデータＡＤ０
０が、レジスタ１６に１バイトのデータＡＤ０１が夫々
書込まれる。

【００３１】続いて、デコーダ１９から偶数のアドレス
ＡＤ０２Ｗに続いて奇数のアドレスＡＤ０３Ｗがレジス
タ１５とレジスタ１６に夫々送出され、このアドレスに
よってレジスタ１５に１バイトのデータＡＤ０２が、レ
ジスタ１６に１バイトのデータＡＤ０３が夫々書込まれ
る。

【００３２】同様にして、レジスタ１５にはデータＡＤ
０４，０６が、レジスタ１６にはデータＡＤ０５，０７
が書込まれる。レジスタ１５及び１６の容量が、例えば
夫々４バイトであると、レジスタ１５には偶数番のデー
タがデータＡＤ００から順次ＡＤ０６まで書込まれ、レ
ジスタ１６には奇数番のデータがデータＡＤ０１から順
次ＡＤ０７まで書込まれる動作が繰り返し実行される。

【００３３】ＯＲ回路２０はデコーダ１９が奇数番のア
ドレスＡＤ０１Ｗ〜ＡＤ０７Ｗの中、一つのアドレスを
送出する度に、カウンタ２１にＷＴＣＬＫ信号を送出す
るため、カウンタ２１はカウントアップして、比較回路
２２に計数値を送出する。

【００３４】即ち、カウンタ２１は２バイト分のデータ
がバッファメモリ９に書込まれる度に、計数値をカウン
トアップしているため、情報発生源６からバッファメモ
リ９に転送されたデータ量を示す。

【００３５】比較回路２２はカウンタ２１と２４の値を
比較し、カウンタ２１の値がカウンタ２４の値より大き
い場合、ＳＹＮＣＥＮ信号をＡＮＤ回路２３に送出す
る。ＡＮＤ回路２３には、上位装置１から図示省略した
インタフェース回路を経て、データの受取りを通知する
ＳＹＮＣ ＯＵＴ信号が送られて来る。

【００３６】このＳＹＮＣ ＯＵＴ信号は、データ受取
時に論理 "０”となり、データ受取りが行われない時は
論理 "１”がＡＮＤ回路２３に送出される。従って、Ａ
ＮＤ回路２３は上位装置１がＳＹＮＣ ＯＵＴ信号を送
出していない時、比較回路２２がＳＹＮＣＥＮ信号を送
出すると、上位装置１にデータ送出を通知するＳＹＮＣ
ＩＮ信号を送出する。

【００３７】カウンタ２４はＮＯＴ回路２５を経てＳＹ
ＮＣ ＩＮ信号を受信すると、カウントアップして、比
較回路２２とマルチプレクサ１７及び１８に計数値を送
出する。

【００３８】マルチプレクサ１７はカウンタ２４の送出
する計数値が、ＳＹＮＣ０１であると、レジスタ１５の
データＡＤ００を読出して、ＢＵＳ Ａに送出し上位装
置１に転送する。

【００３９】又、マルチプレクサ１８はカウンタ２４の
送出する計数値が、ＳＹＮＣ０２であると、レジスタ１
６のデータＡＤ０１を読出して、ＢＵＳ Ｂに送出し上
位装置１に転送する。

【００４０】更に、マルチプレクサ１７はカウンタ２４
の送出する計数値が、ＳＹＮＣ０１とＳＹＮＣ０２であ
ると、レジスタ１５のデータＡＤ０２を読出して、ＢＵ
ＳＡに送出し上位装置１に転送し、マルチプレクサ１８
はカウンタ２４の送出する計数値が、ＳＹＮＣ０４であ
ると、レジスタ１６のデータＡＤ０３を読出して、ＢＵ
Ｓ Ｂに送出し上位装置１に転送する。

【００４１】このように、カウンタ２４の計数値が＋１
される度に、レジスタ１５と１６から交互に１バイトず
つデータが上位装置１に転送される。従って、カウンタ
２４の計数値はバッファメモリ９から読出されて、上位
装置１に転送されたデータ量を示す。

【００４２】図４はデータ転送速度が速い場合の動作タ
イミングを示す。プロセッサ１０がアドレスを送出する
と、ＯＲ回路２０は図４のＷＴＣＬＫに示す如く、ＷＴ
ＣＬＫ信号をカウンタ２１に送出し、カウンタ２１は図
４に示す如く、ＷＴＣＬＫ信号の立ち上がりでカウント
アップして、計数値(0) を(1) とする。

【００４３】この時カウンタ２４の計数値は図４に示す
如く(0) であるため、比較回路２２は図４ＳＹＮＣＥＮ
に示す如く、ＳＹＮＣＥＮ信号を送出し、ＳＹＮＣＥＮ
信号が立ち上がると、図４の矢印に示す如くＳＹＮＣ
ＩＮ信号が立ち上がり、このＳＹＮＣ ＩＮ信号はＳＹ
ＮＣ ＯＵＴ信号が立ち上がってから、ＡＮＤ回路２３
の遅延時間経過後、立ち下がる。

【００４４】そして、カウンタ２４がＳＹＮＣ ＩＮ信
号の送出に伴い、カウントアップすると、比較回路２２
はＳＹＮＣＥＮ信号の送出を停止する。この動作の繰り
返しにより、プロセッサ１０の書込み速度に応じたデー
タ転送速度を維持する。

【００４５】図５はデータ転送速度が遅い場合の動作タ
イミングを示す。この場合、カウンタ２１の計数値はカ
ウンタ２４の計数値より速くカウントアップされるた
め、比較回路２２の送出するＳＹＮＣＥＮ信号は、最初
のデータ転送で立ち上がったままとなるが、その他は図
４と同様である。

【００４６】図６はプロセッサ１０がデータの書込み中
に割込みがあり、割込み処理のため、データの書込みを
中断した場合の動作タイミングを示す。プロセッサ１０
に割込み信号ＩＮＴが入ると、このＩＮＴ信号の継続し
ている間、プロセッサ１０からのアドレス送出が停止す
るため、カウンタ２１の計数値が、例えば(2) で変化し
ないため、比較回路２２はＳＹＮＣＥＮ信号を送出せ
ず、従って、ＳＹＮＣ ＩＮ信号も送出されず、カウン
タ２４の計数値も(2) のままである。

【００４７】この状態はプロセッサ１０が再びアドレス
を送出するまで継続する。

【００４８】

【発明の効果】以上説明した如く、本発明はバッファメ
モリの記憶容量は小さくて良いため経済的であり、プロ
セッサはデータの書込み完了と共に、その都度データ転
送の指示をする必要が無いため、データ転送速度を速く
することが出来る。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の一実施例を示す回路のブロック図

【図３】 図２の動作を説明する図（その１）

【図４】 図２の動作を説明する図（その２）

【図５】 図２の動作を説明する図（その３）

【図６】 図２の動作を説明する図（その４）

【図７】 従来技術の一例を説明するブロック図

【図８】 図７の動作を説明する図

【図９】 従来技術の他の一例を説明するブロック図

【符号の説明】

１ 上位装置 ２ データ転送回路 ３、10 プロセッサ ４ 転送制御回路 ５、８、９ バッファメモリ ６ 情報発生源 ７ インタフェース回路 11 第１の計数手段 12 第２の計数手段 13 送出手段 14 信号作成手段 15、16 レジスタ 17、18 マルチプレクサ 19 デコーダ 20 ＯＲ回路 21、24 カウンタ 22 比較回路 23 ＡＮＤ回路 25 ＮＯＴ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 転送するデータを一旦格納するバッファ
   メモリ(9) と、該バッファメモリ(9) にアドレスを送出
   して、所定量のデータを順次格納させるプロセッサ(10)
   とを備えたデータ転送回路において、 該バッファメモリ(9) に書込まれたデータ量を計数する
   第１の計数手段(11)と、 該バッファメモリ(9) から読出されたデータ量を計数す
   る第２の計数手段(12)と、 該第１の計数手段(11)の計数値と、該第２の計数手段(1
   2)の計数値とを比較し、該第１の計数手段(11)の計数値
   が該第２の計数手段(12)の計数値より大きく、上位装置
   (1) がデータ受取信号を出していない場合に、該上位装
   置(1) にデータの送出を通知する信号を送出する信号作
   成手段(14)と、 前記バッファメモリ(9) から前記第２の計数手段(12)が
   送出する計数値に対応するアドレスのデータを読出し
   て、前記上位装置(1) に送出する送出手段(13)と、 を設け、前記プロセッサ(10)が前記バッファメモリ(9)
   に格納するデータ量が、前記上位装置(1) に転送された
   データ量より多い時に、前記上位装置(1) にデータの転
   送を行うことを特徴とするデータ転送回路。
2. 【請求項２】 上記データ転送回路において、 上記バッファメモリ(9) に書込まれたデータ量を計数す
   る第１の計数手段(11)と、 該バッファメモリ(9) から読出されたデータ量を計数す
   る第２の計数手段(12)と、 該第１の計数手段(11)の計数値と、該第２の計数手段(1
   2)の計数値とを比較し、該第１の計数手段(11)の計数値
   が該第２の計数手段(12)の計数値と等しい時、上記上位
   装置(1) にデータの送出を通知する信号の送出を待つ信
   号作成手段(14)と、 該バッファメモリ(9) から該第２の計数手段(12)が送出
   する計数値に対応するアドレスのデータを読出して、該
   上位装置(1) に送出する送出手段(13)と、 を設け、該プロセッサ(10)が該バッファメモリ(9) に格
   納するデータ量が、該上位装置(1) に転送されたデータ
   量と等しくなった時は、該上位装置(1) に対するデータ
   の転送を、該プロセッサ(10)の該バッファメモリ(9) に
   格納するデータ量が、該上位装置(1) に転送されたデー
   タ量より多くなるまで待つことを特徴とする請求項１記
   載のデータ転送回路。