JPS6249537A

JPS6249537A - デ−タバツフアコントロ−ラ

Info

Publication number: JPS6249537A
Application number: JP60190309A
Authority: JP
Inventors: Harumichi Maeda; 前田　晴通
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-08-29
Filing date: 1985-08-29
Publication date: 1987-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、主記憶装置および入出力装置間のデータ転
送がＲＡＭ構成のデータバッファを介して行なわれるシ
ステムに係り、特にデータバッファの転送制御を行なう
データバッファコントローラに関する。

〔発明の技術的背景とその間頴点〕

一般に、ＣＰＵ、主記憶装置および複数の入出力制御装
置がシステムバスにより相互接続される分散処理システ
ムにおいて、（入出力制御装置に接続される）入出力装
置と主記憶装置との間のデータ転送は、入出力制御装置
の制御によりＣＰＵから独立して行なわれる。通常、こ
の種の入出力制御装置には、入出力装置側とシステムバ
ス側とのデータ転送速度の相違や、システムバスの使用
効率と各入出力装置のバス使用頻度との関係から、入出
力装置、主記憶装置間の転送データを一時格納するデー
タバッファが設けられる。

従来、この種データバッファは複数設けられており、こ
れらバッファを用いた主記憶装置１入出力装置間のデー
タ転送は以下の手順で行なわれる。

■主記憶装置（または入出力装置）から１つのバッファ
にデータを転送する。

■そのバッファが満杯（フル状態）になると同バッファ
から入出力装置（または主記憶装置）へのデータ転送を
開始する。

■主記憶装置（または入出力装置）から次のバッファに
データ転送が行なわれる。

しかし上記の方式では、主記憶装置および入出力装置の
一方側のデータ転送で１つのデータバッファが満杯にな
るまでは、他方側はデータ転送を開始できず、特にバッ
フ７サイズが大きい場合や、バッファの入力側の転送速
度が遅い場合には、データ転送に多大な時間を要する問
題があった。

また、データバッファにＦ　Ｉ　ＦＯ（ＦｉｒｓｔＩ　
ｎ　　Ｆ　１ｒｓｔ　　０ｕｔ）メモリを用いる方式も
知られている。しかしＦＩＦＯの容量は一般に非常に小
さく、しかも突接は時間（はじめにデータを入れてから
、そのデータが出力側で読出せるまでの時間）が長いこ
とから、上記の問題を解決する有効な手段とはなり得な
い。

［発明の目的］この発明は上記事情に鑑みてなされたものでその目的は
、ＲＡＭ構成のデータバッファにＦＩＦＯ機能を持たせ
ることができ、少ないデータバッファ容量で効率のよい
データ転送が行なえるデータバッファコントローラを提
供することにある。

［発明の概要］この発明によれば、主記憶装置および入出力装置間のデ
ータ転送においてデータ一時格納用に用いられるＲＡＭ
構成のデータバッファを制御するデータバッファコント
ローラが提供される。

データバッファコントローラには、データバッファ、主
記憶装置間のデータ転送における第１のデータ転送量お
よびデータバッファ、入出力装置間のデータ転送におけ
る第２のデータ転送量がデータバッファサイズの整数倍
となることをそれぞれ検出する検出回路と、アドレス指
定回路とが設けられる。このアドレス指定回路は、デー
タバッファ、主記憶装置間のデータ転送におけるデータ
バッファアドレスを指定し１単位のデータ転送毎にカウ
ント動作を行なう第１アドレスカウンタと、データバッ
ファ、入出力装置間のデータ転送におけるデータバッフ
ァアドレスを指定し１単位のデータ転送毎にカウント動
作を行なう第２アドレスカウンタとを有している。第１
．第２アドレスカウンタは、上記検出回路により上記第
１．第２のデータ転送量がデータバッファサイズの整数
倍分となったことが検出される毎に初期化される。

またデータバッファコントローラには、第１および第２
のデータ転送量の少なくとも一方がデータバッファサイ
ズの整数倍分となったことが検出回路により検出される
毎に出力論理状態が反転する第１フリップフロップと、
主記憶装置、入出力装置間のデータ転送方向を指示する
第２フリップフロップと、第１および第２アドレスカウ
ンタの示すデータバッファアドレスの大小を比較する比
較器と、バッファ入出力制御回路とが更に設けられる。

このバッファ入出力制御回路は、比較、器の比較結果お
よび第１および第２フリップフロップの状態に応じてデ
ータバッファ書込み可信号およびデータバッファ読出し
可信号を出力する。

［発明の実施例］以下、この発明の一実施例を第１図（ａ）乃至同図（ｃ
）および第２図を参照して説明する。

第１図（ａ）はこの発明の一実施例に係る分散処理シス
テムの構成を示すもので、１１はシステムバスである。

システムバス１１には、ＣＰＵ１２、主記憶装置（以下
、ＭＭＵと称する）１３、および複数の入出力制御装置
（以下、ＩＯＣと称する）　１４等が接続されている。

各Ｉ　ＯＣ１４には、入出力装置（以下、ＩＯと称する
）　１５が接続されている。

第１図（ｂ）はｌ０Ｃ１４の構成を示すもので、２１は
Ｉ　ＯＣ１４全体をコントロールするコントローラであ
る。コントローラ２１は、たとえばマイクロプロセッサ
を用いて構成されており、ＤＭＡコントローラ（以下、
ＤＭＡＣと称する）を２チヤンネル、即ちＤＭＡＣ２２
，２３を内蔵している。

ＤＭＡＣ２２はＭ　Ｍ　Ｕ　１３と後述するデータバッ
ファ２８との間のＤＭＡ転送に、Ｄ　Ｍ　Ａ　Ｃ２３は
データバッファ２８と１０１５との間のＤＭＡ転送に、
それぞれ用いられる。２４はＣＰＵ１２およびＭ　Ｍ　
Ｕ　１３とデータ並びに制御の授受を行なうシステムバ
スインタフェース、２５は１０１５を制御する１０コン
トローラ／インタフエース、２ＧはＩ　ＯＣ１４の内部
バスであるローカルバスである。２７はＲＡＭ、２８は
ＲＡ　Ｍ　２７に割当てられたデータバッファ、２９は
データバッファ２８の転送制御を行なうデータバッフ７
コントローラ（以下、単にバッファコントローラと称す
る）である。

第１図（Ｃ）はバッファコントローラ２９の構成を示す
もので、３０は（第１図（ｂ）のＲＡＭ２７に割当てら
れた）データバッファ２８に対するアドレスを指定する
アドレス指定回路である。アドレス指定回路３０は、デ
ータバッファ２８の先頭アドレスＡｓを保持するアドレ
スレジスタ３１と、アドレスレジスタ３１の内容が初期
設定されるアドレスカウンタ３２．３３とを有している
。アドレスカウンタ３２は、Ｍ　Ｍ　Ｕ　１３側からデ
ータバッファ２８をアクセスする場合（即ち、Ｍ　Ｍ　
Ｕ　１３．データバッファ２８間のデータ転送の場合）
のデータバッファアドレスを指定するのに用いられる。

同様にアドレスカウンタ３３は、１０１５側からデータ
バッファ２８をアクセスする場合（即ち、Ｉ　Ｏ１５，
データバッファ２８間のデータ転送の場合）のデータバ
ッファアドレスを指定するのに用いられる。アドレスカ
ウンタ３２、３３は、対応するワード（バイト）転送毎
にインクリメント（＋１）される。

３４はデータバッファ２８のサイズ（ワード数）を保持
するレングスレジスタ、３５．３６はレングスレジスタ
３４の内容が初期設定されるワードカウンタである。ワ
ードカウンタ３５は、ＭＭＵ１３側からデータバッファ
２８をアクセスする場合の転送ワード数（バイト数）、
ここではデータバッファ２８の最終アドレスＡεまでの
残りワード数をカウントするのに用いられる。同様にワ
ードカウンタ３Ｂは、１０１５側からデータバッファ２
８をアクセスする場合の転送ワード数（バイト数）、こ
こではデータバッファ２８の最終アドレスＡＥまでの残
りワード数をカウントするのに用いられる。ワードカウ
ンタ３５．３Ｂは、対応するワード（バイト）転送毎に
ディクリメント（−１）される。ワードカウンタ３５、
３Ｂは、そのカウント値が零になった時にアクティブ（
“１”）な信号（ボロー信号）信号３７゜３８を出力す
る。信号３７．３８は、アドレスレジスタ３１の内容を
アドレスカウンタ３２．３３にロードし、レングスレジ
スタ３４の内容をワードカウンタ３５゜３Ｂにロードす
るロード信号として用いられる。即ち、レングスレジス
タ３４およびワードカウンタ３５゜３Ｇは、データバッ
ファ２ｇ、ＭＭ０１３間のデータ転送量、データバッフ
ァ２８．１０１５間のデータ転送量がデータバスサイズ
の整数倍となることを検出して信号３７．３８を出力す
る検出回路５ｏを構成する。

３９は信号３７．　３８が供給されるＯＲゲート、４０
はＯＲゲート３９の出力信号をクロック入力とするＴフ
リップフロップ（以下、バッファ制御Ｆ／Ｆと称する）
、４１はＭＭＵ１３．１０１５間の転送方向を示すフリ
ップフロップ（以下、転送方向Ｆ／Ｆと称する）である
。転送方向Ｆ　／　Ｆ　４１は、１０″でＭ　Ｍ　Ｕ　
１３から１０１５へのデータ転送を、“１”て！Ｏ１５
からＭ　Ｍ　Ｕ　１３へのデータ転送を示す。４２はア
ドレスカウンタ３２．３３の出力をＡ、Ｂ入力とし、そ
の人力値の大小を比較する比較器、４３はデータバッフ
ァ２８入出力制御用のバッファ入出力制御回路である。

バッファ入出力制御回路４３は、比較器４２の比較結果
およびバッファ制御Ｆ　／　Ｆ　４０並びに転送方向Ｆ
　／　Ｆ　４１の百出力に応じてインプットレディ信号
ＩＲおよびアウトプットレディ信号ＯＲを出力するもの
である。信号ＩＲはデータバッファ２８への書込み側の
レディ信号（即ち書込み可信号）を示し、信号ＯＲはデ
ータバッファ２８への読出し側のレディ信号（即ち読出
し可信号）を示す。

バッファ入出力制御回路４３の入出力論理を第２図に示
す。

次に、上記した構成の動作を、１０１５がらＭ　Ｍ　Ｕ
　１３ヘデータバツフア２８を介してデータ転送を行な
う場合を例にとって説明する。

＊ｆＩＯＣ１４内（７）：ｌ　＞　トｏ−ラ２１ｉ；ｔ
、ＤＭＡＣ２２、２３更にはシステムバスインタフェー
ス２４並びに１０コントローラ／インタフエース２５の
プログラミングなどを行なう。次にコントローラ２１は
、バッファ制御Ｆ　／　Ｆ　４０に“０”をセットする
と共に、転送方向Ｆ／　Ｆ４１１．：　（１０１５力ラ
ＭＭＵ１３へのデータ転送を示す）”１”をセットする
。またコントローラ２１は、アドレスレジスタ３１にデ
ータバッファ２８の先頭アドレスＡＳをセットする。こ
の実施例では、アドレスレジスタ３１にコントローラ２
１からデータを書込むと、アドレスカウンタ３２゜３３
にも同じデータが自動的にセットされる。更にコントロ
ーラ２１は、レングスレジスタ３４にデータバッファ２
８のサイズをセットする。この実施例では、レングスレ
ジスタ３４にコントローラ２１がらデータを書込むと、
ワードカウンタ３５．３６にも同じデータが自動的にセ
ットされる。

コントローラ２１は、全てのセットアツプを終了すると
、ＭＭＵＩ３側、１０１５側両方に転送スタートコマン
ドを与える。これによりＤＭＡＣ２２，２３の制御によ
るＤＭＡ転送が開始される。この場合、転送方向Ｆ　／
　Ｆ　４１の出力が“１″であることから（即ちｌ０１
５からＭＭＵ１３へのデータ転送が指定されていること
から）、ＤＭＡＣ２３がデータバッファ２８に対する書
込み（入力）側となり、同じくＤＭＡＣ２２が読出しく
出力）側となる。

さて、川明状態では、アドレスカウンタ３２．３３のカ
ウント値は等しく、またバッファ制御Ｆ／Ｆ４０の出力
は“０″、転送方向Ｆ　／　Ｆ　４１の出力は“１″で
あることから、バッファ入出力制御回路４３の出力信号
であるインプットレディ信号ＩＲは１“　（真）、アウ
トプットレディ信号ＯＲは“０”　（偽）である。Ｄ　
Ｍ　Ａ　Ｃ２３は、転送方向Ｆ　／　Ｆ　４１の出力が
“１”のとき（即ちデータバッファ２８に対する書込み
側のとき）にＩＲ−１の場合、ｌ０１５からデータバッ
ファ２８へのＤＭＡ転送（ＩＯ１５側転送）を行なう。

そしてｌ０１５．データバッファ２８間のワードの転送
毎にアドレスカウンタ３３は＋１され、ワードカウンタ
３６は−１される。

１０１５からのデータがデータバッファ２８に書込まれ
ると、アドレスカウンタ３２のカウント値はアドレスカ
ウンタ３３のそれより小さくなる（即ち比較器４２のＡ
、Ｂ入力はＡ＜Ｂとなる）。この結果、バッファ入出力
制御回路４３からのアウトプットレディ信号ＯＲは、バ
ッファ制御Ｆ　／　Ｆ　４０の出力が“θ″、転送方向
Ｆ　／　Ｆ　４１の出力が“１”であることから、“１
”　（真）となる。またインプットレディ信号ＩＲは、
“１“の状態を継続する。

Ｄ　Ｍ　Ａ　Ｃ２２は、転送方向Ｆ　／　Ｆ　４１の出
力が“１”のとき（即ちデータバッファ２８に対する読
出し側のとき）に０Ｒ−１となると、上記したＤＭＡＣ
２３によるＭＭＵ１３側データ転送と並行して、データ
バッファ２８からＭ　Ｍ　Ｕ　１３へのＤＭＡ転送（Ｍ
ＭＵｌａ側転送）を開始する。そしてデータバッファ２
８．　ＭＭＵ１３間のワードの転送毎にアドレスカウン
タ３２は＋１され、ワードカウンタ３５は−１される。

このとき、ＭＭＵ＋３側の転送速度がｌ０１５側のそれ
より速くアドレスカウンタ３２の値がアドレスカウンタ
３３の値と等しく　　（Ａ−Ｂ）なってしまうと、信号
ＯＲは再び“０”となる。この結果、Ｍ　Ｍ　Ｕ　１３
側のデータ転送は、ｌ０１５側のデータ転送が再び行な
われてアドレスカウンタ３３が＋１されＡ＜Ｂとなるま
で、−特待たされる。

さて、１０１５からＭ　Ｍ　Ｕ　１３に転送すべきデー
タのデータ長（転送ワード数）がデータバッファ２８の
サイズ（バッファサイズ）より長い場合、次の動作が行
なわれる。まず１０１５側の（データバッファ２８への
）データ転送ワード数（バイト数）がデータバッファ２
８のサイズに達すると、ワードカウンタ３Ｇのカウント
値が零となり、信号３８が論理“１“となる。この論理
“１°の信号３８は、ロード信号としてアドレスカウン
タ３３およびワードカウンタ３６に供給される。これに
より、アドレスカウンタ３３にアドレスレジスタ３１の
内容（データバッファ２８の先頭アドレスＡｓ）がロー
ドされ、ワードカウンタ３Ｂにレングスレジスタ３４の
内容（データバッファ２８のサイズ）がロードされる。

そしてレングスレジスタ３４の内容がワードカウンタ３
６にロードされると、信号３８は再び“０”となる。

また、上記論理″１ｍの信号３８は、ＯＲゲート３９を
介してバッファ制御Ｆ　／　Ｆ　４０に供給される。こ
の結果、バッファ制御Ｆ　／　Ｆ　４０は状態反転（こ
こでは“０″から“１”に反転）する。

上記の状態において、Ｍ　Ｍ　Ｕ　１３側の（データバ
ッファ２８からの）データ転送ワード数（バイト数）が
未だデータバッファ２８のサイズに達していない場合に
は、アドレスカウンタ３２の値はアドレスカウンタ３３
の値より大きくなる。しかし、バッファ制御Ｆ　／　Ｆ
　４０が状態反転（“０”から“１′）すると、第２図
に示すように、バッファ入出力制御回路４３からのイン
プットレディ信号ＩＲおよびアウトプットレディＯＲの
出力条件の論理が変化することから、インプットレディ
信号ＩＲはアドレスカウンタ３３の値がアドレスカウン
タ３２の値に等しくなるまでは“１”　ＣＡ）のままと
なり、ｌ０１５側からデータバッファ２８へのデータ転
送が続けて行なわれる。また、この状態では、アウトプ
ットレディ信号ＯＲも“１°　（真）であり、データバ
ッファ２８からＭＭＵｌａ側へのデータ転送も並行して
行なわれる。

やがてＭＭＵｌａ側の（データバッファ２８からの）デ
ータ転送ワード数（バイト数）がデータバッファ２８の
サイズに達すると、ワードカウンタ３５のカウント値が
零となり、信号３７が論理“１”となる。

この論理“１”の信号３７は、ロード信号としてアドレ
スカウンタ３２およびワードカウンタ３５に供給される
。これにより、アドレスカウンタ３２にアドレスレジス
タ３１の内容（データバッファ２８の先頭アドレスＡｓ
）がロードされ、ワードカウンタ３５にレングスレジス
タ３４の内容（データバッファ２８のサイズ）がロード
される。そしてレングスレジスタ３４の内容がワードカ
ウンタ３６にロードされると、信号３７は再び”０”と
なる。また、上記論理“１”の信号３７は、ＯＲゲート
３９を介してバッファ制御Ｆ　／　Ｆ　４Ｇに供給され
る。この結果、バッフ子制御Ｆ　／　Ｆ　４０は再び状
態反転（ここでは１”から”０°に反転）する。これに
より、バッファ制御Ｆ　／　Ｆ　４０の状態は初期状態
と同じになる。そして上記の動作が、転送データ長に達
するまで繰返される。

なお、前記実施例では、■０１５からＭＭＵ１３へのデ
ータ転送の場合について説明したが、ＭＭＵ１３からＣ
Ｐ　Ｕ　１２へのデータ転送も同様に行なわれる。

［発明の効果コ　　− 以上詳述したようにこの発明によれば、少量のハードウ
ェアによる簡単な制御により、ＲＡＭ＋Ｍ成のデータバ
ッファにＦＩＦＯ機能を持たせることができるので、少
ないデータバッファ容量で功率のよいデータ転送が行な
える。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例に係る分散処理シス
テムのブロック構成図、第１図（ｂ）は第１図（ａ）の
ｌ０Ｃ１４のブロック構成図、第１図（Ｃ）は第１図（
ｂ）のデータバッファコントローラ２９のブロック構成
図、第２図は第１図（Ｃ）のバッファ入出力制御回路４
３の入出力論理を示す図である。１３・・・主記憶装置（ＭＭＵ）　、１４・・・入出力
制御装置（Ｉ　ＯＣ）　、４５・・・入出力装置（Ｉ　
Ｏ）　、２２．２３・・・ＤＭＡコントローラ（ＤＭＡ
Ｃ）　、２７・・・ＲＡＭ。２８・・・データバッファ、２９・・・データバッファ
コントローラ、３０・・・アドレス指定回路、３１・・
・アドレスレジスタ、３２．３３・・・アドレスカウン
タ、３４・・・レングスレジスタ、３５．３８・・・ワ
ードカウンタ、４０・・・バッファ制御Ｆ／Ｆ、４１・
・・転送方向Ｆ／Ｆ、４２・・・比較器、４３・・・バ
ッファ入出力制御回路、５０・・・検出回路。出願人代理人　弁理士　鈴江武彦（ａ）第１図第２図

Claims

【特許請求の範囲】

（１）主記憶装置および入出力装置間のデータ転送がＲ
ＡＭ構成のデータバッファを介して行なわれるシステム
において、上記データバッファ、主記憶装置間のデータ転送におけ
る第１のデータ転送量および上記データバッファ、入出
力装置間のデータ転送における第２のデータ転送量がデ
ータバッファサイズの整数倍となることをそれぞれ検出
する検出回路と、上記データバッファ、主記憶装置間の
データ転送におけるデータバッファアドレスを指定し１
単位のデータ転送毎にカウント動作を行なうアドレスカ
ウンタであって、上記検出回路により上記第１のデータ
転送量が上記データバッファのサイズの整数倍分となっ
たことが検出される毎に初期化される第１アドレスカウ
ンタ、および上記データバッファ、入出力装置間のデー
タ転送におけるデータバッファアドレスを指定し１単位
のデータ転送毎にカウント動作を行なうアドレスカウン
タであって、上記検出回路により上記第２のデータ転送
量が上記データバッファのサイズの整数倍分となったこ
とが検出される毎に初期化される第２アドレスカウンタ
を有するアドレス指定回路と、上記検出回路により上記
第１および第２のデータ転送量の少なくとも一方が上記
データバッファのサイズの整数倍分となったことが検出
される毎に出力論理状態が反転する第１フリップフロッ
プと、上記主記憶装置、入出力装置間のデータ転送方向を指示
する第２フリップフロップと、上記第１および第２アドレスカウンタの示すデータバッ
ファアドレスの大小を比較する比較器と、この比較器の
比較結果および上記第１および第２フリップフロップの
状態に応じてデータバッファ書込み可信号およびデータ
バッファ読出し可信号を出力するバッファ入出力制御回
路と、を具備することを特徴とするデータバッファコントロー
ラ。
（２）上記アドレス指定回路が、上記第１および第２ア
ドレスカウンタの初期値に供されるアドレスである上記
データバッファの先頭アドレスを保持するアドレスレジ
スタを有していることを特徴とする特許請求の範囲第１
項記載のデータバッファコントローラ。
（３）上記検出回路が、上記データバッファ、主記憶装
置間の１単位のデータ転送毎にカウント動作を行なって
上記第１のデータ転送量をカウントするワードカウンタ
であって、上記データバッファサイズ分をカウントする
毎に初期化される第１ワードカウンタと、上記データバ
ッファ、入出力装置間の１単位のデータ転送毎にカウン
ト動作を行なって上記第２のデータ転送量をカウントす
るワードカウンタであって、上記データバッファサイズ
分をカウントする毎に初期化される第２ワードカウンタ
とを有していることを特徴とする特許請求の範囲第１項
記載のデータバッファコントローラ。
（４）上記検出回路が、上記第１および第２ワードカウ
ンタの初期値に供される上記データバッファサイズを保
持するレングスレジスタを有していることを特徴とする
特許請求の範囲第３項記載のデータバッファコントロー
ラ。