JPS5829197A - 動的メモリのリフレツシユ回路 - Google Patents

動的メモリのリフレツシユ回路

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JPS5829197A
JPS5829197A JP57095050A JP9505082A JPS5829197A JP S5829197 A JPS5829197 A JP S5829197A JP 57095050 A JP57095050 A JP 57095050A JP 9505082 A JP9505082 A JP 9505082A JP S5829197 A JPS5829197 A JP S5829197A
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JP
Japan
Prior art keywords
memory
refresh
memory access
processing unit
central processing
Prior art date
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Pending
Application number
JP57095050A
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English (en)
Inventor
ジエ−ムズ・エイ・ブリユウワ−
ルイス・シ−・エツゲブレヒト
デ−ビツド・エイ・クマ−
パトリシア・ピ−・マツクヒユウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理装置における動的すなわち非持久
メモリのためのリフレッシュ回路の分野に係り、特に複
数のチャネル直接メモリ・アクセス（ＤＭＡ）制御装置
を含むパーソナル・コンピュータの動的メモリのための
リフレッシュ回路に関する。
本発明は、動的メモリ・リフレッシュ動作を実行するた
めに現存するＤＭＡ制御装置を利用し、これにより電子
計算機すなわちデータ処理装置の複雑式及びコストを低
減させるものである。
側光ばマイクロコンピュータのような電子的データ処理
装胃すなわち電子計算機の主記憶装置として使用される
動的すなわち非持久半導体メモリは、メモリの２憧内容
が消失しないように周期的にリフレッシュされなければ
ならないことは周知である。従来は、このリフレッシュ
動作をリフレッシュ続出サイクルを周期的に発生する次
のような機能及び／又は回路を含む特別のリフレッシュ
制御論理回路によって行っている。
（イ）　メモリ・サイクルの間の中央処理装置（ＣＰＵ
）からの要求とメモリ・サイクルの間のリフレッシュ要
求との間の仲裁、 （ロ）　リフレッシュ・アドレス・レジスタ及ヒカウン
タ、及び （ハ）　リフレッシュ・アトｌメスを多重化してメモリ
・アドレス母線に与える回路 例えば、米国特許第３９９９１７０号、第４１４２２３
３号、第４１５８８８３号、第４１８５３２３号及び第
４２０７６１８号に示されているように従来技術はこの
ような特別のリフレッシュ制御回路を使用していた。
本発明は、従来１術において使用されていた複雑な特別
のリフレッシュ制御回路を使用することなく、通常存在
するＤＭＡ制御装置の予備チャネルを使用することによ
り、最小螢の論理回路及び特別のプログラミングのみで
必要なリフレッシュ動作を実行できるようにするもので
メる。
いわゆるパーソナル・コンピュータのよウナ小型電子計
算機すなわちデータ処理装財においては、すべての所要
の機能を実行するのに必要なハードウェアの複雑さ及び
コストを最小（ですることが特に重要である。図は、こ
のような電子計算機すなわちデータ処理装置にお（八て
動的読出／書込メモリのためのリフレッシュ機能を提供
するために現存の直接メモリ・アクセス（ＤＭＡ　）制
御装置の予備チャネルを使用するヰ発明の好ましい実施
を示す。
図において、アドレス、データ及び制御線を含むシステ
ム母線１０は電子計算機すなわちデータ処理装置の基本
構成要素すなわち中央処理装置（ｃｐｕ）１２、動的ラ
ンダム・アクセス要求リ（ＲＡＭ）１４．４チヤネル・
プログラマブルＤＭＡ制御装置１６、抜数の入出力（Ｉ
ｌｏ）接続装置及び入出力装置並びに読取専用記憶装置
（ＲＯ８）２０等の間において必要なアドレス、データ
、及び制御信号の転送を行うために上記基本構成要素を
相互接続する。
好ましい実施例において、ＣＰＵ１２はカリフォルニア
州ザンタクララのＩｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ
から発行されている。”Ｔｈｅ　　８０８６　　Ｆａｍ
ｉｌｙ　　Ｕｓｅｒ’ｓＭａｎｕａｌ、０ｃｔｏｂｅｒ
　　１９７９　”に詳細に説明されているＩｎｔｅｌマ
イクロプロセッサ８０８８によシ構成される。ＤＭＡ制
御装置は、これも上記１ｎｔｅｌＣ６ｒｐｏｒａｔｉｏ
ｎの刊行物に詳細に説明されているＩｎｔｅｌ　　８２
３７高性能プログラマブルＤ　Ｍ　Ａ　Ｉｌ制御装置に
よシ構成さねる。ＤＭＡ制御装置１６の各チャネルは、
開始アドレス・ポインタ及び転送計数値レジスタを含む
。ＤＭＡ制御装置１６のチャネルは、チャネル０が最も
高い優先順位を有するように優先順位が決められている
。ＲＡＭ１４は、例えばＴｌ４１１６のような一般的な
動的メモリで構成される。ＲＱＳ２０け例えばＭｏ５ｔ
ｅｋ　　ＭＫ３’６００のような一般的な読取専用記憶
装置により構成される。
チャネル０はメモリ・リフレッシュ・サイクル用であり
、チャネル１．２及び３は入出力接続装置及び入出力装
置１８用である。ＤＭＡ制御装置１６の１つのチャネル
は、直接メモψ・アクセス要求（ＤＲＥＱ　）を受けた
とき、要求されたメモリ・サイクルが許可されると肯定
応答（ＤＡＣＫ）信号を出力する。本発明のこの実施例
によれば、ＤＭＡ制御装置１６のチャネル０を介してメ
モリ・リフレッシュ・サイクルを提供するためにはわず
かに２つの構成要素のみを付加すればよい。それは、Ｄ
ＭＡ制御装置のチャネル０とＣＰＵ１２との間に接続さ
れたＤ型ラッチ２４（例えば７４ＬＳ７４デユアルＤ型
正エツジ・トリガー・フリップフロップ）と分周器カウ
ンタ２２である。
動的メモリ回路は、有効な情報を維持するために特定の
メモリ位置における周期的リフレッシュ・サイクルを必
要とする。ＲＡＭ１４は、例えば２ミリ秒周期中に１２
８個のリフレッシュ読出サイクルを必要とし且つ１２８
サイクルが少くとも１回最初の１２８個のメモリ位置の
すべてをアクセスしなければならない典型的な１６に×
１動的メモリ・チップから構成される。
前述のように、従来においては、このリフレッシュ磯卵
はシステム母線１０に接続される特別のリフレッシュ制
御論理回路によって得ていた。しかし、本発明の場合に
は、例えば、他のチャネルが入出力接続装置１８と動的
ＲＡＭ１４の間の高速データ転送を行うのに使用される
現存のＤＭＡ制御装置１６のチャネル０によってリフレ
ッシュ機能を得ている。ＤＭＡ制御装置１６は、従Ｘの
リフレッシュ制御回路と同一の多くの機能、例えばメモ
リ・アドレス・ノジスタ及びカウンタ、ＣＰ、ＵとＤＭ
Ａサイクルとの間の仲裁機能、及びＣＰＵ／ＤＭＡ７ド
レス母線マルチプレクサを含む。本発明は、ＤＭＡチャ
ネルの１つをメモリ・リフレッシュ制御装置として使用
可能であるという発明者による発見を利用するものであ
る。
本発明の一実施例においては、最も優先順位の高いＤＭ
Ａチャネル０が１２８個のサイクル完了後、同じ１２８
個のサイクルを開始し実行するように自動ロード・モー
ドでプログラムされる。この動作は連続的に繰返される
。アドレスは０で始まり１２７まで増加するように設定
され、モードはメモリから読出しを行って入出力装置に
粛込むように設定される。このように、すべてのリフレ
ッシュ動作はＤＭＡチャネル０によってシュミレートさ
れ、リフレッシュ・サイクル（ＤＭＡサイクル）に対す
る実際の要求は一つのカウンタすなわちタイマー・カウ
ンタの一つのチャネルによって発生される。
第１図に示されているように、２．３８ＭＨｚシステム
・クロック信号Ｐ’ＣＬＫは、１５．０８μＳ周期のク
ロック信号ＲＣＬＫを発生するために分周器カウンタ２
２によって分周される。分周器カウンタ２２は、例えば
Ｉｎｔｅ１８２５３のようなプログラマブル時１−間隔
タイマーと周波数分割器によって実現できる。上記１５
．０８μＳ周期のクロック信号は、Ｄｉ！Ｉラッチ２４
を周期的にセットするために該ラッチのＣＬＫ入力に印
加され、これによりラッチ２４のＱ出力はＤＭＡチャネ
ルＯ要求線ＤＲＥＱ０をセットし、これに応じてＤＭＡ
はＣＰＵ１２に保持要求信号を出力し、ＤＭＡ　（リフ
レッシュ）サイクルを開始する。Ｄラッチ２４はＤＭＡ
信号ＤＡＣＫＯによってクリアすなわちリセットさａ、
ＤＭＡリフレッシュ・サイクルが実行中であることが認
識される。この動作け１５．０８μＳ周抑のクロック信
号ＲＣＬＫの各正エツジについて繰返される。
プログラマブルＤＭＡ制御装置１６は、アドレス０から
始まり、アドレス１２７へ行き、アドレス０にリセット
され且つこれを繰返す連続的な見かけの続出サイクルの
間プログラムされるので、従来必要とされた特別のリフ
レッシュ制御回路全必要とすることなく、メモリ・リフ
レッシュ動作が電子計算機す〃わちデータ処理装置のＬ
ＩＭＡ制御装置によって自動的に行われる。パワー・ア
ップによって入力される小さいＲＯＳセットアツプ・プ
ログラムが動的ＫＡＭ１４におけるメモリ・サイクル実
行に先立って分周−ベカウ／り２２中のタイマー及びＤ
ＭＡ制御装置１６を初期設定する。
さらに、ＤＭＡ制御装置１６から出力される信号Ｄ　　
ＡＣＫ　　Ｃ＋ｒｔＬ有効なメモリ・リフレッシュ゛サ
イクルにあること金示す信号とにてシステム中の動的配
憶装置にシステム母線１０を介して送出し得る。
【図面の簡単な説明】
図は本発明の好ましい実施例を示す論理ブロック図であ
る。 １２・・・・ＣＰＵ、１４・・・・動的ｋＡＪ１６・・
・・ＤＡＭ制御装置、２２・・・・分周器カウンタ、２
４・・・・Ｄｆ辺ラッチ。 出願人インターナショナノいビジネス・マシーンズ・コ
ーポレーション代理人　　弁理士　　山　　　本　　　
仁　　　朗（外１名） 第１頁の続き ０発　明　者　パトリシア・ピー・マツクヒュウ アメリカ合衆国フロリダ州ポカ ・ラドン・グロウチェスター・ ストリート７２３番地

Claims (1)

    【特許請求の範囲】
  1. システム・クロック信号を発生する中央処理装置と、複
    数の優先順位が決められたチャネルを有゛するプログラ
    マブル直接メモリ・アクセス制御装置と、複数の入出力
    装置と、所定の時間間隔内１゛周期的なリフレッシュを
    必璧とする動的メモリとの間でアドレス、データ及び制
    御情報を転送するシステム母線を有するデータ処理装置
    であって、前記複数のチャネルが、それぞれ、メモリ・
    アドレス・レジスタ・及びカウンタ、中央処理装置／直
    接メモリ・アクセス・サイクル仲裁回路、中央処理装置
    ／直接メモリ・アクセス・アドレス母線マルチプレクサ
    を含み、前記入出力装置が前記母線を介して前記直接メ
    モリ・アクセス制御装置をアクセスするデータ処理装置
    において、前記所定の時間間隔内でメモＩＪ　ＩＪフレ
    ッシュ・サイクルを開始するように前記肉桂メモリ・ア
    クセス制御装置の最高の優先順位のチャネルにメゝモリ
    リフレッシュ要求信号を周期的に印加するために前記中
    央処理装置と前記直接メモリ・アクセス制御装置の最高
    優先順位チャネルとの間に接続されて前記システム・ク
    ロック信号に応動するメモリリフレッシュ要求信号発生
    装置を具備することを特徴とする動的メモリのりフレッ
    シュ回路。
JP57095050A 1981-08-12 1982-06-04 動的メモリのリフレツシユ回路 Pending JPS5829197A (ja)

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US06/292,075 US4556952A (en) 1981-08-12 1981-08-12 Refresh circuit for dynamic memory of a data processor employing a direct memory access controller
US292075 1981-08-12

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JPS5829197A true JPS5829197A (ja) 1983-02-21

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EP (1) EP0071743A3 (ja)
JP (1) JPS5829197A (ja)
KR (1) KR860000541B1 (ja)
GB (1) GB2103850B (ja)
HK (1) HK72485A (ja)
MX (1) MX153198A (ja)
MY (1) MY8600231A (ja)
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