JP2538680B2 - Ｃｒｔ制御回路 - Google Patents
Ｃｒｔ制御回路Info
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- JP2538680B2 JP2538680B2 JP1272668A JP27266889A JP2538680B2 JP 2538680 B2 JP2538680 B2 JP 2538680B2 JP 1272668 A JP1272668 A JP 1272668A JP 27266889 A JP27266889 A JP 27266889A JP 2538680 B2 JP2538680 B2 JP 2538680B2
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- Japan
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- bus
- control circuit
- request signal
- request
- crt control
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータ装置のCRT制御回路に利用す
る。特に、２ポートDRAM（dual port DRAM）を用いたCR
T制御回路に関するものである。
る。特に、２ポートDRAM（dual port DRAM）を用いたCR
T制御回路に関するものである。
本発明はCRT制御回路において、 バス明け渡しの要求信号の発生タイミングをCRUおよ
びグラフィックディスプレイコントローラなどの各バス
マスタがバスを占有している時間に合わせ個別にこの要
求信号を各バスマスタに送ることにより、 バスマスタのウエイトを最小限に抑え、効率の良いバ
ス利用ができるようにしたものである。
びグラフィックディスプレイコントローラなどの各バス
マスタがバスを占有している時間に合わせ個別にこの要
求信号を各バスマスタに送ることにより、 バスマスタのウエイトを最小限に抑え、効率の良いバ
ス利用ができるようにしたものである。
従来、CRT制御回路は、データ転送サイクルに先立っ
てグラフィックディスプレイコントローラ（以下、GDC
と云う。）およびCPU等にバス明渡しの要求信号（以
下、バス要求信号と云う。）を送り、バス要求信号が有
効となると、CPUおよびGDC等はバス要求信号を受取りデ
ータ転送サイクルの開始までにバスを明渡していた。
てグラフィックディスプレイコントローラ（以下、GDC
と云う。）およびCPU等にバス明渡しの要求信号（以
下、バス要求信号と云う。）を送り、バス要求信号が有
効となると、CPUおよびGDC等はバス要求信号を受取りデ
ータ転送サイクルの開始までにバスを明渡していた。
しかし、このような従来のCRT制御回路では、GDCおよ
びCPU等の各バスマスタに共通のバス要求信号を送って
いたために、処理速度の最も遅いバスマスタに合わせた
バス要求信号を送らなければならなかった。そのために
処理速度の速いバスマスタは余分なウエイトがかかり、
効率の良いバス利用が行えない欠点があった。
びCPU等の各バスマスタに共通のバス要求信号を送って
いたために、処理速度の最も遅いバスマスタに合わせた
バス要求信号を送らなければならなかった。そのために
処理速度の速いバスマスタは余分なウエイトがかかり、
効率の良いバス利用が行えない欠点があった。
本発明は上記の欠点を解決するもので、バスマスタの
ウエイトを最小限に抑え、効率の良いバス利用ができる
CRT制御回路を提供することを目的とする。
ウエイトを最小限に抑え、効率の良いバス利用ができる
CRT制御回路を提供することを目的とする。
本発明は、データ転送サイクル時のバス明け渡し要求
信号を複数のバスマスタに与えるバス要求手段を備えた
CRT制御回路において、上記要求信号の出力タイミング
をカウントするカウント手段と、上記各バスマスタに対
応して設けられ上記要求信号を発生するタイミング値を
そのバスマスタがバスを占有している時間に合せてそれ
ぞれあらかじめ設定するバス要求発生タイミング設定手
段と、この各バス要求発生タイミング設定手段にそれぞ
れ接続され上記カウント手段のカウント値と上記バス要
求発生タイミング設定手段で設定された値とを比較する
比較手段とを備え、上記バス要求手段は、上記各比較手
段にそれぞれ接続され対応する上記比較手段が比較した
一致結果に基づき上記要求信号を出力する手段を含むこ
とを特徴とする。
信号を複数のバスマスタに与えるバス要求手段を備えた
CRT制御回路において、上記要求信号の出力タイミング
をカウントするカウント手段と、上記各バスマスタに対
応して設けられ上記要求信号を発生するタイミング値を
そのバスマスタがバスを占有している時間に合せてそれ
ぞれあらかじめ設定するバス要求発生タイミング設定手
段と、この各バス要求発生タイミング設定手段にそれぞ
れ接続され上記カウント手段のカウント値と上記バス要
求発生タイミング設定手段で設定された値とを比較する
比較手段とを備え、上記バス要求手段は、上記各比較手
段にそれぞれ接続され対応する上記比較手段が比較した
一致結果に基づき上記要求信号を出力する手段を含むこ
とを特徴とする。
バスの占有時間はバスのCPUやGDU等の処理速度により
決まる。このため、本発明では、バス明渡しの要求信号
をそれぞれのバスマスタが管理する処理装置の処理速度
で決まるバス占有時間に基づいて出力するようにする。
そして本発明では、各バス要求発生タイミング設定手段
で、対応するバスマスタの占有時間に合わせたタイミン
グの値を比較手段に設定する。各比較手段はカウント手
段でカウントした値とバス要求発生タイミング設定手段
により各バスマスタ毎に対応して設定された値とを比較
する。バス要求手段は、比較手段の一致結果に基づき要
求信号を対応するバスマスタおよびデータ転送手段に与
える。以上の動作により装置の処理速度によって異なる
バスマスタのウエイトを最小限に抑え、効率のよいバス
利用ができる。
決まる。このため、本発明では、バス明渡しの要求信号
をそれぞれのバスマスタが管理する処理装置の処理速度
で決まるバス占有時間に基づいて出力するようにする。
そして本発明では、各バス要求発生タイミング設定手段
で、対応するバスマスタの占有時間に合わせたタイミン
グの値を比較手段に設定する。各比較手段はカウント手
段でカウントした値とバス要求発生タイミング設定手段
により各バスマスタ毎に対応して設定された値とを比較
する。バス要求手段は、比較手段の一致結果に基づき要
求信号を対応するバスマスタおよびデータ転送手段に与
える。以上の動作により装置の処理速度によって異なる
バスマスタのウエイトを最小限に抑え、効率のよいバス
利用ができる。
本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例CRT制御回路のブロック構成図で
ある。第１図において、CRT制御回路は、データ転送サ
イクル時のバス明け渡しバス要求信号をCPU40、GDC50お
よびリフレッシュ制御装置60のバスマスタ41、51、61に
与えるバス要求手段18〜20と、このバス要求手段のバス
要求信号に基づき２ポートDRAM30にデータ転送サイクル
時の制御信号を与えるデータ転送手段21とを備えたCRT
制御回路10において、上記バス要求信号の出力タイミン
グをカウントするカウント手段11と、各バスマスタ41、
51、61に対応して設けられ上記要求信号の発生タイミン
グをそのバスマスタ41、51、61の処理速度に合せてそれ
ぞれ設定するバス要求発生タイミング設定手段12〜14
と、各バス要求発生タイミング設定手段12〜14にそれぞ
れ接続されたカウント手段11の出力信号と対応するバス
要求発生タイミング設定手段12〜14の出力信号とを比較
する比較手段15〜17とを備え、バス要求手段18〜20は、
各比較手段15〜17にそれぞれ接続され対応する比較手段
の一致結果に基づき上記バス要求信号を出力する手段を
含むことにある。
１図は本発明一実施例CRT制御回路のブロック構成図で
ある。第１図において、CRT制御回路は、データ転送サ
イクル時のバス明け渡しバス要求信号をCPU40、GDC50お
よびリフレッシュ制御装置60のバスマスタ41、51、61に
与えるバス要求手段18〜20と、このバス要求手段のバス
要求信号に基づき２ポートDRAM30にデータ転送サイクル
時の制御信号を与えるデータ転送手段21とを備えたCRT
制御回路10において、上記バス要求信号の出力タイミン
グをカウントするカウント手段11と、各バスマスタ41、
51、61に対応して設けられ上記要求信号の発生タイミン
グをそのバスマスタ41、51、61の処理速度に合せてそれ
ぞれ設定するバス要求発生タイミング設定手段12〜14
と、各バス要求発生タイミング設定手段12〜14にそれぞ
れ接続されたカウント手段11の出力信号と対応するバス
要求発生タイミング設定手段12〜14の出力信号とを比較
する比較手段15〜17とを備え、バス要求手段18〜20は、
各比較手段15〜17にそれぞれ接続され対応する比較手段
の一致結果に基づき上記バス要求信号を出力する手段を
含むことにある。
このような構成のCRT制御回路の動作について説明す
る。第２図は本発明のCRT制御回路を含む電子計算機装
置のブロック構成図である。第３図は本発明のCRT制御
回路の動作を示す図である。
る。第２図は本発明のCRT制御回路を含む電子計算機装
置のブロック構成図である。第３図は本発明のCRT制御
回路の動作を示す図である。
第１図〜第３図において、バス要求発生タイミング設
定手段12〜14は、バス要求信号の発生タイミングをCPU4
0、GDC50およびリフレッシュ制御装置60のバスマスタ4
1、51、61を個々に設定でき、カウント手段11は、バス
要求信号のタイミングをカウントしている。
定手段12〜14は、バス要求信号の発生タイミングをCPU4
0、GDC50およびリフレッシュ制御装置60のバスマスタ4
1、51、61を個々に設定でき、カウント手段11は、バス
要求信号のタイミングをカウントしている。
比較手段15〜17は、バス要求発生タイミング設定手段
12〜14およびカウント手段11の出力を比較し一致した場
合に一致結果をバス要求手段18〜20へ出力する。これを
受取ったバス要求手段18〜20は、CRU40、GDC50およびリ
フレッシュ制御装置60の各バスマスタ41、51、61にバス
要求信号を出力し、また、データ転送手段21へも出力す
る。これを受取ったデータ転送手段21は、データ転送サ
イクル時の２ポートDRAM30の制御信号を出力する。
12〜14およびカウント手段11の出力を比較し一致した場
合に一致結果をバス要求手段18〜20へ出力する。これを
受取ったバス要求手段18〜20は、CRU40、GDC50およびリ
フレッシュ制御装置60の各バスマスタ41、51、61にバス
要求信号を出力し、また、データ転送手段21へも出力す
る。これを受取ったデータ転送手段21は、データ転送サ
イクル時の２ポートDRAM30の制御信号を出力する。
第３図は動作の１サイクルを示すもので、カウント手
段11、バス要求発生タイミング設定手段12〜14、比較手
段15〜17およびバス要求手段18〜20は、電源が投入され
ると上述の動作を繰返し行う。
段11、バス要求発生タイミング設定手段12〜14、比較手
段15〜17およびバス要求手段18〜20は、電源が投入され
ると上述の動作を繰返し行う。
以上説明したように、本発明は、バスマスタのウエイ
トを最小限に抑え、効率の良いバス利用ができる優れた
効果がある。
トを最小限に抑え、効率の良いバス利用ができる優れた
効果がある。
第１図は本発明一実施例CRT制御回路のブロック構成
図。 第２図は本発明のCRT制御回路を含む電子計算機装置の
ブロック構成図。 第３図は本発明のCRT制御回路の動作を示すフローチャ
ート。 10……CRT制御回路、11……カウント手段、12〜14……
バス要求発生タイミング設定手段、15〜17……比較手
段、18〜20……バス要求手段、21……データ転送手段、
30……２ポートDRAM、40……CPU、41、51、61……バス
マスタ、50……GDC、60……リフレッシュ制御装置。
図。 第２図は本発明のCRT制御回路を含む電子計算機装置の
ブロック構成図。 第３図は本発明のCRT制御回路の動作を示すフローチャ
ート。 10……CRT制御回路、11……カウント手段、12〜14……
バス要求発生タイミング設定手段、15〜17……比較手
段、18〜20……バス要求手段、21……データ転送手段、
30……２ポートDRAM、40……CPU、41、51、61……バス
マスタ、50……GDC、60……リフレッシュ制御装置。
Claims (1)
- 【請求項１】データ転送サイクル時のバス明け渡し要求
信号を複数のバスマスタに与えるバス要求手段を備えた
CRT制御回路において、 上記要求信号の出力タイミングをカウントするカウント
手段と、 上記各バスマスタに対応して設けられ上記要求信号を発
生するタイミング値をそのバスマスタがバスを占有して
いる時間に合せてそれぞれあらかじめ設定するバス要求
発生タイミング設定手段と、 この各バス要求発生タイミング設定手段にそれぞれ接続
され上記カウント手段のカウント値と上記バス要求発生
タイミング設定手段で設定された値とを比較する比較手
段とを備え、 上記バス要求手段は、上記各比較手段にそれぞれ接続さ
れ対応する上記比較手段が比較した一致結果に基づき上
記要求信号を出力する手段を含むこと を特徴とするCRT制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272668A JP2538680B2 (ja) | 1989-10-18 | 1989-10-18 | Ｃｒｔ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272668A JP2538680B2 (ja) | 1989-10-18 | 1989-10-18 | Ｃｒｔ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132853A JPH03132853A (ja) | 1991-06-06 |
| JP2538680B2 true JP2538680B2 (ja) | 1996-09-25 |
Family
ID=17517126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272668A Expired - Lifetime JP2538680B2 (ja) | 1989-10-18 | 1989-10-18 | Ｃｒｔ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538680B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005116982A1 (en) * | 2004-05-25 | 2005-12-08 | Ssd Company Limited | Data processing unit, drawing apparatus and pixel packer |
-
1989
- 1989-10-18 JP JP1272668A patent/JP2538680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03132853A (ja) | 1991-06-06 |
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Legal Events
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