JPS6224348A - Ｄｍａ処理方式 - Google Patents
Ｄｍａ処理方式Info
- Publication number
- JPS6224348A JPS6224348A JP16376885A JP16376885A JPS6224348A JP S6224348 A JPS6224348 A JP S6224348A JP 16376885 A JP16376885 A JP 16376885A JP 16376885 A JP16376885 A JP 16376885A JP S6224348 A JPS6224348 A JP S6224348A
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- JP
- Japan
- Prior art keywords
- dma
- bus
- signal
- request
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は情報処理装置の制御下にＤＭＡ制御回路を有し
、輻輳したＤＭＡ要求を高速処理するシステムにおいて
、ＤＭＡ処理中に発生した次のＤＭＡ要求を検知し、最
初のＤＭＡの処理後にバス使用要求信号を保持したまま
次のＤＭＡ処理を行なうようにしたものである。
、輻輳したＤＭＡ要求を高速処理するシステムにおいて
、ＤＭＡ処理中に発生した次のＤＭＡ要求を検知し、最
初のＤＭＡの処理後にバス使用要求信号を保持したまま
次のＤＭＡ処理を行なうようにしたものである。
本発明は情報処理装置制御下のＤＭＡ制御回路で輻輳し
たＤＭＡ処理要求を高速に処理するＤＭＡ処理方式に関
するものである。
たＤＭＡ処理要求を高速に処理するＤＭＡ処理方式に関
するものである。
従来の情報処理装置の制御下にＤＭＡ制御回路を有する
従来例を第３図に示す。
従来例を第３図に示す。
同図において、マイクロプロセッサ（ＭＰＵ） １ ０
制御下ＤＭＡ制御回路（ＤＭＡＯ）２を有し、アドレス
バス５に、データバス５２．制御バス５３を通してメモ
リ３と複数のＩ１０囚４１ ＋ （Ｂ） ’４２１等〔
（Ｃ）以下省略〕が接続される。
制御下ＤＭＡ制御回路（ＤＭＡＯ）２を有し、アドレス
バス５に、データバス５２．制御バス５３を通してメモ
リ３と複数のＩ１０囚４１ ＋ （Ｂ） ’４２１等〔
（Ｃ）以下省略〕が接続される。
いま、ｌ１０（４）４１．（Ｂ）４２等からランダムに
ＤＭＡの「処理要求Ｊ Ｄｆ’ＬＥＱＯ〜３がＤＭＡＣ
２に送られ、処理後応答ＤＡＯＫ Ｏ〜３が返される。
ＤＭＡの「処理要求Ｊ Ｄｆ’ＬＥＱＯ〜３がＤＭＡＣ
２に送られ、処理後応答ＤＡＯＫ Ｏ〜３が返される。
ＤＭＡ（３２はＤ几ＥＱＯ〜３が通知されると、優先順
位の判断を行ない、ＤＭＡ実行中でなければ［バス要求
Ｊ ＨＲＱをオンとし、ＭＰＵ１に「バス解放」ＨＯＬ
Ｄ ’ｉ伝える。ＭＰＵ１はバス調停回路１−１によシ
バス解放を行なえるタイミングで「バス解放実行」ＨＬ
ＤＡＰをオンとし、ＤＭＡ０２に［バス獲得Ｊ ＨＩ、
ＤＡＤを伝え、ＤＭＡＯ２は前述のようにＩ１０囚４ｔ
−（Ｂ）４２等へ応答り人ＯＫＯ〜６のいずれか音出力
する。
位の判断を行ない、ＤＭＡ実行中でなければ［バス要求
Ｊ ＨＲＱをオンとし、ＭＰＵ１に「バス解放」ＨＯＬ
Ｄ ’ｉ伝える。ＭＰＵ１はバス調停回路１−１によシ
バス解放を行なえるタイミングで「バス解放実行」ＨＬ
ＤＡＰをオンとし、ＤＭＡ０２に［バス獲得Ｊ ＨＩ、
ＤＡＤを伝え、ＤＭＡＯ２は前述のようにＩ１０囚４ｔ
−（Ｂ）４２等へ応答り人ＯＫＯ〜６のいずれか音出力
する。
第４図（α）〜（ｈ）は、ＤＭＡの処理要求のＤＲＢＱ
ＯとＤＲＥＱ１ が連続して到達した場合の処理波形図
を示す。
ＯとＤＲＥＱ１ が連続して到達した場合の処理波形図
を示す。
同図に示すように、ＤＲＢＱＯ（α）はＤＭＡ０２によ
シＨＲＱ（４１）を発し、ＭＰＵ１にＨＯＬＤ （７’
）を伝える。これによりＨＬＤＡＰ （ｇ）を実行し、
ＤＭＡＯ２にＨＬＤＡＤ仏）を返して９人０ＫＯ（＆）
が完了し、これがＤＲＥＱ０のサイクルとなる。
シＨＲＱ（４１）を発し、ＭＰＵ１にＨＯＬＤ （７’
）を伝える。これによりＨＬＤＡＰ （ｇ）を実行し、
ＤＭＡＯ２にＨＬＤＡＤ仏）を返して９人０ＫＯ（＆）
が完了し、これがＤＲＥＱ０のサイクルとなる。
こむで、ＤＭＡ０２からＭＰＵ１へのＨＲＱがオフとな
った時、次のＤＲＥＱ１が到達している場合、同図■、
＠、θに示すように間隔をおいて、今度はＤＲＥＱ １
のサイクルが前述と同じように繰返えされる。
った時、次のＤＲＥＱ１が到達している場合、同図■、
＠、θに示すように間隔をおいて、今度はＤＲＥＱ １
のサイクルが前述と同じように繰返えされる。
従来のＤＭＡ処ＭＡ喪求に対する処理方式としては、メ
モリからのデータを１バイトまたは１ワード毎に転送す
るシングル転送モードと、１ブロツク毎に転送するブロ
ック転送モードがあるが、“両者とも異なるＤＭＡ処理
要求が輻凄すると、実行中のＤＭＡ 処理から次のＤＭ
Ａ Ｍ埋を行なう場合に前述のようにバス解放−バス要
求−バス獲得のサイクルシーケンスをとるため、高速処
理に問題があり、とくにシングル転送モードでは転送時
間より前後の処理時間の方が長くなるという欠点があっ
た。
モリからのデータを１バイトまたは１ワード毎に転送す
るシングル転送モードと、１ブロツク毎に転送するブロ
ック転送モードがあるが、“両者とも異なるＤＭＡ処理
要求が輻凄すると、実行中のＤＭＡ 処理から次のＤＭ
Ａ Ｍ埋を行なう場合に前述のようにバス解放−バス要
求−バス獲得のサイクルシーケンスをとるため、高速処
理に問題があり、とくにシングル転送モードでは転送時
間より前後の処理時間の方が長くなるという欠点があっ
た。
本発明の目的はＤＭ人制御回路で輻輳したＤＭＡ処理要
求を高速に処理する方式を提供することにある。
求を高速に処理する方式を提供することにある。
前記目的を達成するため、本発明においては、第１のＤ
ＭＡ処理中に第２のＤＭＡ要求が発生したことを検知し
、前記第１のＤＭ人処理後にバス使用要求信号を保持し
たまま第２のＤＭＡ処理を行なう手段を設けるようにし
たものである。
ＭＡ処理中に第２のＤＭＡ要求が発生したことを検知し
、前記第１のＤＭ人処理後にバス使用要求信号を保持し
たまま第２のＤＭＡ処理を行なう手段を設けるようにし
たものである。
上記構成によシ、第１のＤＭＡ処理から第２のＤＭＡ処
理を行なう場合に、第１のＤＭＡが終った時第２のＤ１
１ｉ１Ａ要求が発生している場合には、ＭＰＵに対して
はバス使用要求信号をそのｔまにして第２のＤＭＡ処理
を行なうようにして、バス解放−バス要求−バス獲得の
時間を省くことにより、処理の高速化を図ることができ
る。
理を行なう場合に、第１のＤＭＡが終った時第２のＤ１
１ｉ１Ａ要求が発生している場合には、ＭＰＵに対して
はバス使用要求信号をそのｔまにして第２のＤＭＡ処理
を行なうようにして、バス解放−バス要求−バス獲得の
時間を省くことにより、処理の高速化を図ることができ
る。
第１図は本発明の実施例の構成説明図である。
同図で、第３図の従来例と異なる点は、ＭＰＵ１のバス
調停回路１−１とＤＭＡＯ２の間にＤＩＬＥＱＱ〜３含
入力させた付加回路１１を設けたことである。
調停回路１−１とＤＭＡＯ２の間にＤＩＬＥＱＱ〜３含
入力させた付加回路１１を設けたことである。
この付加回路１１は、ＤＭＡＯ２からの「バス解放」Ｈ
ＲＱがオフとなった時に、今まで実行したＤＲＥＱと異
なるＤＲＥＱ信号がオンであると、ＨＲＱ信号がオフと
なったことをＭＰＵ１への「バス解放Ｊ ＨＯＬＤ信号
に伝達せずそのまま抑止し、あたかもＤＭＡが連続して
いるように見せる。またＤＭＡ０２に対してはＨＬＤＡ
Ｐがオフとなるように疑似発生させ、あたかもバス解放
が完了したよ°うに見せる。このようにして、バス解放
−バス要求−バス獲得の手順に要する時間を省くことが
できる。
ＲＱがオフとなった時に、今まで実行したＤＲＥＱと異
なるＤＲＥＱ信号がオンであると、ＨＲＱ信号がオフと
なったことをＭＰＵ１への「バス解放Ｊ ＨＯＬＤ信号
に伝達せずそのまま抑止し、あたかもＤＭＡが連続して
いるように見せる。またＤＭＡ０２に対してはＨＬＤＡ
Ｐがオフとなるように疑似発生させ、あたかもバス解放
が完了したよ°うに見せる。このようにして、バス解放
−バス要求−バス獲得の手順に要する時間を省くことが
できる。
次にＤＡｉＡＯ２からのＨＲＱがオンとなった時は、Ｈ
ＲＱをｌｌ０ＬＤ信号に伝達しＩ（ＬＤＡＰ信号を出力
し、ＤＭＡＯ２がバス獲得を行なう。
ＲＱをｌｌ０ＬＤ信号に伝達しＩ（ＬＤＡＰ信号を出力
し、ＤＭＡＯ２がバス獲得を行なう。
第２図（Ｇ）〜（ｌＬ）は本発明の動作を示す波形図金
示す。
示す。
同図（α）Ｄ几ｇＱｏ→（＃）ＨＲＱ−）（１）ＨＯＬ
Ｄ→Ｃｇ） Ｉ橿Ｌｌ）ＡＰ→ ：（Ａ） ）ＩＬ
ＤＡＤ→（６） ＤＡＯＫ Ｏの手順は、ＤＭＡＯ２と
ＭＰＵ ′１のパス調停回路１−１の閾の付加回
路１１を通過するのみで、第４図（Ｇ）〜＜４）におけ
る第１の処理要求のサイクルと同様である。異なるのは
処理要求Ｄ ＲＥｉＱＯに引続いてＤＲＦＳＱ １
が発生した場合の処理 １でおる。すなわち、第１
の処理要求のサイクルの ゛同図（ｅ）のＩＲＱが
オフとなった０点におい℃、ＤＢ ′ＨＱ１が検
出されると、付加回路１１からはＨＯＬＤ 〜ω
をオフとすることなく、オンとして保持してＭＰＵＩの
バス調停回路１−１に送シ、■に示すように、 □オ
ンのままのＨＬＤＡＰが付加回路１１に出力する。
Ｄ→Ｃｇ） Ｉ橿Ｌｌ）ＡＰ→ ：（Ａ） ）ＩＬ
ＤＡＤ→（６） ＤＡＯＫ Ｏの手順は、ＤＭＡＯ２と
ＭＰＵ ′１のパス調停回路１−１の閾の付加回
路１１を通過するのみで、第４図（Ｇ）〜＜４）におけ
る第１の処理要求のサイクルと同様である。異なるのは
処理要求Ｄ ＲＥｉＱＯに引続いてＤＲＦＳＱ １
が発生した場合の処理 １でおる。すなわち、第１
の処理要求のサイクルの ゛同図（ｅ）のＩＲＱが
オフとなった０点におい℃、ＤＢ ′ＨＱ１が検
出されると、付加回路１１からはＨＯＬＤ 〜ω
をオフとすることなく、オンとして保持してＭＰＵＩの
バス調停回路１−１に送シ、■に示すように、 □オ
ンのままのＨＬＤＡＰが付加回路１１に出力する。
一方、付加回路１１からＤＭＡＯ２に対してはＨＡＬＤ
ＡＤ（Ａ）は■で示すようにＨ几Ｑ （ｇ）に対応して
オフとする。このように、ＤＭＡＯ２に対しては６に示
すようにバス解放が完了したように見せ、ＭＰＵ１に対
しては前記Ｏ９のを示すようにＤＭＡが前から連続して
いるように見せる。
ＡＤ（Ａ）は■で示すようにＨ几Ｑ （ｇ）に対応して
オフとする。このように、ＤＭＡＯ２に対しては６に示
すようにバス解放が完了したように見せ、ＭＰＵ１に対
しては前記Ｏ９のを示すようにＤＭＡが前から連続して
いるように見せる。
上記実施例では前記の機能を付加回路１１によシ行なっ
たが、この機能をＤＭＡＯ２に包含して行なわせてもよ
い。
たが、この機能をＤＭＡＯ２に包含して行なわせてもよ
い。
以上説明したように、本発明によれば、第１のＤＭＡ処
理中に第２のＤＭＡ要求が発生したことを検知し、前記
第１のＤＭＡの処理後にバス使用要求信号を保持したま
ま第２のＤＭＡ処理を行なう手段を設けるものである。
理中に第２のＤＭＡ要求が発生したことを検知し、前記
第１のＤＭＡの処理後にバス使用要求信号を保持したま
ま第２のＤＭＡ処理を行なう手段を設けるものである。
これによシ、第６図０）。
（ｇ） 、 （Ａ）の■９、功、θと第４図の、 （ｙ
） 、 （〜の＠、■、６と比較して判るように、第１
のＤＭＡ処理で獲得したバスを解放することなく第２の
ＤＭＡ処ｍｔ−行なうから、第２のＤＭＡに切替える時
にバス解放−バス獲得に要する時間を省くことができ、
処理の高速化が図れる。
） 、 （〜の＠、■、６と比較して判るように、第１
のＤＭＡ処理で獲得したバスを解放することなく第２の
ＤＭＡ処ｍｔ−行なうから、第２のＤＭＡに切替える時
にバス解放−バス獲得に要する時間を省くことができ、
処理の高速化が図れる。
第１図は本発明の実施例の構成説明図、第２図は本発明
の動作を示す波形図、第３図は従来例の構成説明図、第
４図は従来例の波形説明図であシ、１はマイクロプロセ
ッサ（ＭＰＵ）、１−１はバス調停回路、２はＤＭＡコ
ントロール、３はメモ！Ｊ、４ｔ。 ４２はＩ／ａ、５１はアドレスバス、５２はデータバス
。 ５３は制御バス、１１は付加回路を示す。
の動作を示す波形図、第３図は従来例の構成説明図、第
４図は従来例の波形説明図であシ、１はマイクロプロセ
ッサ（ＭＰＵ）、１−１はバス調停回路、２はＤＭＡコ
ントロール、３はメモ！Ｊ、４ｔ。 ４２はＩ／ａ、５１はアドレスバス、５２はデータバス
。 ５３は制御バス、１１は付加回路を示す。
Claims (2)
- （１）情報処理装置の制御下にＤＭＡ制御回路を有し、
バスを介して複数の入出力装置からのＤＭＡ要求を高速
処理するシステムにおいて、第１のＤＭＡ処理中に第２
のＤＭＡ要求が発生したことを検知し、前記第１のＤＭ
Ａの処理後にバス使用要求信号を保持したまま第２のＤ
ＭＡ処理を行なう手段を設けたことを特徴とするＤＭＡ
処理方式。 - （２）前記ＤＭＡ処理手段がＤＭＡ制御回路と情報処理
装置のバス調停回路との間で授受される信号を抑止およ
び疑似発生する付加回路であることを特徴とする特許請
求の範囲第１項記載のＤＭＡ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16376885A JPS6224348A (ja) | 1985-07-24 | 1985-07-24 | Ｄｍａ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16376885A JPS6224348A (ja) | 1985-07-24 | 1985-07-24 | Ｄｍａ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224348A true JPS6224348A (ja) | 1987-02-02 |
Family
ID=15780345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16376885A Pending JPS6224348A (ja) | 1985-07-24 | 1985-07-24 | Ｄｍａ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321541A (ja) * | 1988-06-24 | 1989-12-27 | Pfu Ltd | 時分割ｄｍａ制御方式 |
| US7007124B2 (en) | 2000-07-05 | 2006-02-28 | Sharp Kabushiki Kaisha | Image processing system, and semiconductor device and digital still camera apparatus using image processing system |
-
1985
- 1985-07-24 JP JP16376885A patent/JPS6224348A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321541A (ja) * | 1988-06-24 | 1989-12-27 | Pfu Ltd | 時分割ｄｍａ制御方式 |
| US7007124B2 (en) | 2000-07-05 | 2006-02-28 | Sharp Kabushiki Kaisha | Image processing system, and semiconductor device and digital still camera apparatus using image processing system |
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