JPH03171245A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPH03171245A JPH03171245A JP30925189A JP30925189A JPH03171245A JP H03171245 A JPH03171245 A JP H03171245A JP 30925189 A JP30925189 A JP 30925189A JP 30925189 A JP30925189 A JP 30925189A JP H03171245 A JPH03171245 A JP H03171245A
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- dma
- interval
- processor
- circuit
- control circuit
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 21
- 230000015654 memory Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 9
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- RXMUPNVSYKGKMY-UHFFFAOYSA-N 3-amino-6-chloro-n-(diaminomethylidene)-5-(dimethylamino)pyrazine-2-carboxamide Chemical compound CN(C)C1=NC(N)=C(C(=O)N=C(N)N)N=C1Cl RXMUPNVSYKGKMY-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上゜の利用分野）
本発明は、プロセッサによって制御される電子機器制御
回路におけるプロセッサ以外の入出力装置とメモリ間、
入出力装置と入出力装置間、メモリとメモリ間のＤＭＡ
転送方式に関する．（従来の技術） 第２図は、従来のＤＭＡデータ転送方式によるシステム
の構或を示すブロック図である．図示のシステムは、共
通バス２１に接続された、メモリ２２と、入出力装置２
３と、ＤＭＡ制御回路２４と、プロセッサ２５とから成
る．メモリ２２は、ＲＡＭ （ランダム・アクセス・メ
モリ）等から成る主記憶装置である．入出力装置２３は
、磁気ディスクや磁気テープ等から或る補助記憶装置で
ある． ＤＭＡ制御回路２４は、メモリ２２及び入出力装置２３
間のデータの転送を制御するものである． プロセッサ２５は、メモリ２２内のデータの処理やＤＭ
Ａ制御回路２４の制御等を行なうものである． ＤＭＡ方式の一般的な手法として２つの方法がある． １つは、ＤＭＡ転送が終了するまでプロセッサ２５を停
止する方式である．この方式では、プロセッサの処理が
長時間に亘り中断されてしまう欠点がある． もう１つは、プロセッサの処理の中断により不都合が生
じるシステムについては、タイマ回路等によりＤＭＡ転
送のインターバルを設定し、一定時間間隔でＤＭＡ転送
を進めていく方式である．（発明が解決しようとする課
題） しかしながら、上述した方式には、次のような問題点が
あった． 即ち、上述したＤＭＡ転送のインターバルを取る方式に
おいても、ＤＭＡ転送を開始するときのインターバルは
、常に一定の間隔である．このため、プロセッサ２５の
空き時間あるいはプロセッサが停止してもシステムに影
響がないような処理の場合において、共通バス２１を有
効に活用することができず、システム全体の処理速度を
上げることができないという問題があった． 本発明は以上の点に着目してなされたもので、ＤＭＡの
転送速度とプロセッサの処理速度を共に向上させるよう
にしたＤＭＡ転送方式を提供することを目的とするもの
である。
回路におけるプロセッサ以外の入出力装置とメモリ間、
入出力装置と入出力装置間、メモリとメモリ間のＤＭＡ
転送方式に関する．（従来の技術） 第２図は、従来のＤＭＡデータ転送方式によるシステム
の構或を示すブロック図である．図示のシステムは、共
通バス２１に接続された、メモリ２２と、入出力装置２
３と、ＤＭＡ制御回路２４と、プロセッサ２５とから成
る．メモリ２２は、ＲＡＭ （ランダム・アクセス・メ
モリ）等から成る主記憶装置である．入出力装置２３は
、磁気ディスクや磁気テープ等から或る補助記憶装置で
ある． ＤＭＡ制御回路２４は、メモリ２２及び入出力装置２３
間のデータの転送を制御するものである． プロセッサ２５は、メモリ２２内のデータの処理やＤＭ
Ａ制御回路２４の制御等を行なうものである． ＤＭＡ方式の一般的な手法として２つの方法がある． １つは、ＤＭＡ転送が終了するまでプロセッサ２５を停
止する方式である．この方式では、プロセッサの処理が
長時間に亘り中断されてしまう欠点がある． もう１つは、プロセッサの処理の中断により不都合が生
じるシステムについては、タイマ回路等によりＤＭＡ転
送のインターバルを設定し、一定時間間隔でＤＭＡ転送
を進めていく方式である．（発明が解決しようとする課
題） しかしながら、上述した方式には、次のような問題点が
あった． 即ち、上述したＤＭＡ転送のインターバルを取る方式に
おいても、ＤＭＡ転送を開始するときのインターバルは
、常に一定の間隔である．このため、プロセッサ２５の
空き時間あるいはプロセッサが停止してもシステムに影
響がないような処理の場合において、共通バス２１を有
効に活用することができず、システム全体の処理速度を
上げることができないという問題があった． 本発明は以上の点に着目してなされたもので、ＤＭＡの
転送速度とプロセッサの処理速度を共に向上させるよう
にしたＤＭＡ転送方式を提供することを目的とするもの
である。
（課題を解決するための手段）
本発明のＤＭＡ制御方式は、メモリ間のデータ転送を行
なうＤＭＡ制御回路を備えた装置において、プロセッサ
から出力されるステータス情報をデコードするステータ
スデコード回路と、複数種のインターバルクロックを生
或するインターバルクロック生戊回路と、複数種のイン
ターバルクロツクのいずれかを選択するインターバルク
ロック選択回路と、インターバルクロックによりＤＭＡ
要求信号を制御するＤＭＡ要求制御回路とを設けたこと
を特徴とするものである。
なうＤＭＡ制御回路を備えた装置において、プロセッサ
から出力されるステータス情報をデコードするステータ
スデコード回路と、複数種のインターバルクロックを生
或するインターバルクロック生戊回路と、複数種のイン
ターバルクロツクのいずれかを選択するインターバルク
ロック選択回路と、インターバルクロックによりＤＭＡ
要求信号を制御するＤＭＡ要求制御回路とを設けたこと
を特徴とするものである。
（作用）
上述した方式においては、プロセッサにより出力される
ステータス情報に応じてインターバルクロックの発生間
隔が設定される．従って、プロセッサの動作状態により
インターバルクロックの発生間隔が可変となるので、プ
ロセッサの動作状態に応じた発生間隔を設定できる。そ
して、このインターバルクロックによりＤＭＡ転送のイ
ンターバルが決定され、プロセッサに空き時間があり、
共通バスが空いているときは、当該共通バスの有効利用
が図られる．また、プロセッサが動作中のときは、イン
ターバルクロックの発生間隔が短くされ、プロセッサの
動作を妨げることを防止できる．以上のようにして、シ
ステム全体としての処理速度を上げることができる． （実施例） 第１図は、本発明のＤＭＡ制御方式を適用したシステム
の要部の詳細を示すブロック図である．図示のシステム
は、ＤＭＡ要求制御回路４と、ＤＭＡ制御回路５と、プ
ロセッサ６と、ステータスデコード回路３１と、インタ
ーバルクロック選択回路３２と、インターバルクロック
生成回路３３とから成る． ＤＭＡ要求制御回路４は、インターバルクロックにより
ＤＭＡ要求信号を制御するものである．ＤＭＡ制御回路
５は、メモリ２及び入出力装置３間のデータの転送を制
御するものである．このＤＭＡ制御回路５は、ＤＭＡ要
求ＤＲＥＱ，ＤＭＡ許可ＤＡＣＫ，ホールド要求ＨＲＱ
，ホールド承認ＨＬＤＡの制御線を備えている．ＤＭＡ
制御回路５は、入出力装置３からのＤＭＡ要求ＤＲＥＱ
によりプロセッサ６に対してホールド要求ＨＲＱを出力
し、プロセッサ６からのホールド承認ＨＬＤＡを受信後
、入出力装置３に対し、ＤＭＡ許可ＤＡＣＫを出力し、
ＤＭＡ動作を開始する． プロセッサ６は、メモリ２内のデータの処理やＤＭＡ制
御回路５の制御等を行なうものである。
ステータス情報に応じてインターバルクロックの発生間
隔が設定される．従って、プロセッサの動作状態により
インターバルクロックの発生間隔が可変となるので、プ
ロセッサの動作状態に応じた発生間隔を設定できる。そ
して、このインターバルクロックによりＤＭＡ転送のイ
ンターバルが決定され、プロセッサに空き時間があり、
共通バスが空いているときは、当該共通バスの有効利用
が図られる．また、プロセッサが動作中のときは、イン
ターバルクロックの発生間隔が短くされ、プロセッサの
動作を妨げることを防止できる．以上のようにして、シ
ステム全体としての処理速度を上げることができる． （実施例） 第１図は、本発明のＤＭＡ制御方式を適用したシステム
の要部の詳細を示すブロック図である．図示のシステム
は、ＤＭＡ要求制御回路４と、ＤＭＡ制御回路５と、プ
ロセッサ６と、ステータスデコード回路３１と、インタ
ーバルクロック選択回路３２と、インターバルクロック
生成回路３３とから成る． ＤＭＡ要求制御回路４は、インターバルクロックにより
ＤＭＡ要求信号を制御するものである．ＤＭＡ制御回路
５は、メモリ２及び入出力装置３間のデータの転送を制
御するものである．このＤＭＡ制御回路５は、ＤＭＡ要
求ＤＲＥＱ，ＤＭＡ許可ＤＡＣＫ，ホールド要求ＨＲＱ
，ホールド承認ＨＬＤＡの制御線を備えている．ＤＭＡ
制御回路５は、入出力装置３からのＤＭＡ要求ＤＲＥＱ
によりプロセッサ６に対してホールド要求ＨＲＱを出力
し、プロセッサ６からのホールド承認ＨＬＤＡを受信後
、入出力装置３に対し、ＤＭＡ許可ＤＡＣＫを出力し、
ＤＭＡ動作を開始する． プロセッサ６は、メモリ２内のデータの処理やＤＭＡ制
御回路５の制御等を行なうものである。
即ち、プロセッサ６は、当該プロセッサ６自身の状態を
表わすステータス出力線を持ち、プロセッサ６の状態に
応じて、例えば、■プロセッサが長時間停止すると、シ
ステムに影響がある場合、■プロセッサが停止してもシ
ステムに影響がない場合、■プロセッサ６がアイドル（
又はホールド）状態のように複数のステータス情報を出
力する．このステータス情報は、後述する第４図に示す
ようなものとなる． また、プロセッサ６と、ＤＭＡ要求制御回路４との間に
は、ステータスデコード回路３１と、インターバルクロ
ック選択回路３２と、インターバルクロック生成回路３
３とが接続されている．ステータスデコード回路３１は
、プロセッサ６から出力されるステータス信号をデコー
ドし、ステータス情報からインターバルクロツク選択信
号を生成するものである． インターバルクロック生成回路３３は、インターバルク
ロックを複数種出力するものである．インターバルクロ
ック選択回路３２は、インターバルクロック生戒回路３
３から複数種出力されるインターバルクロックを選択す
るものである。
表わすステータス出力線を持ち、プロセッサ６の状態に
応じて、例えば、■プロセッサが長時間停止すると、シ
ステムに影響がある場合、■プロセッサが停止してもシ
ステムに影響がない場合、■プロセッサ６がアイドル（
又はホールド）状態のように複数のステータス情報を出
力する．このステータス情報は、後述する第４図に示す
ようなものとなる． また、プロセッサ６と、ＤＭＡ要求制御回路４との間に
は、ステータスデコード回路３１と、インターバルクロ
ック選択回路３２と、インターバルクロック生成回路３
３とが接続されている．ステータスデコード回路３１は
、プロセッサ６から出力されるステータス信号をデコー
ドし、ステータス情報からインターバルクロツク選択信
号を生成するものである． インターバルクロック生成回路３３は、インターバルク
ロックを複数種出力するものである．インターバルクロ
ック選択回路３２は、インターバルクロック生戒回路３
３から複数種出力されるインターバルクロックを選択す
るものである。
第３図は、本発明のＤＭＡ制御方式を適用したシステム
の全体構成を示すブロック図である．図示のシステムは
、共通パス１に接続された、メモリ２と、入出力装置３
と、ＤＭＡ要求制御回路４と、ＤＭＡ制御回路５と、プ
ロセッサ６とから成る． メモリ２は、ＲＡＭ（ランダム・アクセス・メモリ）等
から成る主記憶装置である． 入出力装置３は、磁気ディスクや磁気テープ等から成る
補助記憶装置である。
の全体構成を示すブロック図である．図示のシステムは
、共通パス１に接続された、メモリ２と、入出力装置３
と、ＤＭＡ要求制御回路４と、ＤＭＡ制御回路５と、プ
ロセッサ６とから成る． メモリ２は、ＲＡＭ（ランダム・アクセス・メモリ）等
から成る主記憶装置である． 入出力装置３は、磁気ディスクや磁気テープ等から成る
補助記憶装置である。
ＤＭＡ要求制御回路４と、ＤＭＡ制御回路５と、プロセ
ッサ６とについては、前述した第１図の説明で述べた通
りである． 第４図は、ステータス信号の一例を示す図である。
ッサ６とについては、前述した第１図の説明で述べた通
りである． 第４図は、ステータス信号の一例を示す図である。
ステータス信号は、第１ビットがＯで第２ビットがＯの
とき、プロセッサが停止状態であることを表わす．この
とき、ＤＭＡ転送のインターバルを最も短く設定する． また、ステータス信号は、第１ビットがＯで第２ビット
が１のとき、内部のキュー（待ち行列）がフル（満杯状
態）であることを表わす．このとき、ＤＭＡ転送のイン
ターバルを２番目に短く設定する。
とき、プロセッサが停止状態であることを表わす．この
とき、ＤＭＡ転送のインターバルを最も短く設定する． また、ステータス信号は、第１ビットがＯで第２ビット
が１のとき、内部のキュー（待ち行列）がフル（満杯状
態）であることを表わす．このとき、ＤＭＡ転送のイン
ターバルを２番目に短く設定する。
更に、ステータス信号は、第１ビットが１で第２ビット
がＯのとき、プロセッサが演算中であることを表わす．
このとき、ＤＭＡ転送のインターバルを２番目に長く設
定する． 更にまた、ステータス信号は、第１ビットが１で第２ビ
ットが１のとき、内部のキューがエンブティ（空の状態
）であることを表わす．このとき、ＤＭＡ転送のインタ
ーバルを最も長く設定する． このようにして、ＤＭＡ転送のインターバルをプロセッ
サの状態に対応した適切な長さに設定し、ＤＭＡ転送の
効率化と、プロセッサの動作の円滑化を図る． 次に、上述した装置の動作を説明する．ＤＭＡ制御回路
５は、入出力装置３からのＤＭＡ要求ＤＲＥＱによりプ
ロセッサ６に対してホールド要求ＨＲＱを出力し、プロ
セッサ６からのホールド承認ＨＬＤＡを受信後、入出力
装置３に対し、ＤＭＡ許可ＤＡＣＫを出力し、ＤＭＡ動
作を開始する． プロセッサ６は、ステータス出力線を介して当該プロセ
ッサ゜自身の状態を表わすステータス信号を出力する．
このステータス信号は、第４図に示すようなプロセッサ
のステータス情報を示す．ステータス信号は、ステータ
スデコード回路３１により、インターバルクロック選択
信号に変換され、インターバルクロック生成回路３３か
ら複数種出力されるインターバルクロックを、インター
バルクロック選択回路３２により選択する．選択された
インターバルは、ＤＭＡ要求制御回路４に入力され、回
路内に保持されたＤＭＡ要求信号ＤＲＥＱとの論理積が
取られ、ＤＭＡ制御回路５に入力される． 以上のようにして、ＤＭＡの動作は、プロセッサ６のス
テータスに応じて選択されたインターバルクロックの周
期で行なわれる．これにより、ＤＭＡの実行時間は、イ
ンターバルクロックのデューティ比により制御される． 本発明は、上述した実施例に限定されるものではない． 例えば、プロセッサの状態は、第４図に示すものに限ら
ず、内部キューの蓄積状態を更に細かく見てＤＭＡ転送
インターバルをきめ細かく設定するようにしてもよい． （発明の効果） 以上説明したように、本発明のＤＭＡ制御方式によれば
、ＤＭＡ転送を所定の時間ごとに行なう方式でありなが
ら、その時間間隔がプロセッサの動作，状態により可変
となるので、次のような効果がある． 即ち、ＤＭＡ転送の時間間隔をプロセッサの動作状態に
応じた最適な時間間隔に設定することができ、プロセッ
サの動作を妨げることなく、ＤＭＡ転送を行なうことが
できる．従って、システム全体としての処理速度を上げ
ることが可能となる。
がＯのとき、プロセッサが演算中であることを表わす．
このとき、ＤＭＡ転送のインターバルを２番目に長く設
定する． 更にまた、ステータス信号は、第１ビットが１で第２ビ
ットが１のとき、内部のキューがエンブティ（空の状態
）であることを表わす．このとき、ＤＭＡ転送のインタ
ーバルを最も長く設定する． このようにして、ＤＭＡ転送のインターバルをプロセッ
サの状態に対応した適切な長さに設定し、ＤＭＡ転送の
効率化と、プロセッサの動作の円滑化を図る． 次に、上述した装置の動作を説明する．ＤＭＡ制御回路
５は、入出力装置３からのＤＭＡ要求ＤＲＥＱによりプ
ロセッサ６に対してホールド要求ＨＲＱを出力し、プロ
セッサ６からのホールド承認ＨＬＤＡを受信後、入出力
装置３に対し、ＤＭＡ許可ＤＡＣＫを出力し、ＤＭＡ動
作を開始する． プロセッサ６は、ステータス出力線を介して当該プロセ
ッサ゜自身の状態を表わすステータス信号を出力する．
このステータス信号は、第４図に示すようなプロセッサ
のステータス情報を示す．ステータス信号は、ステータ
スデコード回路３１により、インターバルクロック選択
信号に変換され、インターバルクロック生成回路３３か
ら複数種出力されるインターバルクロックを、インター
バルクロック選択回路３２により選択する．選択された
インターバルは、ＤＭＡ要求制御回路４に入力され、回
路内に保持されたＤＭＡ要求信号ＤＲＥＱとの論理積が
取られ、ＤＭＡ制御回路５に入力される． 以上のようにして、ＤＭＡの動作は、プロセッサ６のス
テータスに応じて選択されたインターバルクロックの周
期で行なわれる．これにより、ＤＭＡの実行時間は、イ
ンターバルクロックのデューティ比により制御される． 本発明は、上述した実施例に限定されるものではない． 例えば、プロセッサの状態は、第４図に示すものに限ら
ず、内部キューの蓄積状態を更に細かく見てＤＭＡ転送
インターバルをきめ細かく設定するようにしてもよい． （発明の効果） 以上説明したように、本発明のＤＭＡ制御方式によれば
、ＤＭＡ転送を所定の時間ごとに行なう方式でありなが
ら、その時間間隔がプロセッサの動作，状態により可変
となるので、次のような効果がある． 即ち、ＤＭＡ転送の時間間隔をプロセッサの動作状態に
応じた最適な時間間隔に設定することができ、プロセッ
サの動作を妨げることなく、ＤＭＡ転送を行なうことが
できる．従って、システム全体としての処理速度を上げ
ることが可能となる。
第１図は本発明のＤＭＡ制御方式を適用したシステムの
要部の詳細を示すブロック図、第２図は従来のＤＭＡ制
御方式を適用したシステムの全体構成を示すブロック図
、第３図は本発明のＤＭＡ制御方式を適用したシステム
の全体構戒を示すブロック図、第４図はステータス信号
の一例を示すテーブル図である。 １・・・共通バス、２・・・メモリ、３・・・入出力装
置、４・・・ＤＭＡ要求制御回路、５−Ｄ Ｍ Ａ制御
回路、６・・・プロセッサ。
要部の詳細を示すブロック図、第２図は従来のＤＭＡ制
御方式を適用したシステムの全体構成を示すブロック図
、第３図は本発明のＤＭＡ制御方式を適用したシステム
の全体構戒を示すブロック図、第４図はステータス信号
の一例を示すテーブル図である。 １・・・共通バス、２・・・メモリ、３・・・入出力装
置、４・・・ＤＭＡ要求制御回路、５−Ｄ Ｍ Ａ制御
回路、６・・・プロセッサ。
Claims (1)
- 【特許請求の範囲】 メモリ間のデータ転送を行なうＤＭＡ制御回路を備えた
装置において、 プロセッサから出力されるステータス情報をデコードす
るステータスデコード回路と、 複数種のインターバルクロックを生成するインターバル
クロック生成回路と、 複数種のインターバルクロックのいずれかを選択するイ
ンターバルクロック選択回路と、 インターバルクロックによりＤＭＡ要求信号を制御する
ＤＭＡ要求制御回路とを設けたことを特徴とするＤＭＡ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30925189A JPH03171245A (ja) | 1989-11-30 | 1989-11-30 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30925189A JPH03171245A (ja) | 1989-11-30 | 1989-11-30 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171245A true JPH03171245A (ja) | 1991-07-24 |
Family
ID=17990750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30925189A Pending JPH03171245A (ja) | 1989-11-30 | 1989-11-30 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617330B2 (en) | 2001-04-26 | 2009-11-10 | The Boeing Company | System and method for preloading a bus controller with command schedule |
-
1989
- 1989-11-30 JP JP30925189A patent/JPH03171245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617330B2 (en) | 2001-04-26 | 2009-11-10 | The Boeing Company | System and method for preloading a bus controller with command schedule |
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