JPS59111563A - マルチプロセツサの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はメインプロセッサと複数のスレーブプロセッサ
からなるマルチプロセッサシステムにおいて、処理負荷
を特定のスレーブプロセッサに集中することなく、複数
のスレーブプロセッサに均等に配分するどとによりシス
テム全体の処理能力を高めるためのマルチプルセッサの
制御方式に関する、 従来技術と問題点 従来この種のマルチプロセッサシステムでは、個々のス
レーブプロセッサの処理機能の分担は予め固定的に割付
けられていた。すなわらシステム全体と己である定めら
れた処理が要求されると、その処理を予めプログラム上
で、各々のスレーブプロセッサに対し各種の処理機能（
こ〜では例へ機能などの各個別の機能を指す）の固定的
な組合せで配分し、各々のスレーブプロセッサがこのよ
うに配分された処理機能の組合せを実行する形で、１台
当りのスレーブプロセッサの負荷を軽減しシステム全体
の処理能力の向上をはかつていた。

しかしシステムの外部から割込み等で発生−する処理要
求は、各スレーブプロセッサの分担する処理業務が均等
となるように発生する訳ではなく、一時的に同一の処理
機能が多重に発生する場合が多い。この様な場合にはそ
の処理機能を担当しているスレーブプロセッサは過負荷
状態となるが、他のスレーブプロセッサは無負荷となり
システム全体の処理能力が低下してしまうという欠点が
あった。

発明の目的と開示 本発明は上記の欠点を除去して、よりシステム全体の処
理能力を高めたマルチプロセッサの制御方式を提供する
ことを目的とするもので、その要点はメインプロセッサ
と、複数のスレーブプロセッサと、該メインプロセッサ
と該複数のスレーブプロセッサの各々に属するメモリと
、前記メインプロセッサおよび前記複数のスレーブプロ
セッサのアクセスが可能な共通メモリを備えてなるマル
チプロセッサシステムにおいて、前記メインプロセッサ
は特定のスレーブプロセッサを意識するこトナ（、前記
スレーブプロセッサに処理させるべきプログラムとデー
タを、処理テキストを単位とする形で順次縦続に前記共
通メモリに誓き込む、と同時に前記共通メモリから前記
スレーブプロセッサによって処理された、応答テキスト
を単位とするデータを読み取る。他方前記スレーブプロ
セッサは自らの処理すべき処理テキストヲ、その処理を
終える都度前記共通メモリから順次一つづつ読み取り、
同時に処理を終えたデータを応答テキストとして順次縦
続に前記共通メモリに書き込むと言うマルチプロセッサ
の制御方式であり、このような形で前記スレーブプロセ
ッサに仕事を均等に配分し、一方のプロセッサの処理業
務がなくて遊んでいるにも拘らず他方のプロセッサのみ
に処理負荷が集中して処理能力上のネックとなることを
防止してシステム全体の処理能力をより向上しようとす
るものである。

発明の実施例 次に本発明の実施例を第１〜３図を用いて説明する。各
図において同一符号は同一または相当部分を示す。第１
図において１はメインプロセッサ、２は複数のスレーブ
プロセッサ、４は共通メモリ、５ｆエメインメモリ、６
はローカルメモリ、８（エメインバス、９．１１はｐ−
カルバス、１３．１４は割込信号、１５はシステムバス
、１６はシステムバス制御器、１７〜２０は入出力機器
である。

次にこのマルチプロセッサシステムの動作ヲ述べると、
メインプロセッサ１はメインメモリ５に格納されたプロ
グラムおよびデータを、メインバス８を介して共通メモ
リ４に処理テキストを単位として縦続して連ねた形で格
納する。複数のスレーグブロ′セッサ２ｉ共通メモリ４
に格納されている前記のプログラムおよびデータを処理
テキストの単位で１つつつ、ローカルバス９ｙ１１′介
して読み取りそれぞれのｐ−カルメモリ６に転送する。

ス（５） レーププロセッサ２はそれぞれこのようにしてメインプ
ロセッサ１より受堆ったプログラム（処理テキスト）を
実行する。スレーブプロセッサ２はローカルバス１１と
、システムバス制御器１６により制御されているシステ
ムバス１５を介して、入出力機器１７〜２０を制御する
。スレーブプロセッサ２がその処理を完了した場合には
、レスポンス情報を応答テキストとして共通メモリ４に
縦続に連ねて格納し、特に高速の処理が必要な場合には
さらに割込み信号１３．１４によりメインプロセッサ１
に通知する。メインプロセッサ１は割込信号１３．１４
のあった場合にはその優先順位に従って速やかに、そう
でない場合は定期的にまたは空き時間を利用して、共通
メモリ４を調べ前記レスポンス情報を得る。

メインプロセッサ１はプログラムとデータを共通メモリ
４に格納するだけで、どのスレーブプロセッサがそれを
実行するかは意識しない。スレー７プロセツサ２は自分
の処理業務が無い場合には常に共通メモリ４を検査し、
実行すべき処理テキ（６） ストを検出した場合には自分のローカルメモリ６内に取
り込み実行１−る。

なおシステムバス制御器１６は複数のスレーブプロセッ
サ２による入出力機器１７〜２０へのアクセスの際に、
システムバス１５の使用要求の競合を防止するための排
他制御を行う。ただしこの場合システムバス１５として
は同時に複数のスレーブプロセッサ２か使用できる多重
共通バスを利用してもよ（飄。

第２図は処理テキス）ＴＳおよび応答テキスト冗の構成
を示す。両者は基本的には同じ構成でありＬＰはリンク
ポインタでテキスト相互のリンク（接Ｍ、）情報を格納
する。Ｎ（工処理番号でメインプロセッサ１が管理する
一連の番号であり、成る処理テキス）ＴＳの処理番号Ｎ
は、スレーブプロセッサ２により処理された結果のレス
ポンス情報である応答テキス）ＴＲに、同じ番号で返さ
れる。また処理テキス）ＴＳ内のＰＤはプルグラム／デ
ータ部でスレーブプロセッサに実行させるプログラムと
これに必要なデータが記録されている。応答テキストＴ
Ｒではこのプログラム／デー２部ＰＤに相当する部分は
、応答のデータのみが記録された応答データ部ＲＤとな
っている。なお上記プルグラム／データ部ＦＤで受は渡
されるプログラムは受は渡しの時間や共通メモリ４のメ
モリ領域の節減のためマク−的な指令としその細部の手
順はローカルメモリ６に予め置いて参照する方法な取っ
てもよい。

つぎに第３図には処理テキスト及び応答デキストの接続
関係を示す。ＴＳは共通メモリ４内のテキストリンク機
能部にあるテキストセマフォでテキストのリンク操作の
場合のメインプロセッサガよび複数のスレーブプロセッ
サの各プロセッサ相互間の競合ン防ぐための排他制御機
能をもつ５つまりこのテキストセマフォＴ８は前記のメ
インプロセッサ１およびスレーブプｐセ／す２の各プロ
セッサか出力するロック信号により、複数プロセッサに
よる共通メモリ４への同時アクセスを禁止している。メ
インプロセッサ１は処理テキス）ＴＳＩを前記テキスト
リンク機能部にあるデキストリンク１’Ｌに接続する。

すなわちこの時テキストリンクＴＬには処理テキストＴ
Ｓ１の先頭部分７トレスが格納される。同様にしてメイ
ンプロセッサ１は処理テキス）　ＴＳ２　、　ＴＳ３を
１１次縦続の形で接続する。この際処理テキス）ＴＳＩ
のリンクポインタＬＰＩには次の処理テキス）　ＴＳ２
の先頭アドレスが、同様に処理テキストＴＳ２のリンク
ポインタＬＰ２には、処理テキス）　ＴＳ３の先頭アド
レスが格納され、処理テキストＴＳ３のリンクポインタ
ＬＰ３には後続テキストが未だないので終端コード（例
へばＯまたはＦＦｐ４が格納されている。前記のごと（
これらの各々のリンク操作の間はテキストセマフォＴＳ
により、他のプロセッサ（スレーブプロセッサ）のテキ
ストリンク操作は禁止される。

スレーブプロセッサ２はテキストセマフォＴＳを調べ、
リンク操作が許可されたならばテキストリンク機能部の
アドレスを見て、処理テキス）ＴＳＩの内容（処理番号
Ｎ１およびプログラム／データＰＤＩ）を自分のローカ
ルメモリ６に転送しテキストリ／りＴＬより処理テキス
）ＴＳＩを取り外す、と同時にテキストリンクＴＬにリ
ンクポインタＬＰＩ内の７（９） ドレスすなわち次の処理テキス）　ＴＳ２の先頭アドレ
スを入れ替りに格納する。このように自らの処理を終え
たいずれかのスレーブプロセッサ２はその都度順次処理
テキス）　ＴＳ２　、　ＴＳ３を１つづつ取り外′１”
ｏ尚この取り外しのリンク操作の間は、テキストセマフ
ォＴＳによりメインプロセッサ１や他のスレーブプロセ
ッサ２のリンク操作は禁止される。

スレーブプロセッサ２は処理テキストのプログラム処理
が終了すると共通メモリ内のレスポンスリンク機能部に
あるレスポンスリンクＲＬにレスポンス情報としての応
答テキス）　ＴＲＩを接続する。

すなわちレスポンスリンクＲＬに応答テキス）　ＴＲＩ
の先頭アドレスを格納する。次のいずれかのスレーブプ
ロセッサ２のプログラム処理の終了で応答テキス）　Ｔ
Ｒ２が縦続に接続されるがこの接続方法は前記の処理テ
キストの場合と同様である。なおこの場合のリンク操作
は前記レスポンス機能部にあるレンボンスセマフオＲ８
Ｋより他のプロセッサからのリンク操作を排他して行わ
れることは前記（１０） テキストセマフォＴＳにおけるのと全（同様である。

メインプロセッサ１は定期的に、または空き時間を利用
して、もしくは割込信号１３または１４によりレスポン
ス応答を検出すると、このレスポンスリンクＲＬを調べ
その格納アドレスにより、レスポンス情報として応答テ
キス）　ＴＲＩの処理番号Ｎ１と応答データＲＤＩをメ
インメモリ５に転送し、応答テキストＴＲＩをレスポン
スリンクＲＬより取り外す。この時のレスポンスリンク
ＲＬ内のアドレスの更新は処理テキストの場合と同様で
ある。この応答テキストがどの処理テキストのものであ
るかは該処理番号Ｎ１により判断される。かくして複数
のスレーブプロセッサ２はｐ−カルパス１１とシステム
バス１５ヲ介して入出力機器１７〜２０ヲ全く同等に制
御できる。

発明の効果と応用分野 上述のごとく本発明によれば複数のプロセッサを各プロ
セッサが共通にアクセスできる共通メモリにより接続し
、メインプロセッサがプログラムとデータを共通メモリ
内に転送しかつ複数のスレー７’プロセツサのうち処理
可能なスレーブプロセッサがあれば直ちにそのプログラ
ムとデータを取り込んで処理を行うように構成したため
、メインプロセッサはスレーブプロセッサを識別する必
要がなく、かつスレーブプロセッサの空き時間を有効に
使用することによりシステム全体としての処理能力を最
大限に発揮させ得るものである。この発明はマルチプロ
セッサシステムの処理能力を向上するための基本的な制
御方式として広く一般に適用することができ極めて有用
である。

【図面の簡単な説明】

第１図は本発明によるマルチプロセッサシステムの全体
の構成例を示す図、第２図は第１図のマルチプロセッサ
システムにおける処理テキストおよび応答テキストの構
成例を示す図、第３図は第２図の処理テキストおよび応
答テキストの接続例を示す図である。 符号説明 １・・・メインプロセッサ、２・・・スレーブプロセッ
サ、４・・・共通メモリ、５・・・メインメモリ、６・
・・ローカルメモリ。 （１３） ｆＩ　Ｉ￥１

Claims (1)

【特許請求の範囲】
1. メインプロセッサと、複数のスレーブプロセッサと、該
   メインプロセッサと該複数のスレーズブ１セツサの各々
   に属するメモリと、前記メインプロセッサおよび前記複
   数のスレーブプロセッサのアクセスが可能な共通メモリ
   を備えてなるマルチ７’ｐセツサシステムにおいて、前
   記メインプロセッサハ該共通メモリに前記スレーブプロ
   セッサの処理すべきプログラムとデータを、前記スレー
   ブプロセッサの特定のものを指定することなく、処理テ
   キストを単位として縦続に書込むと共に、前記共通メモ
   リより前記スレーブプロセッサによって処理された、応
   答テキストからなるデータを読み取り、他方前記スレー
   ブプロセッサな工それぞれ１つの該処理テキストの処理
   を終えるたびごとに前記共通メモリより次に処理すべき
   前記処理テキストナ順次１つづつ読み取ると共に、前記
   共通メモリに、処理したデータを応答テキストとして、
   順次縦続に書き込むことな特徴とするマルチプルセッサ
   の制御方式。