JPS63201751A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス制御方式に関し、特に周辺制御ユニットが
接続されて―る入出力バスの効率的な使用を行うバス制
御方式に関する。

〔従来の技術〕

従来、上位バスと下位バスとが入出力プロセッサを挾ん
で接続されているような、複数個のバスを使用する電子
計算機においては、例えば下位バスに接続された周辺制
御ユニットから上位バスに接続されたユニットにデータ
を伝送するとき、まず下位バスに接続された周辺制御ユ
ニットからバス使用要求（以下バスリクエストと−う）
信号を入出力プロセッサへ送ると、上位バスの使用可否
にかかわらず下位バスが使用されて―ない限りバス使用
許可（以下アクセプトという）信号をバスリクエストの
あった周辺制御ユニットに返送していた。

従って、上位バスが使用中であってもバスリクエストを
行った周辺制御ユニットが、上位バスが使用可能になる
まで下位バスを占有していた。よってこの占有が続いて
いる間は、下位バスに接続された他のユニットからはデ
ータの授受が不能となっており、データの授受をしよう
とするユニットは、下位バスが使用可能となるまで待機
している必要があった。

〔発明が解決しようとする問題点〕

本発明が解決しようとする問題点は上述のように、下位
バスに接続された周辺制御ユニットのうち上位バス使用
が可能となるまで下位バスを占有している周辺制御ユニ
ットのあると＠は、同一の下位バスに接続された他のユ
ニットがデータの授受をすることができないので、バス
の利用状況が悪くなり電子計算機の処理速度が極めて落
ちるということにある。

従って本発明は、上記欠点全解決したバス制御方式を提
供することにある。

〔問題点を解決するための手段〕

本発明のバス制御方式は、少なくとも１個の主記憶装置
が接続されているメモリバスと少なくとも１個の周辺制
御ユニットが接続されている入出力バスと全入出力プロ
セッサで中継し、前記主記憶を制御するバス制御方式に
おいて、前記メモリバスのバスコマンドが検出された時
点からめらがしめ定められた時間の間は、メモリバス使
用を伴う入出力バス使用許可信号の返送を繰延べる上位
バスコマンド検出手段金偏えて構成される。

〔実施例〕

次に本発明について実施例全示す図面全参照して詳細に
説明する。

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の作動全説明するタイムチャー
トである。

まず、本発明の概要について説明する。

本発明は、上位バスと下位バスとの間に入出力プロセッ
サを挾んで構成されるバスにおいて、上位バスが使用中
のとき、下位バスに接続された周辺制御ユニットから、
上位バスに及ぶデータ伝送の要求（バスリクエスト）が
出たときに、上位バスが使用中であれば使用中であるこ
とを検出して、バス便用許可（アクセプト）全直ちに出
さず、ろらかしめ定められた時間経過したのちアクセプ
トを出すようにしたものである。

すなわち、まず周辺制御ユニットから上位バスリクエス
ト信号を、入出力プロセッサ内のバスリクエスト制御回
路に送出する。一方、上位バスのコマンド出現の監視を
行っている上位バスコマンド検出手段では、コマンドを
検出したときからあらかじめ定められた時間が経過する
までは、バスリクエスト制御回路がアクセプト信号の送
出音一時見合わせて、ろらかしめ定められた時間が経過
したときにアクセプト信号の送ｆｆｌ’にしている。も
ちろん下位バスのバスリクエスト信号が出力されたとき
も含めて、下位バスに信号のないときに限シアクセブト
信号が返却される。

次に、本発明の一実施例について、その構成と作動を中
心に第１〜２図全参照して説明する。

第１図を見るに本発明の一実施例は、入出力プロセッサ
２と、演算処理プロセッサ１１と、主記憶装置１２と、
周辺制御ユニッｌ−１３Ａ〜１３Ｎと、周辺装ｆ？ｆｆ
１１４Ａ−１４Ｎを備えて構成される。

；−１３ノ 処理プロセッサ１１と主記憶装置１２と入出力プロセッ
サ２とに接続されており、下位バスである入出力バス１
０２は、入出力プロセッサ２と周辺制御ユニット１３Ａ
〜１３Ｎとに接続されている。

なお周辺装置１４Ａ〜１４Ｎは、磁気テープ・磁気ディ
スク・ラインプリンタ・（１％Ｔターミナルなどが構成
対象となっている。

入出力プロセッサ２と演算処理プロセッサ１１と主記憶
装置１２とは、一般に中央処理装置１の一部として構成
され、入出力プロセッサ２はこれを挾む２個のバスをそ
れぞれ制御するメモリバス制御器２７と入出力バス制御
器２８とこれに入力された入出力バスの信号に従って前
述の２個の制御器に指令を与えるプロセッサ２９とを備
え２個のバスの間のデータの授受全行う。きらに入出力
プロセッサ２は、入出力バス１０２に接続されている周
辺制御ユニッ）１３Ａ〜１３Ｎから主記憶装置」２ヘデ
ータ転送を要求する上位バスリクエスト信号１１０八〜
ｌｌ０Ｎまたは入出力プロセッサ間の制御情報転送全要
求する下位パスリクエ−６〜 スト信号１１２Ａ〜１１２Ｎとを受けてアクセプト信号
１１４Ａ〜１１４Ｎ’ｅ出力するパスリフニス）　制御
信号２５と、メモリバス１００のコマンド信号を横用し
た後あらかじめ足められたＦ１８間は上位バスリクエス
トに対するアクセプト信号の出力を禁止する信号をバス
リクエスト制御回路２５に出力する上位バスコマンド検
出手段１ｏと′ｔ−備えている。

なお、通常は中央処理装置」には複数個の入出力プロセ
ッサを備えているが、ここでは１個の場合について述べ
る。

ここで、本発明の要点である上位バスコマンド検出手段
２では、メモリバス１００に信号が検出されると、コマ
ンドレジスタ２１に取込まれてテコーダ２２でコマンド
が検出される。次にカウンタ２３が始動した時点から、
バスクロックに従ってカウンタ制御部２４によって１カ
ウントずつ上昇しあらかじめ定められたカウント数（カ
ウンタの最大カウント数以下であればよく一般にデータ
長を考慮して決定される）になるまで、上位バスリクエ
スト信号に対応するアクセプＩｆ禁止する信号が、バス
リクエスト制御回路２５に出力されるものである。

次に本笑施例の動作をタイムチャートで説明する。

第２図を見るに、横軸はバスクロックを基準とした時間
を示すもので、左端に示した入出力バスおよびメモリバ
スに対応した信号をチャートに表わしたものである。

まず、時間ｔ！において入出力バスリクエスト（上位）
がバスリクエスト制御回路２５へ入力され、メモリバス
１００にコマンドの検出されなめときは、直ちに入出力
バスアクセプトがバスリクエスト制御信号２５から入出
力てくスリクエスト（上位）を行った周辺制御ユニット
へ返却される。続いて、ここから入出力バスコマンドＣ
１と入出力バスアドレスＡＩ　とが、時間ｔ２からｔ３
にかけて入出力バス１０２に送出される。

入出力バスコマンドＣ１と入出力バスアドレスデータＡ
ｌとは、入出力バス１０２’ｔ−通じて人出カプロセッ
サ２の入出力バス制御器２８に入力され、ここでは入出
力バス１０２のコマンドとアドレスとの内容に応じてメ
モリバス制御器２７からメモリバスリクエストがメモリ
バス１００に出力され、ここには信号がないのでメモリ
バスアクセプトを直ちに戻す。次に、時間ｔ４〜ｔｓＫ
かけてメモリバス制御器２７から、入出力バスコマンド
Ｃ１に対応するメモリバスコマンドＣ１ｘとメモリバス
アドレスＡｌとが、メモリバス１００を通して主記憶装
置１２または演算処理プロセッサ１１の指足された領域
に格納される。

この時点すなわち時間ｔ４までは、メモリバス１００に
コマンド信号が検出されないので、カウンタ２３のカウ
ントは００ままであるが時間ｔ４にはコマンド信号が存
在するため時間ｔ５からはバスクロックに換算して１カ
ウントずつ上昇する。

なおこのカウンタは９カウントまで上昇すると、その次
がＯに戻る形式と仮足しである（特に最高カウントを９
にする必要はない）。続いてメモリデータＤ１〜Ｄ４が
メモリバス１００に転送されるので、メモリバス制御器
２７および入出力バス制御器２８全通して、時間ｔ１１
〜ｔｔｓにかけて入出力バス１０２にデータＤ１〜Ｄ４
が現われ、これを周辺制御ユニットに取込んで時間ｔｌ
の入出力バスリクエスト（上位）の目的が達成される。

このとき、メモリバス上のアドレスとデータとの間にバ
スクロックに換算して４クロック分のギャップが存在す
るのは、主記憶装置のアクセス時間によるものである。

また、メモリバス１００に信号のない時間ｔｔ４には、
他の入出力プロセッサからメモリバスコマンドＣ２とメ
モリバスアドレスＡｚ　（！：が出力されるのが見られ
る。

一方、このデータがメモリバス１０（ｌ占有している時
間ｔ１６に、入出力バスリクエスト（上位）信号がバス
リクエスト制御回路２５に入力されると、メモリバス１
００に信号があるので、あらかじめ定められた時間（こ
こではカウンタの５力ウント分）だけ遅れたｊｎ　ｋ基
準として入出力バスアクセプト（上位）が時間ｔ２１　
＝　１２２の間に出力され、これに応じて時間ｔ２２〜
ｔ２３に入出力バスコマンドＣ１と入出力アドレスＡ３
とが入出力バス１０２に表われ、メモリバスコマンドＣ
１ｘトメモリバスアドレスＡ３とが、時間ｈ４〜ｔ２５
の間にメモリバスｌＯＯに出力されており、これよりバ
スクロックに換算して３クロック分遅れてメモリバスデ
ータＤｌｏ〜が現われる。さらにこれよシ２クロック分
遅れて、入出力バス１０２に入出力バスデータ”１０〜
が出力されている。

次に、メモリバス１００に信号があり、入出力バスリク
エスト（上位）をバスリクエスト制御回路２５に出力し
ても直ちに入出力バスアクセプト（上位）が返送されな
い状況であっても、時間ｔ１７に入出力バスリクエスト
（下位）が周辺制御ユニットからバスリクエスト製作回
路２５へ出力すると、直ちに入力バスアクセプト（下位
）が返送され、時間ｔｔｓ〜ｔ１９には入出力バスコマ
ンドＣ３と入出力バスアドレスＡ２とが入出力バス１０
２に出力され、続いて時間ｔ１９〜ｔ２０には入出力バ
スデータＤＩ＋が出力されるようになる。

以上のようにメモリバス１００に信号があっても入出力
バス１０２が有効に使えるようになる。

〔発明の効果〕

以上詳細に説明したように本発明のバス制御方式ｄ１上
位バスの信号の監視全行い下位バスに接続された周辺制
御ユニットから上位バスのリクエストの際に上位バスが
使用されておればめらかじめ足められた時間だけ繰延べ
たアクセプト信号を返送する上位バス検出手段を設けて
、上位バス使用が可能となったときのみ上位バスのリク
エストのあった周辺制御ユニットに下位バスの占有全許
可したので、バス利用状況がよくなり電子計算機の処理
速度が同上するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の作ｉＩｃ！７を説明するタイ
ムチャート。

Claims (1)

【特許請求の範囲】
1. 少なくとも１個の主記憶装置が接続されているメモリバ
   スと少なくとも１個の周辺制御ユニットが接続されてい
   る入出力バスとを入出力プロセッサで中継し、前記主記
   憶装置と前記周辺制御ユニットとの間のデータ転送を制
   御するバス制御方式において、前記メモリバスのバスコ
   マンドが検出された時点からあらかじめ定められた時間
   の間は、メモリバス使用を伴う入出力バス使用許可信号
   の返送を繰延べる上位バスコマンド検出手段を備えてな
   ることを特徴とするバス制御方式。