JPS63149723A - 磁気カ−ド読取器インタフエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 磁気カード読取器とマイクロプロセッサ間のインタフェ
ースとして、シフトレジスタとパルスカウンタとを組合
せて使用し、シフトレジスタは磁気カードからのデータ
を読取り、カウンタが設定値を計数したときマイクロプ
ロセッサに対しカウンタから割込みを掛け、そのときの
みマイクロプロセッサはシフトレジスタを読取るように
して、簡易な構成でマイクロプロセッサに大きな負荷を
掛けることなく磁気カード読取器がデータ処理を行う場
合のインタフェースである。

［産業上の利用分野］ 本発明は磁気カード読取器の読取りデータをマイクロプ
ロセッサに伝送するとき使用するインタフェースに関す
る。

従来のこの種インタフェースはハードウェアで構成する
要素が極めて大規模なものとなり、高価になったから、
簡易な構成のものが要望された。

［従来の技術］ 磁気カード読取器により磁気カードに格納されているデ
ータを読取り、そのデータをマイクロプロセッサに取り
込んで処理することが多くなった。

データ容量１２８バイトのようなカードに磁気的に記憶
された内容を、読取器において短時間に読取り、マイク
ロプロセッサへ伝送する。このときデータの読取り速度
が速いため、読取りデータをそのままマイクロプロセッ
サへ送っていると、マイクロプロセッサはその処理に掛
かり切りになる。

そのことについて先ず説明する。通常は読取器・ホスト
コンピュータ間に第３図に示すようなインタフェースを
使用している。第３図において、１は磁気カード読取器
、２はマイクロプロセッサＭＰＵ、３はランダムアクセ
スメモリＲＡＭ、４はカウンタ、５は書込みパルス発生
回路、６は読取器ｌに内蔵するカードクロツタパルス発
生器、７はクロ・ツクパルス発生器の出力クロックＲＣ
Ｐ。

８はカード読取データＲＤＤ、９はカード保持信号を示
す。カード読取器１において読取ったデータをメモリ３
に取込み、その後マイクロプロセッサ２へ伝送する。即
ちカード保持信号９がカード読取器１から、またクロッ
クパルス７ＲＣＰが、それぞれ書込パルス発生回路５へ
印加される。クロックパルス７ＲＣＰと読取データ８Ｒ
ＤＤとの時間的関係は、第４図に示すようになっている
。

即ちクロック７ＲＣＰの間隔は５００μ秒よりや−大き
い程度で、読取データ８ＲＤＤは各クロックと略対応し
約１０μ秒の幅で、例えば“０”を示す有パルスと、“
１′″を示す無パルスとである。書込パルス発生回路５
ではクロック７ＲＣＰと、殆ど同じ形式で書込パルスＷ
Ｒを作る。カウンタ４においてクロック７ＲＣＰを１つ
数えると毎に＋１をカウントする。そのカウント値が変
わる毎にメモリ３ＲＡＭに対するアドレスを得て、それ
が変化して行く。メモリ３ＲＡＭの所定アドレスに対し
書込パルスＷＲのタイミングでデータＤｉｎを書込んで
行く。１２８バイトのデータが格納し終わると、カード
が保持器から外れるため、カード保持中の例えば“Ｌ”
の信号がカード無しの信号“Ｈ”になるので、これをス
テータス信号としてマイクロプロセッサ２に伝送し判断
される。そしてメモリ３ＲＡＭの読出動作に入る。まず
リセット信号をカウンタ４に与えカウンタをリセットし
、次に読出ＲＤ倍信号カウンタ４に与えてアドレスを作
る。そのアドレスによりメモリ３ＲＡＭが順序立てて読
出しされる。読取データはＤ信号でマイクロプロセッサ
２へ送られる。

［発明が解決しようとする問題点］ 第４図の回路ではメモリ３ＲＡＭとカウンタ４と、書込
みパルス発生回路５を必要とし、回路規模が大型化する
ため、装置が高価となった。例えばメモリ３が容量１０
２４ビツトであるとき、１ビツト対応に１アドレスを付
けるため、カウンタ４からのアドレス線を１０本必要と
し、カウンタ本体はパンケージを３個使って構成するよ
うになる。

またマイクロプロセッサ２の処理動作はカード読取器１
の読取出力を直接受取ってはいないが、メモリ３に読込
まれたことを知り、それを読出すときば読終わるまで掛
かり切りになっていて、マイクロプロセッサ４の負荷が
大きかった。

本発明の目的は前述の欠点を改善し、磁気カード読取器
とマイクロプロセッサ間のインタフェースを、比較的簡
易な構成で提供し、且つマイクロプロセッサの負荷を軽
くすることにある。

［問題点を解決するための手段］ 第１図は本発明の原理構成を示す図である。第１図にお
いて、１は磁気カード読取器、２はマイクロプロセッサ
ＭＰＵ、４はカウンタ、７はカウンタ４用で且つシフト
レジスタ１０に対するクロックＲＣＰ、８はカード読取
データＲＤＤ、１０はシフトレジスタ、１１はカウンタ
４からマイクロプロセッサ２への割込信号、１２はシフ
トレジスタ１０からマイクロプロセッサ２へのデータ信
号を示す。磁気カード読取器１から読取ったシリアルデ
ータを、マイクロプロセッサ２に取り込むためのインタ
フェースにおいて、本発明は下記の構成としている。

磁気カード読取器１から読取ったシリアルデータを、読
込みクロック７で読込んで順次にシフトするシフトレジ
スタ１０と、前記読込みクロック７を計数するカウンタ
４とを具備し、カウンタ４により設定されたビット数毎
にマイクロプロセッサ２に割込み信号１１を送り、シフ
トレジスタ１０のデータを読取ることである。

〔作用］ 磁気カード読取器１から読取ったシリアルデータ８ＲＤ
Ｄは、シフトレジスタ１０に書込まれ、そのときクロッ
ク７ＲＣＰが読込みクロックとして印加される。またク
ロック７ＲＣＰはカウンタ４を歩進させて、シフトレジ
スタ１０の最大ビット数と等しい数を計数した時に割込
信号１１をマイクロプロセッサ２へ送る。マイクロプロ
セッサ２は割込信号１１を受けてシフトレジスタ１０に
対しデータ読取りを指示するから、データ信号１２とし
てシフトレジスタ１０のデータを読取ることができる。

このときマイクロプロセッサ２、カウンタ４、シフトレ
ジスタ１０はそれぞれ同一ビット数例えば４ビツト、８
ビツト、１６ビツトなどを並列処理するように構成しで
あるから、そのビット数毎に区切った動作となる。

［実施例］ 第２図は本発明の実施例の構成を示す図であるゆ第２図
において、第１図と同一の符号は同様のものを示す。第
２図において、カウンタ４とシフトレジスタ１０は共に
半導体集積回路で構成する。

６はカード読取器１に内蔵するカードクロツタパルス発
生器、９はカード保持信号、１３は続出指令信号で、マ
イクロプロセッサ２からシフトレジスタ１０に与えるも
の、１４はカウンタ４のリセット信号、１５はカード保
持信号によりカード保持中か否かをマイクロプロセッサ
２へ送るステータス信号を示す。

カード保持信号９は磁気カードが読取器１に保持されて
いるとき、例えば“Ｌ”の信号を発するもので、この信
号によりカウンタ４とシフトレジスタ１０の動作をイネ
ーブルとする。またこの信号はマイクロプロセッサ２に
ステータス信号として与えられ、マイクロプロセッサ２
はカード保持中であることを確認して処理動作を行う。

カードクロツタパルス発生器６からは動作用クロックが
発生され、クロック７ＲＣＰとしてカウンタ４とシフト
レジスタ１０に与えられる。カウンタ４は計数を始める
。カードが読取器１内を動かされデータ読取りが始まっ
たとき、データ８ＲＤＤがシフトレジスタ１０の端子Ｄ
ｉｎへ与えられ、次いでクロック７ＲＣＰにより順次シ
フトされる。カウンタ４がシフトレジスタ１０のシフト
数例えば８まで計数したとき、カウンタ４の出力端子Ｃ
の電位変化を利用した割込信号１１をマイクロプロセッ
サ２へ送出する。そのときシフトレジスタ１０ではレジ
スタ内にデータが丁度満杯となっていて、カウンタ４は
同数数えたことで端子の電位変化をマイクロプロセッサ
２への割込信号とする。マイクロプロセッサ２は割込信
号１１により処理動作を中断してシフトレジスタ１０を
読出す指令１３と、カウンタ４に対するリセット信号１
４をそれぞれ印加する。シフトレジスタ１０からはその
出力端子例えばＱＡ−ＱＨから８ビツトのデータがデー
タ線１２を介して同時にマイクロプロセッサ２へ送出さ
れ、読取処理される。磁気カードｌからの次のデータは
前述のようにシフトレジスタ１０へ順次取込まれる。そ
のときマイクロプロセッサ２は前記データを処理してか
ら、中断した動作を再開する。そしてシフトレジスタ１
０が次の満杯となったときマイクロプロセッサ２は次の
割込信号を受ける。このようにマイクロプロセッサ２の
処理はシフトレジスタ１０の動作に対応した間歇処理で
磁気カード読取器の出力データを処理することができる
。

カード保持信号９を利用するステータス信号１５はカー
ドが抜かれたとき、例えば“Ｈ”に変わるため、マイク
ロプロセッサ２はその後のデータ８ＲＤＤなどの入力が
あったとしても、それを無効とし、読取処理から開放さ
れる。

［発明の効果コ このようにして本発明によると、カード読取器からの読
取データが連続して取出されても、カウンタとシフトレ
ジスタという簡易な構成のインタフェースにより、所定
のビット数毎に区切っての動作としている。そのため並
列データとしてマイクロプロセッサに送るから、マイク
ロプロセッサの取込み処理を間歇的に例えば磁気カード
のバイト回数だけ繰り返して行うことで良い。したがっ
てマイクロプロセッサはカード読取器が動作を始めて以
後、全ての時間をデータ処理に掛かり切りでは無く、他
の処理を行うことも出来て、負荷の軽減となっている。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図は本発明の実施例の構成を示す図、第３図は従来
のインタフェースの構成を示す図、第４図は第３図の動
作説明用の図である。 １・・−カード読取器　　　２−・−マイクロプロセッ
サ４−カウンタ　　　　　　７−クロックＲＣＰ８・−
・カード読取データＲＤｐ １０・−・シフトレジスタ １１・−・割込信号 １２−シフトレジスタからマイクロプロセッサへのデー
タ信号 特許出願人　　　　富士通株式会社 代　理　人　　弁理士　　鈴木栄祐 木発明の原理禰戚口 第１ｙｌ 第２図 第３ｒｓ 第乙図

Claims (1)

1. 【特許請求の範囲】 磁気カード読取器（１）から読取ったシリアルデータを
   、マイクロプロセッサ（２）に取り込むためのインタフ
   ェースにおいて、 磁気カード読取器（１）から読取ったシリアルデータを
   、読込みクロック（７）で読込んで順次にシフトするシ
   フトレジスタ（１０）と、 前記読込みクロック（７）を計数するカウンタ（４）と
   を具備し、 カウンタ（４）により設定されたビット数毎にマイクロ
   プロセッサ（２）に割込み信号（１１）を送り、シフト
   レジスタ（１０）のデータを読取ること を特徴とする磁気カード読取器のインタフェース。