JPH05101016A - キヤツシユスヌーピング制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 １度のバーストで複数のブロックデータを書
き込むことができるキャッシュスヌーピング制御装置を
提供すること。 【構成】 バス上のアドレスを保持するラッチ回路１
と、バースト転送回数をカウントするバーストカウンタ
回路２と、ブロックパルス信号を出力するブロック検出
回路３と、アドレスカウンタ回路４と、バースト転送開
始信号がバスから入力されるとラッチ回路１が保持する
アドレスを出力し、ブロックパルス信号が入力されると
アドレスカウンタ回路４が保持するアドレスを出力する
アドレスセレクタ５と、キャッシュ制御に使用するキャ
ッシュ制御回路６とを有する。 【効果】 スレーブとのシェークハンドを行なう時間を
減らすことができるので、情報処理装置の性能を向上さ
せることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバーストモードでメモリ
にデータを書き込むことができるバスを有する情報処理
装置におけるキャッシュスヌーピング制御装置の改良に
関する。

【０００２】

【従来の技術】従来のキャッシュスヌーピング制御装置
はバーストアクセスを開始するときに、バスに出力され
るアドレスとバースト転送開始信号によって１ブロック
毎にバスを獲得するスヌーピング制御を実行している。

【０００３】

【発明が解決しようとする課題】しかし、上述した従来
のキャッシュスヌーピング制御装置では、バーストモー
ドで書き込みをする際に、キャッシュ内の２ブロック分
以降はスヌーピングをすることができないので、１ブロ
ック分のみしかバースト転送をすることができず、バス
の能力を十分に活用していなかった。そのため、情報処
理装置の能力低下を招くという欠点があった。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、バーストモードでメモリにデ
ータを書き込むことができるバスを有する情報処理装置
において、バス上のアドレスを保持するラッチ回路と、
バースト転送回数をカウントするバーストカウンタ回路
と、このバーストカウンタ回路の出力カウント値を参照
してキャッシュ内の１データブロックに相当するデータ
が送られる度にブロックパルス信号を出力するブロック
検出回路と、前記ラッチ回路のアドレスを前記ブロック
検出回路の出力であるブロックパルス信号毎にカウント
アップおよびカウントダウンするアドレスカウンタ回路
と、バースト転送開始信号がバスから入力されると前記
ラッチ回路が保持するアドレスを出力し、前記ブロック
検出回路が出力するブロックパルス信号が入力されると
前記アドレスカウンタ回路が保持するアドレスを出力す
るアドレスセレクタと、このアドレスセレクタの出力で
あるアドレスをスヌーピングアドレスとして第１の入力
端に入力し、前記バースト転送開始信号と前記ブロック
検出回路の出力であるブロックパルス信号との論理積を
スヌーピングストローブとして第２の入力端に入力して
キャッシュ制御に使用するキャッシュ制御回路とを有し
ている。

【０００５】

【実施例】以下本発明の実施例を図面によって説明す
る。図１は本発明の一実施例における構成を示す回路図
である。同図において、１はバス上のアドレスを保持す
るラッチ回路、２はバースト転送回数をカウントするバ
ーストカウンタ回路、３はバーストカウンタ回路２の出
力カウント値を参照してキャッシュ内の１データブロッ
クに相当するデータが送られる度にブロックパルス信号
を出力するブロック検出回路、４はラッチ回路１のアド
レスをブロック検出回路３の出力であるブロックパルス
信号毎にカウントアップおよびカウントダウンするアド
レスカウンタ回路、５はバースト転送開始信号がバスか
ら入力されるとラッチ回路１が保持するアドレスを出力
し、ブロック検出回路３が出力するブロックパルス信号
が入力されるとアドレスカウンタ回路４が保持するアド
レスを出力するアドレスセレクタ、６はアドレスセレク
タ５の出力であるアドレスをスヌーピングアドレスとし
て第１の入力端に入力し、前記バースト転送開始信号と
ブロック検出回路３の出力であるブロックパルス信号と
の論理積をスヌーピングストローブとして第２の入力端
に入力してキャッシュ制御に使用するキャッシュ制御回
路である。

【０００６】次に、上記実施例の動作について図１の回
路図および図２のタイムチャートを参照して説明する。
バスを獲得しているバスマスタからバス上にアドレス信
号が出力され、バースト転送開始信号がアクティブにな
ると（図２ではいずれの信号もアクティブローで示して
いる）、バースト転送開始信号の立ち下がりでアドレス
がラッチ回路１に保持され、アドレスセレクタ５に出力
される。アドレスセレクタ５はラッチ回路１から入力さ
れたアドレスをバースト転送開始信号によってスヌーピ
ングアドレスとしてキャッシュ制御回路６へ選択的に出
力する。キャッシュ制御回路６はバースト転送開始信号
の立ち上がりで、入力されたスヌーピングアドレスをサ
ンプリングし、そのスヌーピングアドレスに対応するキ
ャッシュブロックがキャッシュ内に存在するときはその
ブロックを無効にし、キャッシュにヒットしないように
する。一方、バーストカウンタ回路２はコマンド信号が
アクティブの間クロックをカウントし、ブロック検出回
路３はバーストカウンタ回路２があらかじめ定められた
１ブロック分の長さのクロック（図２の例では４クロッ
ク）をカウントすると、ブロックパルス信号を出力す
る。バーストがブロックの切れ目で始まらないことがあ
るバスの場合、ブロック検出回路３はラッチ回路１の出
力も参照してブロックパルス信号を出力する。アドレス
カウンタ回路４はこのブロックパルス信号の立ち下がり
でラッチ回路１から入力されていたアドレスをカウント
アップまたはカウントダウンさせる。またアドレスセレ
クタ５は同様にブロックパルス信号の立ち下がりでアド
レスカウンタ回路４が出力するアドレスをスヌーピング
アドレスとしてキャッシュ制御回路６へ選択的に出力す
る。このようにしてバーストが２ブロック分以上継続す
るときはアドレスセレクタ５はアドレスカウンタ回路４
が出力するアドレスをキャッシュ制御回路６へ出力す
る。

【０００７】

【発明の効果】以上説明したように、本発明は、１ブロ
ック毎にバスを獲得する必要が無いので、スレーブとの
シェークハンドを行なう時間を減らすことができ、情報
処理装置の性能を向上させることができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における回路図。

【図２】実施例のタイムチャート。

【符号の説明】

１ ラッチ回路 ２ バーストカウンタ回路 ３ ブロック検出回路 ４ アドレスカウンタ回路 ５ アドレスセレクタ ６ キャッシュ制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 バーストモードでメモリにデータを書き
   込むことができるバスを有する情報処理装置において、 バス上のアドレスを保持するラッチ回路と、 バースト転送回数をカウントするバーストカウンタ回路
   と、 このバーストカウンタ回路の出力カウント値を参照して
   キャッシュ内の１データブロックに相当するデータが送
   られる度にブロックパルス信号を出力するブロック検出
   回路と、 前記ラッチ回路のアドレスを前記ブロック検出回路の出
   力であるブロックパルス信号毎にカウントアップおよび
   カウントダウンするアドレスカウンタ回路と、 バースト転送開始信号がバスから入力されると前記ラッ
   チ回路が保持するアドレスを出力し、前記ブロック検出
   回路が出力するブロックパルス信号が入力されると前記
   アドレスカウンタ回路が保持するアドレスを出力するア
   ドレスセレクタと、 このアドレスセレクタの出力であるアドレスをスヌーピ
   ングアドレスとして第１の入力端に入力し、前記バース
   ト転送開始信号と前記ブロック検出回路の出力であるブ
   ロックパルス信号との論理積をスヌーピングストローブ
   として第２の入力端に入力してキャッシュ制御に使用す
   るキャッシュ制御回路とを含むことを特徴とするキャッ
   シュスヌーピング制御装置。