JPH1055317A - バックアップメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 消費電流を抑えながら高速処理の行えるバッ
クアップメモリ回路を提供すること。 【解決手段】 バッテリーバックアップを行う低速メモ
リ１０と、当該低速メモリと同一アドレスの領域を有す
ると共に、バッテリーバックアップを有しない高速メモ
リ２０と、これら低速メモリ及び高速メモリのうち同一
アドレスについては高速メモリのタイミングでデータを
書き込むプロセッサ３０と、このプロセッサと当該低速
メモリとの間に挿入されて、当該プロセッサの出力する
高速メモリへの書込み信号を低速メモリに対する書込み
信号に遅延させる遅延回路４０とを備え、前記低速メモ
リ及びこれと同一アドレスの高速メモリにプロセッサが
書込み動作を行うときは、データの書込みを単発で行う
ことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シーケンス制御装
置等のような高い信頼性の要請される機器に用いられる
電池によるメモリバックアップを行う装置に掛り、特に
バックアップメモリ回路の回路動作の高速化に関する。

【０００２】

【従来の技術】本出願人の提案にかかる実開昭６３−５
５３９号公報に開示されているように、メモリ装置をバ
ッテリを用いてバックアップすることが行われている。
他方で、データ処理を高速化するために、従来の低速メ
モリに代えて高速メモリを使用したいという要請があ
る。

【０００３】この場合、高速メモリでは、例えば高速Ｓ
ＲＡＭの値として、アクセスタイムが１５ｎＳで、バッ
クアップ時の消費電流は５〜１０μＡ程度になってい
る。これに対して、低速メモリでは、例えば通常のＳＲ
ＡＭの値として、アクセスタイムが５５ｎＳで、バック
アップ時の消費電流は0.1〜１μＡ程度になっている。
そこで、メモリをバックアップさせた回路を高速化する
為に、高速メモリを採用すると、消費電流の増大が問題
となる。

【０００４】

【発明が解決しようとする課題】この解決策として、従
来は二つ存在していた。第一は、大容量のバッテリを採
用することであるが、機器の小型化の要請に反する。第
二は、高速メモリではなく従前の低速メモリを使用して
消費電流を少なくすることであるが、高速処理の要請に
反する。本発明はこのような課題を解決したもので、消
費電流を抑えながら高速処理の行えるバックアップメモ
リ回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記の目的を達成する本
発明は、バッテリーバックアップを行う低速メモリ１０
と、当該低速メモリと同一アドレスの領域を有すると共
に、バッテリーバックアップを有しない高速メモリ２０
と、これら低速メモリ及び高速メモリのうち同一アドレ
スについては高速メモリのタイミングでデータを書き込
むプロセッサ３０と、このプロセッサと当該低速メモリ
との間に挿入されて、当該プロセッサの出力する高速メ
モリへの書込み信号を低速メモリに対する書込み信号に
遅延させる遅延回路４０とを備え、前記低速メモリ及び
これと同一アドレスの高速メモリにプロセッサが書込み
動作を行うときは、データの書込みを単発で行うことを
特徴としている。

【０００６】本発明の構成によれば、低速メモリ及びこ
れと同一アドレスの高速メモリにプロセッサが書込み動
作を行うときは、データの書込みを単発で行うことで、
高速メモリへの書込み動作でメモリ処理の高速性を確保
すると共に、低速メモリへの書込み動作でバッテリーバ
ックアップを確保している。データの書込みを単発とし
ていることで、高速メモリと低速メモリの書込み速度の
相違に起因して連続したデータ書込みの際に生じる不都
合を回避している。

【０００７】

【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、低速メモリ１０は、バッテリーを接
続してバックアップを行う。高速メモリ２０は、低速メ
モリ１０と同一アドレスの領域を有すると共に、バッテ
リーバックアップを有しない。プロセッサ３０は、低速
メモリ１０及び高速メモリ２０のうち同一アドレスにつ
いては、高速メモリ２０のタイミングでデータを書き込
む。遅延回路４０は、プロセッサ３０と低速メモリ１０
との間に挿入されて、プロセッサ３０の出力する高速メ
モリ２０への書込み信号を低速メモリ１０に対する書込
み信号に遅延させるもので、例えばラッチ回路が使用さ
れる。プロセッサ３０と、高速メモリ２０及び遅延回路
４０との間は、アドレス／データバス及び書込み／読出
のコントロール信号線で接続されている。

【０００８】プロセッサ３０が、低速メモリ１０及びこ
れと同一アドレスの高速メモリ２０に書込み動作を行う
のは、バッテリーバックアップを行う必要性のあるデー
タの大切なものに限られる。例えば、ユーザープログラ
ム中のレジスタのデータやタイマの状態である。これに
対して、高速メモリ２０のみに書き込まれ、低速メモリ
１０への書込みを行わないデータは、プロセッサ３０が
演算の中間で取り扱うデータや、スタックエリアに書き
込まれたデータ等である。

【０００９】このように構成された装置の動作を次に説
明する。図２は高速メモリ及び低速メモリに対する書込
み動作を説明する波形図で、（Ａ）は高速メモリデータ
信号、（Ｂ）は高速メモリライトパルス、（Ｃ）は低速
メモリデータ信号、（Ｄ）は低速メモリライトパルスを
表している。高速メモリデータ信号は、書込み周期Ｔ ₁
で書込みデータの更新が行われている。高速メモリライ
トパルスは、高速メモリデータ信号が確定した頃合いを
見計らって出力される。低速メモリデータ信号は、書込
み周期Ｔ₂で書込みデータの更新が行われているが、遅
延回路４０の影響で高速メモリデータ信号のタイミング
に比較して期間τだけ遅延している。低速メモリライト
パルスは、低速メモリデータ信号が確定した頃合いを見
計らって出力される。低速メモリデータ信号の書込み周
期Ｔ₂は、高速メモリデータ信号の書込み周期Ｔ₁に比較
して長いので、低速メモリデータ信号の書込み途中で高
速メモリ２０側の書込みデータの更新があっても、低速
メモリ１０は従前の書込みデータの書込みを継続する。

【００１０】次に、読出動作について説明する。高速メ
モリ２０からデータを読みだすときは、低速メモリ１０
に接続されている信号は変化させない。次に、バッテリ
ーバックアップした低速メモリ１０を読出すのは、電源
立ち上げ時に一括して高速メモリ２０に複写する場合で
ある。通常動作時には、データの読出は高速メモリ２０
からのみ行い、メモリ処理を高速化している。

【００１１】尚、低速メモリ１０及びこれと同一アドレ
スの高速メモリ２０にプロセッサ３０が書込み動作を行
うときに、データの書込みを単発で行うことは、シーケ
ンス制御装置のように一定周期で接点信号を取り込むと
か、センサ信号を取り込んで記憶するような用途の多い
分野では、事実上の運用に差し支えを生じない。

【００１２】なお、上記実施例においてはデータの書込
みを単発で行う場合を示したが、本発明の変形実施例と
して、データの書込みを連続して行う場合に対処する必
要のある用途では、高速メモリ２０の他にバッテリーバ
ックアップした低速メモリ１０にも書き込む必要のある
場合には、高速メモリ２０の高速処理を犠牲にして低速
メモリ１０への書込み処理と同期をとる構成にするとよ
い。

【００１３】

【発明の効果】以上説明したように本発明によれば、遅
延回路４０を設けてバッテリーバックアップした低速メ
モリ１０への書き込みを処理しているので、プロセッサ
３０は高速メモリ２０への書込み動作が終了すれば、低
速メモリ１０への書込み動作が終了していなくても、高
速メモリ２０の読出や演算を行うことができるので、バ
ッテリーバックアップしたメモリの回路動作を高速化で
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】高速メモリ及び低速メモリに対する書込み動作
を説明する波形図である。

【符号の説明】

１０ 低速メモリ ２０ 高速メモリ ３０ プロセッサ ４０ 遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】バッテリーバックアップを行う低速メモリ
   （１０）と、 当該低速メモリと同一アドレスの領域を有すると共に、
   バッテリーバックアップを有しない高速メモリ（２０）
   と、 これら低速メモリ及び高速メモリのうち同一アドレスに
   ついては高速メモリのタイミングでデータを書き込むプ
   ロセッサ（３０）と、 このプロセッサと当該低速メモリとの間に挿入されて、
   当該プロセッサの出力する高速メモリへの書込み信号を
   低速メモリに対する書込み信号に遅延させる遅延回路
   （４０）とを備え、 前記低速メモリ及びこれと同一アドレスの高速メモリに
   プロセッサが書込み動作を行うときは、データの書込み
   を単発で行うことを特徴とするバックアップメモリ回
   路。