JP2797836B2 - ダブルバッファメモリ方式 - Google Patents
ダブルバッファメモリ方式Info
- Publication number
- JP2797836B2 JP2797836B2 JP13791692A JP13791692A JP2797836B2 JP 2797836 B2 JP2797836 B2 JP 2797836B2 JP 13791692 A JP13791692 A JP 13791692A JP 13791692 A JP13791692 A JP 13791692A JP 2797836 B2 JP2797836 B2 JP 2797836B2
- Authority
- JP
- Japan
- Prior art keywords
- mode
- buffer memory
- data
- cycle time
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Transfer Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、二系統のバッファメモ
リで交互にデータの書き込みと読み出しを行なうダブル
バッファメモリ方式に関する。
リで交互にデータの書き込みと読み出しを行なうダブル
バッファメモリ方式に関する。
【０００２】
【従来の技術】従来、この種のダブルバッファメモリ方
式は、入力データの１周期分のデータを格納することが
できるＲＡＭ（ランダムアクセスメモリ）を二系統備
え、図３の（ａ）〜（ｇ）に示すような書き込み及び読
み出し動作を行なっていた。すなわち、一方のＲＡＭ２
０又は２１に初めの１周期Ｔ分のデータを格納し、他方
のＲＡＭ２１又は２０に次の１周期Ｔ分のデータを格納
していた。そして、データの読み出しについては、入力
処理の最中でない方のＲＡＭ２０又は２１にアクセスす
ることにより行なっていた。
式は、入力データの１周期分のデータを格納することが
できるＲＡＭ（ランダムアクセスメモリ）を二系統備
え、図３の（ａ）〜（ｇ）に示すような書き込み及び読
み出し動作を行なっていた。すなわち、一方のＲＡＭ２
０又は２１に初めの１周期Ｔ分のデータを格納し、他方
のＲＡＭ２１又は２０に次の１周期Ｔ分のデータを格納
していた。そして、データの読み出しについては、入力
処理の最中でない方のＲＡＭ２０又は２１にアクセスす
ることにより行なっていた。
【０００３】また、これら二系統のＲＡＭ２０，２１に
おけるメモリブロックの切替については、入力周期によ
って自動的に行ない、メモリブロックの読み出しについ
ては、入力の１周期Ｔよりも速い時間で読み出すように
処理していた。
おけるメモリブロックの切替については、入力周期によ
って自動的に行ない、メモリブロックの読み出しについ
ては、入力の１周期Ｔよりも速い時間で読み出すように
処理していた。
【０００４】
【発明が解決しようとする課題】上述した従来のダブル
バッファメモリ方式では、ＲＡＭ２０，２１のメモリ容
量が１周期に入力されるデータ量の２倍必要であるの
で、入力するデータ量が多量の場合には、ＲＡＭ２０，
２１のメモリ容量を膨大な量に設計しなければならな
い。また、二系統のＲＡＭ２０，２１が入力周期Ｔに同
期して切り替わるようになっているので、入力データを
読み出すタイミングが常に１周期Ｔだけ遅くなる（図３
の（ｇ））という問題があった。
バッファメモリ方式では、ＲＡＭ２０，２１のメモリ容
量が１周期に入力されるデータ量の２倍必要であるの
で、入力するデータ量が多量の場合には、ＲＡＭ２０，
２１のメモリ容量を膨大な量に設計しなければならな
い。また、二系統のＲＡＭ２０，２１が入力周期Ｔに同
期して切り替わるようになっているので、入力データを
読み出すタイミングが常に１周期Ｔだけ遅くなる（図３
の（ｇ））という問題があった。
【０００５】本発明は、上記従来の課題を解決するため
になされたもので、メモリ容量が少なくて済み、しかも
書き込みと読み出しの遅延時間を著しく短縮することが
できるダブルバッファメモリ方式を提供することを目的
とする。
になされたもので、メモリ容量が少なくて済み、しかも
書き込みと読み出しの遅延時間を著しく短縮することが
できるダブルバッファメモリ方式を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１のバッファメモリと第２のバッファメ
モリとを有し、第１及び第２のバッファメモリがデータ
の書き込みと読み出しを交互に行なうダブルバッファメ
モリ方式において、上記第１のバッファメモリは、デー
タの書き込みと読み出しを行なう第１の記憶手段と、こ
の第１の記憶手段を、第１の周期時間内で書き込みモー
ドにした後、第２の周期時間だけ読み出しモードに切り
替える第１のモード切替手段と、を有し、上記第２のバ
ッファメモリは、データの書き込みと読み出しを行なう
第２の記憶手段と、この第２の記憶手段を、上記第１の
周期時間の残存時間で書き込みモードにした後、上記第
２の周期時間後に所定時間だけ読み出しモードに切り替
える第２のモード切替手段とを有する構成としてある。
また、必要に応じ、上記第１及び第２の記憶手段を、ラ
ンダムアクセスメモリで形成し、上記第１のモード切替
手段を、上記第１の周期時間の初めの３分の１だけ書き
込みモードにした後、上記第２の周期時間だけ読み出し
モードにする第１のフリップフロップで形成し、上記第
２のモード切替手段を、上記第１の周期時間の残り３分
の２だけ書き込みモードにした後、上記第２の周期時間
後に読み出しモードにする第２フリップフロップで形成
した構成としてある。
に本発明は、第１のバッファメモリと第２のバッファメ
モリとを有し、第１及び第２のバッファメモリがデータ
の書き込みと読み出しを交互に行なうダブルバッファメ
モリ方式において、上記第１のバッファメモリは、デー
タの書き込みと読み出しを行なう第１の記憶手段と、こ
の第１の記憶手段を、第１の周期時間内で書き込みモー
ドにした後、第２の周期時間だけ読み出しモードに切り
替える第１のモード切替手段と、を有し、上記第２のバ
ッファメモリは、データの書き込みと読み出しを行なう
第２の記憶手段と、この第２の記憶手段を、上記第１の
周期時間の残存時間で書き込みモードにした後、上記第
２の周期時間後に所定時間だけ読み出しモードに切り替
える第２のモード切替手段とを有する構成としてある。
また、必要に応じ、上記第１及び第２の記憶手段を、ラ
ンダムアクセスメモリで形成し、上記第１のモード切替
手段を、上記第１の周期時間の初めの３分の１だけ書き
込みモードにした後、上記第２の周期時間だけ読み出し
モードにする第１のフリップフロップで形成し、上記第
２のモード切替手段を、上記第１の周期時間の残り３分
の２だけ書き込みモードにした後、上記第２の周期時間
後に読み出しモードにする第２フリップフロップで形成
した構成としてある。
【０００７】
【作用】本発明によれば、第１の周期時間内に第１の記
憶手段の書き込み動作が行なわれ、その終了後、第１の
記憶手段の読み出し動作が第２の時間だけ行なわれると
ともに、第２の記憶手段の書き込み動作が第１の周期時
間の残存時間だけ行なわれる。そして、第２の周期時間
が経過して第１の記憶手段の読み出し動作が終了する
と、第２の記憶手段が書き込み動作から読み出し動作に
切り替り、所定時間だけ第２の記憶手段による読み出し
動作が行なわれる。
憶手段の書き込み動作が行なわれ、その終了後、第１の
記憶手段の読み出し動作が第２の時間だけ行なわれると
ともに、第２の記憶手段の書き込み動作が第１の周期時
間の残存時間だけ行なわれる。そして、第２の周期時間
が経過して第１の記憶手段の読み出し動作が終了する
と、第２の記憶手段が書き込み動作から読み出し動作に
切り替り、所定時間だけ第２の記憶手段による読み出し
動作が行なわれる。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係るダブルバ
ッファメモリ方式を示す。図１において、符号１は第１
系統のＲＡＭ（ランダムアクセスメモリ）であり、入力
周期タイミング信号ａに基づくプリップフロップ２の制
御によって、データｂの書き込みモードと読み出しモー
ドとに切り替えられる。具体的には、図２（ａ）〜
（ｃ）に示すように、ＲＡＭは、フリップフロップ２の
制御により、１周期Ｔの間のＴ1 の間に入力されるデー
タｂの３分の１を書き込み図２の（ｄ）に示すように、
周期Ｔ2 の間で格納していたデータｂを読み出す。符号
３は、ＲＡＭ１のアドレスを制御するカウンタである。
て説明する。図１は、本発明の一実施例に係るダブルバ
ッファメモリ方式を示す。図１において、符号１は第１
系統のＲＡＭ（ランダムアクセスメモリ）であり、入力
周期タイミング信号ａに基づくプリップフロップ２の制
御によって、データｂの書き込みモードと読み出しモー
ドとに切り替えられる。具体的には、図２（ａ）〜
（ｃ）に示すように、ＲＡＭは、フリップフロップ２の
制御により、１周期Ｔの間のＴ1 の間に入力されるデー
タｂの３分の１を書き込み図２の（ｄ）に示すように、
周期Ｔ2 の間で格納していたデータｂを読み出す。符号
３は、ＲＡＭ１のアドレスを制御するカウンタである。
【０００９】一方、符号１１は第２系統のＲＡＭであ
り、フリップフロップ１２の制御によって、データｂの
書き込みモードと読み出しモードとに切り替えられる。
具体的には図２の（ｅ）に示すように、カウンタ３から
の出力に基づいて、フリップフロップ１２が、ＲＡＭ１
の格納メモリが一杯になった時点でＲＡＭ１１を書き込
みモードに切り替える。したがって、ＲＡＭ１１は周期
Ｔ1 の残り時間にデータｂの３分の２を書き込む。ま
た、フリップフロップ１２は、図２の（ｆ）に示すよう
に、ＲＡＭ１の書き込み時及び読み出し終了時にＲＡＭ
１１が読み出しモードになるようにＲＡＭ１１を制御す
る。符号１３は、ＲＡＭ１１のアドレスを制御するカウ
ンタである。
り、フリップフロップ１２の制御によって、データｂの
書き込みモードと読み出しモードとに切り替えられる。
具体的には図２の（ｅ）に示すように、カウンタ３から
の出力に基づいて、フリップフロップ１２が、ＲＡＭ１
の格納メモリが一杯になった時点でＲＡＭ１１を書き込
みモードに切り替える。したがって、ＲＡＭ１１は周期
Ｔ1 の残り時間にデータｂの３分の２を書き込む。ま
た、フリップフロップ１２は、図２の（ｆ）に示すよう
に、ＲＡＭ１の書き込み時及び読み出し終了時にＲＡＭ
１１が読み出しモードになるようにＲＡＭ１１を制御す
る。符号１３は、ＲＡＭ１１のアドレスを制御するカウ
ンタである。
【００１０】次に、本実施例の動作について説明する。
まず、ＲＡＭ１を書き込みモードにし、ＲＡＭ１１を読
み出しモードにしておく。図２の（ｂ）に示すように、
外部からデータｂが入力されると、周期Ｔ1 の３分の１
時間だけＲＡＭ１にデータｂが格納される（図２の
（ｃ））とともに、ＲＡＭ１１からはデータｂの読み出
しが行なわれる。そして、周期Ｔ1 を経過し、ＲＡＭ１
のメモリが一杯になった時点で、フリップフロップ２の
制御によってＲＡＭ１が読み出しモードに切り替わり、
周期Ｔ2時間だけＲＡＭ１からデータが出力される（図
２の（ｄ））。
まず、ＲＡＭ１を書き込みモードにし、ＲＡＭ１１を読
み出しモードにしておく。図２の（ｂ）に示すように、
外部からデータｂが入力されると、周期Ｔ1 の３分の１
時間だけＲＡＭ１にデータｂが格納される（図２の
（ｃ））とともに、ＲＡＭ１１からはデータｂの読み出
しが行なわれる。そして、周期Ｔ1 を経過し、ＲＡＭ１
のメモリが一杯になった時点で、フリップフロップ２の
制御によってＲＡＭ１が読み出しモードに切り替わり、
周期Ｔ2時間だけＲＡＭ１からデータが出力される（図
２の（ｄ））。
【００１１】この動作と並行して、カウンタ３の出力に
基づいてフリップフロップ１２がＲＡＭ１１を書き込み
モードに切り替え、ＲＡＭ１１では周期Ｔ1 の３分の２
時間だけデータｂの書き込みが行なわれる（図２の
（ｅ））。そして、周期Ｔ2 が経過し、ＲＡＭ１の読み
出しが終了するとＲＡＭ１の動作は次の書き込みタイミ
ングまで停止し（図２の（ｄ））、ＲＡＭ１１が読み出
しモードに切り替えられ、ＲＡＭ１１からＲＡＭ１の次
の書き込みタイミングまでデータｂが出力される（図２
の（ｆ））。したがって、図２の（ｇ）に示すように、
ＲＡＭ１１から出力される出力データＣは略周期Ｔ2 の
時間だけ遅延するにすぎず、その遅延時間は従来の方式
（図３の（ｇ）参照）と比べて著しく短い。
基づいてフリップフロップ１２がＲＡＭ１１を書き込み
モードに切り替え、ＲＡＭ１１では周期Ｔ1 の３分の２
時間だけデータｂの書き込みが行なわれる（図２の
（ｅ））。そして、周期Ｔ2 が経過し、ＲＡＭ１の読み
出しが終了するとＲＡＭ１の動作は次の書き込みタイミ
ングまで停止し（図２の（ｄ））、ＲＡＭ１１が読み出
しモードに切り替えられ、ＲＡＭ１１からＲＡＭ１の次
の書き込みタイミングまでデータｂが出力される（図２
の（ｆ））。したがって、図２の（ｇ）に示すように、
ＲＡＭ１１から出力される出力データＣは略周期Ｔ2 の
時間だけ遅延するにすぎず、その遅延時間は従来の方式
（図３の（ｇ）参照）と比べて著しく短い。
【００１２】
【発明の効果】以上説明したように本発明は、書き込み
と読み出しを短時間間隔で行なうことができるので、書
き込みと読み出しの遅延時間を著しく短縮することがで
きるとともに、メモリ容量が少なくて済む、という優れ
た効果がある。
と読み出しを短時間間隔で行なうことができるので、書
き込みと読み出しの遅延時間を著しく短縮することがで
きるとともに、メモリ容量が少なくて済む、という優れ
た効果がある。
【図１】本発明の一実施例に係るダブルバッファメモリ
方式を示すブロック図である。
方式を示すブロック図である。
【図２】本実施例の動作を説明するためのタイムチャー
ト図である。
ト図である。
【図３】従来のダブルバッファメモリ方式の動作を説明
するためのタイムチャート図である。
するためのタイムチャート図である。
１，１１…ＲＡＭ ２，１２…フリップフロップ ３，１３…カウンタ ａ…入力周期タイミング信号 ｂ…入力データ ｃ…出力データ
Claims (2)
- 【請求項１】 第１のバッファメモリと第２のバッファ
メモリとを有し、第１及び第２のバッファメモリがデー
タの書き込みと読み出しを交互に行なうダブルバッファ
メモリ方式において、 上記第１のバッファメモリは、 データの書き込みと読み出しを行なう第１の記憶手段
と、 この第１の記憶手段を、第１の周期時間内で書き込みモ
ードにした後、第２の周期時間だけ読み出しモードに切
り替える第１のモード切替手段と、 を有し、 上記第２のバッファメモリは、 データの書き込みと読み出しを行なう第２の記憶手段
と、 この第２の記憶手段を、上記第１の周期時間の残存時間
で書き込みモードにした後、上記第２の周期時間後に所
定時間だけ読み出しモードに切り替える第２のモード切
替手段と、 を有することを特徴としたダブルバッファメモリ方式。 - 【請求項２】 上記第１及び第２の記憶手段を、ランダ
ムアクセスメモリで形成し、 上記第１のモード切替手段を、上記第１の周期時間の初
めの３分の１だけ書き込みモードにした後、上記第２の
周期時間だけ読み出しモードにする第１のフリップフロ
ップで形成し、 上記第２のモード切替手段を、上記第１の周期時間の残
り３分の２だけ書き込みモードにした後、上記第２の周
期時間後に読み出しモードにする第２フリップフロップ
で形成した、 ことを特徴とする請求項１記載のダブルバッファメモリ
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13791692A JP2797836B2 (ja) | 1992-04-30 | 1992-04-30 | ダブルバッファメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13791692A JP2797836B2 (ja) | 1992-04-30 | 1992-04-30 | ダブルバッファメモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307462A JPH05307462A (ja) | 1993-11-19 |
| JP2797836B2 true JP2797836B2 (ja) | 1998-09-17 |
Family
ID=15209685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13791692A Expired - Lifetime JP2797836B2 (ja) | 1992-04-30 | 1992-04-30 | ダブルバッファメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797836B2 (ja) |
-
1992
- 1992-04-30 JP JP13791692A patent/JP2797836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05307462A (ja) | 1993-11-19 |
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