JPH09161489A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性を向上させるとともに、上位装置にお
ける処理速度の低下を招くことなく、高速にアクセス可
能とする。 【解決手段】 データ比較器１３はデュアルポートＲＡ
１１に記憶されているデータとフラッシュメモリ１２に
記憶されているデータとを先頭アドレスから最終アドレ
スまで順次比較する。データ比較器１３はその比較でデ
ータの不一致を検出すると、ＣＰＵ１４に対して割込み
信号を出力する。ＣＰＵ１４は割込み信号が入力される
と、データ比較器１３から入力されたアドレスを含むフ
ラッシュメモリ１２の消去ブロックを消去し、その消去
ブロックの範囲のデータをデュアルポートＲＡＭ１１か
ら読出してフラッシュメモリ１２に書込む。不揮発性メ
モリ装置１に電源が投入されると、ＣＰＵ１４はフラッ
シュメモリ１２の全データをデュアルポートＲＡＭ１１
に転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性メモリ装置
に関し、特にアナログ音声信号をＰＣＭ（Ｐｕｌｓｅ
Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）ディジタル信号に変
換して記憶するオーディオファイル装置に用いられる不
揮発性メモリ装置に関する。

【０００２】

【従来の技術】従来、この種のオーディオファイル装置
においては、アナログ音声信号をＡ／Ｄ（アナログ／デ
ィジタル）変換によってＰＣＭディジタル信号に変換
し、半導体メモリや磁気ディスク等の記録媒体に蓄積し
ている。

【０００３】オーディオファイル装置では記録媒体に蓄
積したＰＣＭディジタル信号を読出し、そのＰＣＭディ
ジタル信号をＤ／Ａ（ディジタル／アナログ）変換する
ことでアナログ音声信号を再生している。このオーディ
オファイル装置は主にラジオ・テレビ放送で使用するＣ
Ｍ（コマーシャル）や番組の記録・再生装置として使用
されており、ＣＭ等の場合には長期間繰返し使用される
ので、記録媒体に対しては高度の信頼性が要求される。

【０００４】また、音声信号はディジタル信号化して高
速に処理しているため、１台のオーディオファイル装置
には同時に処理できるアナログ信号の入出力ポートを有
している。

【０００５】上記のオーディオファイル装置の記録媒体
部分としてはハードディスク装置が用いられているが、
ハードディスク装置は機械製品であるので信頼性が低
く、ＭＴＢＦ（Ｍｅａｎ Ｔｉｍｅ Ｂｅｔｗｅｅｎ
Ｆａｉｌｕｒｅｓ：予測平均故障間隔）も約２年である
ため、定期的なオーバホールが必要となり、ランニング
コストが増大する。

【０００６】そのため、音声や映像の記録といったリア
ルタイムなアクセスが要求される分野では、ＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の高速な半導体メ
モリが使用されている。また、これらＤＲＡＭやＳＲＡ
Ｍは揮発性メモリであるため、電源が切断された時でも
データを保持するのにバッテリバックアップ等の処置が
必要となる。

【０００７】

【発明が解決しようとする課題】上述した従来のオーデ
ィオファイル装置では、記録媒体としてＤＲＡＭやＳＲ
ＡＭ等の高速な半導体メモリが使用されており、電源が
切断された時でもデータを保持するためにバッテリバッ
クアップ等の処置がとられている。

【０００８】しかしながら、バッテリバックアップ等の
処置に用いられるバッテリもＭＴＢＦが２年程度なの
で、ハードディスク装置と同様に定期的にオーバホール
する必要がある。

【０００９】ＤＲＡＭやＳＲＡＭ等と同様の高速な半導
体メモリとしてはフラッシュメモリがあるが、フラッシ
ュメモリに対するデータの書込みはＤＲＡＭやＳＲＡＭ
等におけるデータの書込みと異なり、データを書込むべ
きメモリブロックを消去してからデータを書込む必要が
ある。

【００１０】したがって、フラッシュメモリを記録媒体
として用いた場合にはまずフラッシュメモリに対して消
去動作を行わなければならないため、その消去動作が終
わるまでメモリブロックへの書込みを待たなければなら
ない。すなわち、フラッシュメモリを用いると、信頼性
が向上し、メンテナンスフリーとなるが、ＤＲＡＭやＳ
ＲＡＭに比べて書込み時間が遅いので、フラッシュメモ
リをリアルタイムなアクセスが要求されるオーディオフ
ァイル装置に用いることは困難である。

【００１１】特開昭６２−１２３５２１号公報には、フ
ロッピディスク装置のデータ転送に専用のＤＭＡとバッ
ファメモリとを持つことにより、フロッピディスク装置
のデータを転送中でもバス使用権をＤＭＡに渡す必要が
なく、ＣＰＵ（中央処理装置）が休止することなく、他
の処理を実行できるようにした技術がある。

【００１２】この技術では、フロッピディスク装置の制
御に対する専用のメモリ直接アクセス装置と、そのメモ
リ直接アクセス装置からのアドレス及びＣＰＵのアドレ
スのうちのいずれからでもアクセス可能なバッファメモ
リと、このバッファメモリとＣＰＵとに接続されたデー
タバスと、バッファメモリとデータバスとフロッピディ
スク装置の制御装置とに接続されたローカルデータバス
とを備え、メモリ直接アクセス装置によりローカルデー
タバスを通じてフロッピディスク装置とバッファメモリ
との間でデータ転送を可能としている。

【００１３】ＣＰＵとフロッピディスク装置との間でデ
ータアクセスを行う場合、フロッピディスク装置がＣＰ
Ｕに対してバスリクエストを出してバスを占有し、ＣＰ
Ｕの動作を止めてからフロッピディスク装置と主メモリ
との間でデータアクセスを行った後にバスを解放し、バ
スを解放してからＣＰＵが主メモリをアクセスするとい
う処理を行っている。

【００１４】この処理方法ではデータアクセスを行って
いる間はＣＰＵの動作ができないため、フロッピディス
ク装置とのデータアクセスが発生すると、そのシステム
の処理速度が低下する。

【００１５】その処理速度の低下を防ぐために、フロッ
ピディスク装置とＣＰＵとの間にどちらからでも独立し
てデータアクセスを行うことができるバッファメモリを
備えている。これによって、フロッピディスク装置とバ
ッファメモリとの間でデータアクセスを行っている間も
ＣＰＵの動作を止めなくてよいため、処理速度の低下を
防ぐことができる。

【００１６】しかしながら、バッファメモリの容量がフ
ロッピディスク装置の容量に比べて小さいため、バッフ
ァメモリとフロッピディスク装置との間のデータアクセ
スが低速となり、そのデータアクセスが終了するまで中
央処理装置の動作が待たされるので、処理速度が低下し
てしまう。

【００１７】また、バッファメモリとフロッピディスク
装置との間でデータアクセスを行う場合には、ＣＰＵが
フロッピディスク装置の制御を行う必要があるので、こ
れが処理速度の低下を招く要因となる。

【００１８】そこで、本発明の目的は上記の問題点を解
消し、信頼性を向上することができるとともに、上位装
置における処理速度の低下を招くことなく、高速にアク
セスすることができる不揮発性メモリ装置を提供するこ
とにある。

【００１９】

【課題を解決するための手段】本発明による不揮発性メ
モリ装置は、上位装置からのデータを記憶するフラッシ
ュメモリと、前記フラッシュメモリの容量と同一容量を
持ちかつ前記上位装置からのデータを前記フラッシュメ
モリに記憶する前に一時格納する格納手段と、前記フラ
ッシュメモリに記憶されたデータと前記格納手段に格納
されたデータとを比較する比較手段と、前記比較手段で
不一致が検出された時にその不一致が検出されたデータ
が記憶されている前記フラッシュメモリの領域に対する
消去処理を行ってから前記格納手段内の対応するデータ
を前記領域に書込む手段とを備えている。

【００２０】本発明による不揮発性メモリ装置は、上記
の構成のほかに、電源が投入された時に前記フラッシュ
メモリの内容を前記格納手段に転送する手段を備えてい
る。

【００２１】

【発明の実施の形態】まず、本発明の作用について以下
に述べる。

【００２２】本発明による不揮発性メモリ装置はフラッ
シュメモリと、フラッシュメモリの容量と同じ容量のデ
ュアルポートＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）と、データ比較器と、ＣＰＵとを備えてお
り、ホストＣＰＵが不揮発性メモリ装置にデータを書込
む場合、ホストＣＰＵインタフェースであるデュアルポ
ートＲＡＭにデータを書込む。

【００２３】デュアルポートＲＡＭにデータが書込まれ
ると、デュアルポートＲＡＭのデータとフラッシュメモ
リのデータとを比較するデータ比較器はデータの相違を
検出する。データ比較器はデータの相違を検出すると、
その相違の検出をＣＰＵに割込みを発生して通知する。

【００２４】データ比較器からの割込みを受取ったＣＰ
Ｕはデータの相違が検出されたアドレスのデータが記憶
されているフラッシュメモリのメモリブロックに対する
消去処理を行い、データの相違が検出されたアドレスの
デュアルポートＲＡＭのデータを消去処理を行ったフラ
ッシュメモリのメモリブロックに書込んでデータの更新
を行う。これらの処理動作は不揮発性メモリ装置のＣＰ
ＵがホストＣＰＵからの制御を一切受けずに独立して行
う。

【００２５】それまで電源が断となっていた不揮発性メ
モリ装置に電源が投入されると、ＣＰＵのイニシャル動
作でフラッシュメモリのデータがデュアルポートＲＡＭ
に転送され、デュアルポートＲＡＭの内容を電源切断前
の状態とし、デュアルポートＲＡＭの内容を不揮発性メ
モリ装置のデータとしてホストＣＰＵに提供する。この
動作も、不揮発性メモリ装置のＣＰＵがホストＣＰＵか
らの制御を一切受けずに独立して行うものである。

【００２６】したがって、不揮発性メモリ装置とホスト
ＣＰＵとのインタフェースとしてデュアルポートＲＡＭ
を用いることで、ＳＲＡＭと同等のアクセス速度を実現
することができる。この場合、フラッシュメモリに対す
る消去処理及び書込みや読出しを不揮発性メモリ装置内
のＣＰＵがデータ比較器からの割込みによって自動的に
行っているので、ホストＣＰＵにおいてオーバヘッドが
全く発生せずにＳＲＡＭと同等のアクセス速度を有した
不揮発性メモリを実現することができる。

【００２７】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、不揮発性メモリ装置１
はデュアルポートＲＡＭ１１と、フラッシュメモリ１２
と、データ比較器１３と、ＣＰＵ１４とを備えている。

【００２８】デュアルポートＲＡＭ１１はその容量がフ
ラッシュメモリ１２の容量と同じ容量となっており、ホ
ストＣＰＵ２から通常のＲＡＭと同様に任意にリード／
ライトが行われる。

【００２９】データ比較器１３はＣＰＵ１４から入力さ
れる比較開始（ＣＯＭＰ ＳＴＡＲＴ）信号がアクティ
ブになると、比較（ＣＯＭＰ）中アンサをアクティブに
し、デュアルポートＲＡＭ１１に記憶されているデータ
とフラッシュメモリ１２に記憶されているデータとを先
頭アドレスから最終アドレスまで順次比較する動作を行
う。

【００３０】データ比較器１３は上記の比較動作でデー
タの不一致を検出すると、ＣＰＵ１４に対して割込み
（ＩＮＴ：ｉｎｔｅｒｒｕｐｔ）信号をアクティブにす
ることで通知し、比較動作を一時中断して比較中アンサ
をインアクティブにする。データ比較器１３はＣＰＵ１
４からの比較開始信号が再度アクティブになるまで比較
動作を中断したままとなる。

【００３１】ＣＰＵ１４はデータ比較器１３からの割込
み信号がアクティブになり、比較中アンサがインアクテ
ィブになると、どのアドレスのデータで不一致が検出さ
れたのかを見るためにアドレスリード（ＡＤＤ ＲＥＡ
Ｄ）信号をアクティブとし、データ比較器１３からアド
レス信号を読出す。

【００３２】ＣＰＵ１４はデュアルポートＲＡＭ１１の
データとフラッシュメモリ１２のデータとを一致させる
ために、フラッシュメモリ１２に書込まれているデータ
を更新する作業を開始する。

【００３３】フラッシュメモリ１２はデータを書込む前
に書込み場所（メモリブロック）を消去しなければなら
ず、消去の単位は通常数Ｋワードの単位である。そのた
め、ＣＰＵ１４はデータ比較器１３から入力されたアド
レスが含まれるフラッシュメモリ１２の数Ｋワードの消
去ブロックを消去する。

【００３４】次に、ＣＰＵ１４は消去ブロックの範囲の
データをデュアルポートＲＡＭ１１から読出し、そのデ
ータをフラッシュメモリ１２に書込んで消去ブロック内
のデータをデュアルポートＲＡＭ１１のデータと同一に
する。ＣＰＵ１４はフラッシュメモリ１２のデータを更
新すると、データ比較器１３への比較開始信号をアクテ
ィブにしてデータ比較動作を再開させる。

【００３５】一方、不揮発性メモリ装置１の電源が断と
なっている状態から電源が投入されて立ち上げられる
と、ＣＰＵ１４はフラッシュメモリ１２の全データをデ
ュアルポートＲＡＭ１１に転送し、デュアルポートＲＡ
Ｍ１１の内容を電源が切断される前の状態に復旧する。

【００３６】図２は図１のデータ比較器１３の構成を示
すブロック図である。図において、データ比較器１３は
シーケンサ２１と、アドレスカウンタ２２と、３ステー
トバッファ２３，２４と、データラッチ２５，２６と、
コンパレータ２７と、Ｄフリップフロップ（以下、ＤＦ
／Ｆとする）２８，２９とから構成されている。

【００３７】シーケンサ２１はデータ比較器１３の動作
シーケンスを作り出し、アドレスカウンタ２２はデュア
ルポートＲＡＭ１１及びフラッシュメモリ１２へのアド
レスを生成する。

【００３８】３ステートバッファ２３，２４はアドレス
カウンタ２２から出力されるアドレスやデュアルポート
ＲＡＭ１１及びフラッシュメモリ１２に出力するチップ
セレクト（ＣＳ）、及びリード，ライト信号等の制御信
号をバスに出力する。

【００３９】データラッチ２５，２６はデュアルポート
ＲＡＭ１１及びフラッシュメモリ１２から出力されたデ
ータをラッチし、コンパレータ２７はデータラッチ２
５，２６にラッチされたデータを比較する。

【００４０】Ｄフリップフロップ２８はコンパレータ２
７から出力されるデータ不一致信号をラッチし、Ｄフリ
ップフロップ２９はＣＰＵ１４からデータ比較器１３に
出力される比較開始信号をラッチする。

【００４１】図３は図１のデータ比較器１３の動作を示
すシーケンスチャートである。これら図１〜図３を用い
てデータ比較器１３の動作について説明する。

【００４２】ＣＰＵ１４から入力される比較開始信号が
アクティブになると、ＤＦ／Ｆ２９はその比較開始信号
をラッチし、ＣＰＵ１４及びシーケンサ２１への比較中
アンサをアクティブとする。

【００４３】シーケンサ２１はＤＦ／Ｆ２９から比較中
アンサが入力されると、カウンタリセット（ＣＯＵＮＴ
ＥＲ ＲＥＳＥＴ）信号をアドレスカウンタ２２に出力
し、アドレスカウンタ２２から出力されるアドレスを０
にする。

【００４４】このカウンタリセット信号は前回のアドレ
スがフラッシュメモリ１２の最終アドレスであった場合
にのみ出力される。前回のアドレスがフラッシュメモリ
１２の最終アドレスでなかった場合、シーケンサ２１は
アドレスカウンタ２２にカウントアップ（ＣＯＵＮＴ
ＵＰ）信号を出力する。

【００４５】その後に、シーケンサ２１は３ステートバ
ッファ２３へのアウトプットイネーブル（ＯＵＴＰＵＴ
ＥＮＡＢＬＥ）信号と、デュアルポートチップセレク
ト（ＤＰＣＳ）信号と、デュアルポートリード（ＤＰ
ＲＥＡＤ）信号とをアクティブにしてデュアルポートＲ
ＡＭ１１からアドレス０のデータを読出し、デュアルポ
ートＲＡＭ１１から読出したデータをデュアルポートラ
ッチトリガ（ＤＰ ＬＡＴＣＨ ＴＲＩＧ）信号でデー
タラッチ２５にラッチする。

【００４６】また、シーケンサ２１は３ステートバッフ
ァ２３へのアウトプットイネーブル信号と、フラッシュ
メモリチップセレクト（ＦＭＣＳ）信号と、フラッシュ
メモリリード（ＦＭ ＲＥＡＤ）信号とをアクティブに
してフラッシュメモリ１２からアドレス０のデータを読
出し、フラッシュメモリ１２から読出したデータをフラ
ッシュメモリラッチトリガ（ＦＭ ＬＡＴＣＨ ＴＲＩ
Ｇ）信号でデータラッチ２６にラッチする。

【００４７】シーケンサ２１は割込みラッチトリガ（Ｉ
ＮＴ ＬＡＴＣＨ ＴＲＩＧ）信号をＤＦ／Ｆ２８に出
力し、コンパレータ２７においてデータラッチ２５にラ
ッチされたデュアルポートＲＡＭ１１からのデータとデ
ータラッチ２６にラッチされたフラッシュメモリ１２か
らのデータとを比較した結果であるデータ不一致信号
（Ａ≠Ｂ）をＤＦ／Ｆ２８にラッチし、ＤＦ／Ｆ２８か
らＣＰＵ１４及びシーケンサ２１に割込み信号を出力す
る。

【００４８】コンパレータ２７においてデータラッチ２
５にラッチされたデュアルポートＲＡＭ１１からのデー
タとデータラッチ２６にラッチされたフラッシュメモリ
１２からのデータとの一致が検出されると、ＤＦ／Ｆ２
８からの割込み信号がインアクティブなので、シーケン
サ２１はアドレスカウンタ２２にカウントアップ信号を
出力して処理を続行する。

【００４９】一方、コンパレータ２７においてデータラ
ッチ２５にラッチされたデュアルポートＲＡＭ１１から
のデータとデータラッチ２６にラッチされたフラッシュ
メモリ１２からのデータとの不一致が検出されると、Ｄ
Ｆ／Ｆ２８からの割込み信号がアクティブとなるので、
シーケンサ２１は比較中リセット（ＣＯＭＰ中ＲＥＳＥ
Ｔ）信号をＤＦ／Ｆ２９に出力し、ＤＦ／Ｆ２９からの
比較中アンサをインアクティブにする。これ以降、シー
ケンサ２１はＣＰＵ１４からの比較開始信号が再度アク
ティブとなるまで動作を中断する。

【００５０】ＤＦ／Ｆ２８からの割込み信号がアクティ
ブになると、ＣＰＵ１４はアドレスリード信号をアクテ
ィブとし、データ比較器１３のアドレスカウンタ２２の
値を読出し、コンパレータ２７で不一致が検出されたア
ドレスを知る。

【００５１】ＣＰＵ１４はこのアドレスが含まれるフラ
ッシュメモリ１２の消去ブロックを算出し、算出した消
去ブロックを消去するための消去コマンドをフラッシュ
メモリ１２に対して出力する。

【００５２】フラッシュメモリ１２において消去ブロッ
クの消去が終了すると、ＣＰＵ１４はその消去ブロック
に対応するデュアルポートＲＡＭ１１のデータを読出
し、そのデータをフラッシュメモリ１２に書込んでデュ
アルポートＲＡＭ１１のデータとフラッシュメモリ１２
のデータとを一致させる。

【００５３】ＣＰＵ１４はフラッシュメモリ１２のデー
タを更新すると、データ比較器１３への比較開始信号を
再度アクティブとし、データ比較器１３の処理を続行さ
せる。この場合、シーケンサ２１はアドレスカウンタ２
２にカウントアップ信号を出力して処理を続行する。

【００５４】このように、デュアルポートＲＡＭ１１に
データが書込まれた時にデュアルポートＲＡＭ１１のデ
ータとフラッシュメモリ１２のデータとをデータ比較器
１３で比較し、その比較でデータの相違を検出した時に
ホストＣＰＵ２とは独立に動作するＣＰＵ１４に割込み
を発生し、ＣＰＵ１４によりフラッシュメモリ１２のメ
モリブロックに対する消去処理とそのメモリブロックの
データの更新とを行うことによって、ＳＲＡＭと同等の
アクセス速度を実現することができる。

【００５５】この場合、フラッシュメモリ１２に対する
消去処理及び書込みや読出しを不揮発性メモリ装置１内
のＣＰＵ１４がデータ比較器１３からの割込みによって
自動的に行っているので、ホストＣＰＵ２においてオー
バヘッドが全く発生せずにＳＲＡＭと同等のアクセス速
度を有した不揮発性メモリを実現することができる。

【００５６】また、それまで電源が断となっていた不揮
発性メモリ装置１に電源が投入されると、ＣＰＵ１４の
イニシャル動作でフラッシュメモリ１２のデータをデュ
アルポートＲＡＭ１１に転送することによって、デュア
ルポートＲＡＭ１１の内容を電源切断前の状態とするこ
とができ、デュアルポートＲＡＭ１１の内容を不揮発性
メモリ装置１のデータとしてホストＣＰＵ２に提供する
ことができる。

【００５７】よって、信頼性を向上することができると
ともに、上位装置（ホストＣＰＵ２）における処理速度
の低下を招くことなく、不揮発性メモリ装置１を高速に
アクセスすることができる。

【００５８】

【発明の効果】以上説明したように本発明によれば、上
位装置からのデータを記憶するフラッシュメモリの容量
と同一容量を持ちかつ上位装置からのデータをフラッシ
ュメモリに記憶する前に一時格納するデュアルポートＲ
ＡＭを設け、フラッシュメモリに記憶されたデータとデ
ュアルポートＲＡＭに格納されたデータとの比較で不一
致が検出された時にその不一致が検出されたデータが記
憶されているフラッシュメモリの領域に対する消去処理
を行ってからデュアルポートＲＡＭの対応するデータを
その領域に書込むことによって、信頼性を向上すること
ができるとともに、上位装置における処理速度の低下を
招くことなく、高速にアクセスすることができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のデータ比較器の構成を示すブロック図で
ある。

【図３】図１のデータ比較器の動作を示すシーケンスチ
ャートである。

【符号の説明】

１ 不揮発性メモリ装置 ２ ホストＣＰＵ １１ デュアルポートＲＡＭ １２ フラッシュメモリ １３ データ比較器 １４ ＣＰＵ ２１ シーケンサ ２２ アドレスカウンタ ２３，２４ ３ステートバッファ ２５，２６ データラッチ ２７ コンパレータ ２８，２９ Ｄフリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 上位装置からのデータを記憶するフラッ
   シュメモリと、前記フラッシュメモリの容量と同一容量
   を持ちかつ前記上位装置からのデータを前記フラッシュ
   メモリに記憶する前に一時格納する格納手段と、前記フ
   ラッシュメモリに記憶されたデータと前記格納手段に格
   納されたデータとを比較する比較手段と、前記比較手段
   で不一致が検出された時にその不一致が検出されたデー
   タが記憶されている前記フラッシュメモリの領域に対す
   る消去処理を行ってから前記格納手段内の対応するデー
   タを前記領域に書込む手段とを有することを特徴とする
   不揮発性メモリ装置。
2. 【請求項２】 電源が投入された時に前記フラッシュメ
   モリの内容を前記格納手段に転送する手段を含むことを
   特徴とする請求項１記載の不揮発性メモリ装置。
3. 【請求項３】 前記格納手段は、複数の入出力ポートを
   含む書込み読出し自在のランダムアクセスメモリからな
   ることを特徴とする請求項１または請求項２記載の不揮
   発性メモリ装置。