KR100590389B1 - 플래쉬 메모리 소자의 섹터 소거 제어 회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 섹터 소거 제어 회로에 관한 것으로 클럭신호에 따라 내부 섹터 어드레스를 생성하는 섹터 어드레스 생성부, 외부에서 인가된 섹터 어드레스 및 상기 섹터 어드레스 생성부에서 생성된 어드레스를 비교하여 일치되는 어드레스만 출력하는 섹터 어드레스 비교부, 상기 섹터 어드레스 비교부의 섹터 어드레스에 따라 섹터 선택 신호를 생성하는 래치 그룹 및 상기 래치 그룹의 섹터 선택 신호에 따라 해당 섹터를 선택함과 동시에 프로텍트 여부를 감지하여 소거 인에이블 신호를 생성하는 프로텍트 감지부를 포함하여 구성된다.
플래쉬 메모리, 섹터 소거, 래치 그룹, 프로텍트

Description

플래쉬 메모리 소자의 섹터 소거 제어 회로{Circuit for controlling a sector erasing circuit in a flash memory device}
도 1은 본 발명에 따른 플래쉬 메모리 소자의 섹터 소거 제어 회로를 설명하기 위한 블록도.
도 2는 도 1의 래치 그룹을 설명하기 위한 블록도.
도 3은 도 2의 래치부를 설명하기 위한 회로도.
도 4는 도 1의 프로텍트 감지부를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호 설명>
10 : 섹터 어드레스 생성부 20 : 섹터 어드레스 비교부
30 : 래치 그룹 L1 내지 Ln : 래치부
31 : 섹터 어드레스 검증부 40 : 프로텍트 감지부
50 : 메모리 어레이
본 발명은 플래쉬 메모리에 관한 것으로, 특히 플래쉬 메모리 소자의 섹터 소거 제어 회로에 관한 것이다.
플래쉬 메모리에서 기본적으로 지원하는 동작은 프로그램 동작, 섹터 소거 동작 및 칩 소거 동작이 있다. 프로그램 동작은 외부에서 어드레스와 데이터가 입력되면 그 어드레스가 속하는 섹터의 프로텍트(Protect) 여부를 확인한 후, 프로텍트가 걸려있지 않으면 그 어드레스의 셀에 외부에서 인가된 데이터를 저장하고 동작을 마친다. 프로텍트 동작은 섹터에 소거 및 프로그램 동작을 하지 못하도록 하는 회로에 의해 제어된다.
종래의 플래쉬 메모리에서 지원하는 다중 섹터 소거방식(Multi sector erase)은 우선 플래쉬 메모리 외부에서 들어오는 소거 명령을 디코딩한 후에 외부에서 들어오는 섹터 어드레스를 저장한다. 이후 실제 섹터 소거 동작시 저장된 섹터를 다시 확인하여 그중 처음 저장된 섹터에 대해 섹터 소거를 수행한다. 이러한 동작으로 다시 나머지 섹터에 대해 차례차례 소거동작을 실시한다.
본 발명은 섹터마다 래치그룹을 구성하고 그 출력신호를 피드백하므로써 셀 섹터의 소거동작시 외부신호에 의한 오동작을 방지함과 동시에 섹터의 선택 및 프로텍트 여부를 동시에 감지하므로써 스캐닝 시간을 줄일 수 있는 플래쉬 메모리 소 자의 섹터 소거 제어 회로를 제공하는 데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 섹터 소거 제어 회로는 클럭신호에 따라 내부 섹터 어드레스를 생성하는 섹터 어드레스 생성부, 외부에서 인가된 섹터 어드레스 및 상기 섹터 어드레스 생성부에서 생성된 어드레스를 비교하여 일치되는 어드레스만 출력하는 섹터 어드레스 비교부, 상기 섹터 어드레스 비교부의 섹터 어드레스에 따라 섹터 선택 신호를 생성하는 래치 그룹 및 상기 래치 그룹의 섹터 선택 신호에 따라 해당 섹터를 선택함과 동시에 프로텍트 여부를 감지하여 소거 인에이블 신호를 생성하는 프로텍트 감지부를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 플래쉬 메모리 소자의 섹터 소거 제어 회로의 블록도이다. 도시한 바와 같이, 플래쉬 메모리 소자의 섹터 소거 제어 회로는 섹터 어드레스 생성부(10), 섹터 어드레스 비교부(20), 래치 그룹(30), 프로텍트 감지부(40) 및 메모리 어레이(50)로 구성된다.
외부에서 검증된 섹터 소거 신호(SECTOR ERASE COMMAND) 및 섹터 어드레스 신호가 인가되면 섹터 어드레스 생성부(10)는 클럭신호(inner-clock)에 따라 제 1 섹터부터 최종 섹터의 어드레스를 생성하여 섹터 어드레스 비교부(20)에 보낸다. 다수개의 섹터중 한 개의 섹터에 대하여 소거 선택여부 및 프로텍트 여부를 검색하는 모든 과정이 클럭신호(inner-clock)의 한 주기 내에서 이루어진다. 결국 N개의 섹터가 있다면 클럭신호(inner-clock) 역시 N번 인가된다.
인에이블 신호(ERCSM)에 따라 동작하는 섹터 어드레스 비교부(20)는 다수 개로 이루어진 메모리 섹터 중에서 소거할 섹터 어드레스(SECTOR ADDRESS)가 외부에서 인가되면, 섹터 어드레스 생성부(10)로부터 인가된 내부 섹터 어드레스 신호(Ain)와 비교를 하여 일치되는 섹터 어드레스(Asec)를 출력한다.
섹터 어드레스 래치 인에이블 신호(SALATCH) 및 제 1 외부 신호(WEb)를 조합한 신호가 래치그룹(30) 내부에 있는 래치부(L1 내지 Ln)의 클럭신호로 사용된다. 섹터 어드레스 래치 인에이블 신호(SALATCH)는 소거할 섹터의 어드레스가 래치그룹(30)에 저장되는 구간에 인가되어 소거동작시 잘못된 명령이 인가되어 래치부에 잘못된 데이터가 래치되는 것을 방지한다. 리세트 신호(RESET)는 래치 그룹(30)내에 있는 모든 래치부(L1 내지 Ln)의 저장 데이터를 모두 '0'으로 하여 초기화하는 신호이다. 칩 소거신호(CHIP_ERASE)는 모든 래치부(L1 내지 Ln)의 세트(SET)단자에 인가되어 선택적 소거가 아닌 칩 내부의 모든 섹터를 차례로 한 섹터씩 소거할 경우 인가한다. 섹터 어드레스(Asec)가 인가되면 해당 섹터의 래치부는 섹터 선택 신호(ERSECT)를 생성한다.
프로텍트 감지부(40)는 소거를 위해 선택된 섹터가 프로텍트(Protect) 섹터인지 확인을 한다. 프로텍트 기능이란 특정회로에 의해 임의의 섹터가 프로그램 되거나 소거되지 않도록 하는 것이다. 제 2 외부신호(PGMCSM)는 로우신호로 인가된 다. 프로텍트 감지부(40)는 메모리 어레이(50)로 부터의 신호를 레퍼런스 전압(Vref)과 비교하여 선택된 섹터가 프로텍트 섹터인지 확인을 한다. 프로텍트 섹터가 아닐 경우에는 소거 인에이블 신호(ERASE_ENABLE)를 생성한다.
도 2는 섹터 소거 제어 회로의 래치 그룹(30)을 설명하기 위한 블록도이다. 도시한 바와 같이, 래치 그룹(30)은 메모리 섹터 수만큼의 래치부(L1 내지 Ln)와 섹터 어드레스 래치 인에이블 신호(SALATCH) 및 제 1 외부신호(WEb)에 따라 래치부(L1 내지 Ln)의 클럭신호를 생성하는 제 1 NAND 게이트(I1)로 구성된다. 섹터 어드레스(Asec)에 의해 소거될 섹터가 정해지면 해당 래치부는 하이신호를 저장하게 된다.
섹터 어드레스 비교부(20)에서 생성된 섹터 어드레스(Asec)는 도 3의 섹터 어드레스 검증부(31)에서 디코딩되며 섹터 어드레스(Asec)와 저장된 어드레스가 일치할 경우 해당 래치부는 하이신호를 출력한다. 만일, 여러 섹터중 선택적으로 섹터를 소거하지 않고 모든 섹터를 소거할 경우에는 플립플롭의 세트(SET)단자에 칩 소거신호(CHIP_ERASE)를 인가하여 모든 래치부(L1 내지 Ln)의 출력신호가 하이상태가 되게 한다.
도 3은 래치부를 설명하기 위한 회로도이다.
섹터 어드레스 검증부(31)는 래치부가 제어하는 섹터의 어드레스와 섹터 어드레스 생성부(20)에서 출력된 섹터 어드레스(Asec)가 일치하는지를 검증한다. 인가된 섹터 어드레스(Asec)와 저장된 어드레스가 일치할 경우 로우신호를 생성한다. 이 로우신호는 제 1 인버터(I2)에 의해 하이신호로 반전되어 플립플롭(F)에 인가된 다. 플립플롭(F)의 하이신호는 해당 섹터 선택 신호(ERSECT)로 사용된다. 이 섹터 선택 신호(ERSECT)는 피드백되어 제 1 NOR 게이트(I3)에 섹터 어드레스 래치 인에이블 신호(SALATCH)와 함께 인가된다. 섹터 선택 신호(ERSECT)는 섹터 소거 동작시 오동작에 의해 저장된 섹터 어드레스가 바뀌는 현상을 방지하기 위하여 피드백된다. 결국 섹터의 소거동작이 완료되면 리세트 신호(RESET)가 인가되기 전까지는 플립플롭(F)에 저장된 데이터는 변하지 않게 된다. 플립플롭(F)의 출력신호는 제 1 인버터(I2)의 출력신호 및 섹터 어드레스 검증부(31)의 출력신호에 의해 제어되는 전송게이트(Tn)를 통해 프로텍트 감지부(40)로 전송된다.
도 4는 프로텍트 감지부(40)의 회로도이다.
섹터 선택 신호(ERSECT)는 제 2 인버터(I4)에 의해 반전된다. 제 2 외부신호(PGMCSM)는 제 3 인버터(I5)에 의해 반전된다. 전원전압 단자 및 제 1 노드(A01) 사이에는 제 2 외부신호(PGMCSM)에 따라 스위칭 되는 제 1 스위칭 소자(P1) 및 제 2 인버터(I4)에 따라 스위칭 되는 제 2 스위칭 소자(P2)가 직렬로 연결되어 있다. 또한 접지단자 및 제 1 노드(A01) 사이에는 제 2 인버터(I4)에 따라 스위칭 되는 제 3 스위칭 소자(N1) 및 제 3 인버터(I5)에 따라 스위칭 되는 제 4 스위칭 소자(N2)가 직렬로 연결되어 있다. 제 2 외부신호(PGMCSM)및 제 3 인버터(I5)의 출력신호에 의해 제어되는 전송 게이트(Tm)는 제 2 인버터(I4)의 출력신호를 제 1 노드(A01)로 전송한다. 제 2 외부신호(PGMCSM)는 로우상태로 인가되므로 제 1 및 제 4 스위칭 소자(P1 및 N2)는 온상태이다. 섹터 선택 신호(ERSECT)는 제 2 인버터(I4)에 의해 반전되며 제 2 인버터(I4)의 출력에 따라 제 2 스위칭 소자(P2)가 턴온된다. 제 1 및 제 2 스위칭 소자(P1 및 P2)가 턴온되면 전원전위가 제 1 노드(A01)를 통해 제 2 NAND 게이트(I7)의 한 입력단자로 입력된다. 센스 앰프(SA)에서는 레퍼런스 전압(Vref)과 메모리 어레이의 선택된 섹터로 부터의 문턱전압을 비교하여 선택된 섹터의 프로텍트 여부를 센싱한다. 선택된 섹터가 프로텍트 상태가 아닐경우에는 로우상태의 프로텍트 신호(PROT)를 생성한다. 프로텍트 신호(PROT)는 제 3 인버터(I7)에 의해 반전되어 제 2 NAND 게이트(I7)의 다른 입력단자에 인가된다. 프로텍트 신호(PROT) 및 제 1 노드(A01)의 전위에 따라 제 2 NAND 게이트(I7)는 논리신호를 생성한다. 제 5 인버터(I8)는 제 2 NAND 게이트(I7)의 출력신호를 반전시켜 섹터 소거 인에이블 신호(ERASE_ENABLE)를 생성한다.
상술한 동작을 통해, 프로텍트 감지부(30)는 프로그램 및 소거동작시 섹터의 프로텍트 및 섹터 선택여부를 동시에 검색할 수 있다.
상술한 바와 같이, 본 발명은 다중 섹터의 선택적 소거 동작시 다른 섹터 어드레스가 인가되어 래치되는 오동작을 방지하고, 섹터의 선택여부 및 프로텍트 여부를 동시에 센싱하므로써 감지시간(SCANNING TIME) 및 칩 소요면적을 줄일 수 있다.

Claims (7)

  1. 클럭신호에 따라 내부 섹터 어드레스를 생성하는 섹터 어드레스 생성부,
    외부에서 인가된 섹터 어드레스 및 상기 섹터 어드레스 생성부에서 생성된 어드레스를 비교하여 일치되는 어드레스만 출력하는 섹터 어드레스 비교부,
    상기 섹터 어드레스 비교부의 섹터 어드레스에 따라 섹터 선택 신호를 생성하는 래치 그룹 및
    상기 래치 그룹의 섹터 선택 신호에 따라 해당 섹터를 선택함과 동시에 프로텍트 여부를 감지하여 소거 인에이블 신호를 생성하는 프로텍트 감지부를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
  2. 제 1 항에 있어서,
    상기 래치 그룹은 섹터 어드레스 래치 인에이블 신호 및 제 1 외부신호에 따라 클럭신호를 생성하는 수단,
    상기 클럭신호 및 상기 섹터 어드레스 신호에 따라 섹터 선택신호를 각기 생성하도록 다수의 래치부로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
  3. 제 2 항에 있어서,
    상기 섹터 어드레스 래치 인에이블 신호는 섹터 어드레스를 받을 수 있는 구간에서만 인가되는 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
  4. 제 2 항에 있어서,
    상기 래치부는 상기 섹터 어드레스를 센싱하여 해당 섹터와 일치하는지를 검증하는 섹터 어드레스 검증부,
    상기 섹터 어드레스 검증부의 출력신호를 반전시키는 제 1 인버터,
    상기 제 1 인버터의 출력신호를 래치하는 플립플롭,
    상기 플립플롭의 출력신호를 상기 제 1 NAND 게이트의 출력신호와 조합하여 상기 플립플롭의 클럭신호로 사용하므로써 오동작을 방지하는 수단 및
    상기 섹터 어드레스 검증부의 출력신호 및 제 1 인버터의 출력신호에 따라 상기 플립플롭의 출력신호를 전송하는 전송 게이트로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
  5. 제 2 항에 있어서,
    상기 래치부는 칩소거 신호에 따라 모든 섹터를 선택하기 위한 신호를 생성 하도록 구성된 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
  6. 제 2 항에 있어서,
    상기 래치부는 소거 동작 완료시 인가되는 리세트 신호에 따라 리세트되도록 구성된 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
  7. 제 1 항에 있어서,
    상기 프로텍트 감지부는 상기 섹터 선택 신호를 반전시키는 제 2 인버터,
    제 2 외부신호를 반전시키는 제 3 인버터,
    상기 제 2 외부신호에 따라 전원전압을 스위칭하는 제 1 스위칭 소자,
    상기 제 2 인버터의 출력신호에 따라 상기 제 1 스위칭 소자에 의해 전달된 전원전압을 제 1 노드로 전달하는 제 2 스위칭 소자,
    접지단자에 접속되어 상기 제 3 인버터의 출력신호에 따라 스위칭 되는 제 3 스위칭 소자,
    상기 제 1 노드 및 상기 제 3 스위칭 소자간에 접속되며 상기 제 2 인버터에 따라 스위칭 되는 제 4 스위칭 소자,
    섹터 내에 있는 셀의 문턱전압 및 레퍼런스 전압을 비교하여 프로텍트 여부를 센싱하는 센스 앰프,
    상기 센스 앰프의 출력신호를 반전 시키는 제 5 인버터 및
    상기 제 1 노드의 전위 및 제 5 인버터의 출력신호를 조합하여 소거 인에이블 신호를 생성하는 수단으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 섹터 소거 제어 회로.
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