KR100632939B1 - 오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템 - Google Patents

오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템 Download PDF

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Abstract

여기에 개시되는 메모리 시스템은 플래시 메모리 장치 및 인터페이스 장치를 포함한다. 플래시 메모리 장치는 소정 영역에 보호 데이터 정보가 저장되는 OTP 블록을 포함하고, 인터페이스 장치는 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한다. OTP 모드에서 프로그램/소거 명령이 외부로부터 인가될 때, 인터페이스 장치는 OTP 락 상태 정보가 OTP 블록이 프로그램되었음을 나타내는 지의 여부를 판별한다. 만약 OTP 락 상태 정보가 OTP 블록이 프로그램되었으면, 인터페이스 장치는 외부로부터의 OTP 블록에 대한 접근 (프로그램/소거 동작을 포함함)을 차단한다.

Description

오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템{MEMORY SYSTEM HAVING FLASH MEMORY WHERE OTP BLOCK IS INCLUDED}
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도;
도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 플래시 메모리 장치를 개략적으로 보여주는 블록도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 OTP 블록을 개략적으로 보여주는 블록도;
도 4는 본 발명의 제 1 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도;
도 5는 본 발명의 제 2 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도;
도 6은 본 발명의 일 실시예에 따른 도 5에 도시된 읽기 인에이블 신호 발생 회로를 개략적으로 보여주는 블록도;
도 7은 본 발명의 다른 실시예에 따른 도 5에 도시된 읽기 인에이블 신호 발생 회로를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 시스템 120 : 플래시 메모리
140 : 인터페이스 장치 141 : 호스트 인터페이스
142 : 플래시 인터페이스 160 : 호스트
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 단지 한번만 프로그램 가능한 블록 (one-time programmable block) (이하, OTP 블록이라 칭함)을 포함한 플래시 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램되는 플래시 메모리 장치가 점차적으로 다양한 응용처에 사용되고 있고, 플래시 메모리 장치는 일반적인 데이터를 저장하며 EEPROM 셀들로 이루어진 메모리 셀 어레이를 포함한다. 최근, 점차적인 정보 처리 시스템의 복잡화에 따르면, 사용자는 사용된 장치의 ID 예를 들면, 제조업체의 시리얼 번호, 제조일, 보안이 필요한 데이터, 그리고 그와 같은 정보를 일반적인 데이터와 더불어 플래시 메모리 장치 내에 저장하기를 원한다. 이를 만족시키기 위해서, 플래시 메모리 장치에는 보안 데이터를 저장하기 위한 저장 영역 (이하, OTP 블록이라 칭함)이 마련되고 있다. 일반 데이터를 저장하는 저장 영역과 마찬가지로, OTP 블록은 전기적으로 소거 및 프로그램 가능한 셀들로 이루어진다. 보안 데이터의 훼손 및 유출을 방지하기 위해서, 사용자는 OTP 블록에 단지 한번만 보안 데이터가 프로그램되기를 원한다. 하지만, OTP 블록을 갖는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템은 몇몇 문제점을 겪는다.
1) OTP 블록에 대한 프로그램 동작이 허용되는 경우, OTP 블록의 프로그램 명령을 알기만 하면 허락되지 않은 사람에 의해서 OTP 블록에 저장된 데이터는 훼손될 것이다. 예컨대, 플래시 메모리 장치의 특성에 따르면, 프로그램 상태의 메모리 셀은 프로그램되지 않는 반면에 소거 상태의 메모리 셀은 프로그램될 수 있다. 따라서, OTP 블록에 저장된 중요한 보안 데이터가 훼손될 수 있다. 따라서, 일단 OTP 블록이 프로그램되면, OTP 블록에 대한 프로그램 동작이 원천적으로 차단되어야 한다.
2) OTP 블록이 프로그램되었는 지의 여부를 확인하기 위해서는 항상 OTP 블록에 대한 읽기 동작이 수행되어야 하는 번거로움이 있다.
3) 잘 알려진 바와 같이, 프로그램된 EEPROM 셀에 새로운 데이터를 재프로그램하기 위해서는 먼저 EEPROM 셀이 소거되어야 한다. 그런 까닭에, OTP 블록에 대한 소거 동작을 제한함으로써 OTP 블록이 재프로그램되는 것을 방지할 수 있다. OTP 블록의 소거 동작을 물리적으로 차단하고자 하는 기술은 일본공개특허 제2001-035176호에 게재되어 있다. 일본공개특허 제2001-035176호에 따르면, OTP 블록을 선택하기 위한 행 디코더에 퓨즈를 삽입하고 삽입된 퓨즈를 선택적으로 절단함으로써 OTP 블록의 소거 동작을 차단할 수 있다. 하지만, 상기 특허에 기재된 기술은 별도의 퓨즈를 필요로 할 뿐만 아니라 퓨즈 절단 과정을 필요로 하는 문제점을 갖는다.
본 발명의 목적은 플래시 메모리 장치의 OTP 블록에 대한 소거 및 재프로그램 동작을 차단할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 OTP 블록에 대한 소거 동작을 차단하기 위한 별도의 퓨즈 수단을 필요로 하지 않는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
삭제
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 메모리 시스템은 소정 영역에 보호 데이터 정보가 저장되는 단지 한번 프로그램 가능한 블록 (이하, OTP 블록이라 칭함)을 포함하는 플래시 메모리 장치와; 그리고 상기 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한 인터페이스 장치를 포함한다. OTP 모드에서 동작 명령이 인가될 때, 상기 인터페이스 장치는 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타내는 지의 여부를 판별한다. 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타낼 때, 상기 인터페이스 장치는 상기 외부로부터의 상기 OTP 블록에 대한 접근을 차단한다.
이 실시예에 있어서, 상기 OTP 블록은 메인 영역과 스페어 영역으로 구성되며, 상기 스페어 영역은 상기 보호 데이터 정보가 저장되는 상기 OTP 블록의 소정 영역을 포함한다.
이 실시예에 있어서, 상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성된다.
이 실시예에 있어서, 상기 보호 데이터 정보는 상기 메인 영역이 프로그램될 때 동시에 상기 스페어 영역에 저장된다. 또는 상기 보호 데이터 정보는 상기 메인 영역이 프로그램된 후 상기 스페어 영역에 저장된다.
이 실시예에 있어서, 상기 레지스터는 파워-업시마다 상기 OTP 블록에 저장된 보호 데이터 정보로 업데이트된다. 게다가, 상기 OTP 블록에 저장된 보호 데이터 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 OTP 락 상태 정보를 외부로 출력한다. 상기 OTP 블록에 대한 접근은 상기 OTP 블록의 프로그램/소거 동작을 포함한다.
본 발명의 다른 특징에 따르면, 메모리 시스템은 소정 영역에 보호 데이터 정보가 저장되는 OTP 블록을 포함하는 플래시 메모리 장치와; 그리고 상기 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한 인터페이스 장치를 포함한다. 상기 플래시 메모리 장치는 메모리 블록과; 상기 메모리 블록을 선택하기 위한 메모리 블록 선택 회로와; 상기 OTP 블록을 선택하기 위한 OTP 블록 선택 회로와; 그리고 상기 OTP 모드시 상기 메모리 블록에 대한 접근이 차단되도록 상기 메모리 블록 선택 회로를 비활성화 상태로 그리고 상기 OTP 블록 선택 회로를 활성화 상태로 각각 설정하는 제어 회로를 더 포함한다.
이 실시예에 있어서, 상기 OTP 모드시 프로그램/소거 명령이 외부로부터 인가될 때, 상기 인터페이스 장치는 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로 그램되었음을 나타내는 지의 여부를 판별한다. 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타낼 때, 상기 인터페이스 장치는 상기 외부로부터의 상기 OTP 블록에 대한 접근을 차단한다. 상기 OTP 블록에 대한 접근은 상기 OTP 블록의 프로그램/소거 동작을 포함한다. 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되지 않았음을 나타낼 때, 상기 인터페이스 장치는 상기 플래시 메모리 장치에 상기 OTP 모드의 진입을 알리는 명령을 출력한다. 그리고 상기 제어 회로는 상기 OTP 모드의 진입을 알리는 명령에 응답하여 상기 메모리 블록 선택 회로를 비활성화 상태로 그리고 상기 OTP 블록 선택 회로를 활성화 상태로 각각 설정한다.
이 실시예에 있어서, 상기 OTP 블록은 메인 영역과 스페어 영역으로 구성되며, 상기 스페어 영역은 상기 보호 데이터 정보가 저장되는 상기 OTP 블록의 소정 영역을 포함한다. 상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성된다.
본 발명의 또 다른 특징에 따르면, 메모리 시스템은 소정 영역에 보호 데이터 정보가 저장되는 OTP 블록을 포함하는 플래시 메모리 장치와; 그리고 상기 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한 인터페이스 장치를 포함한다. 상기 플래시 메모리 장치는 메모리 블록과; 상기 메모리 블록을 선택하기 위한 메모리 블록 선택 회로와; 상기 OTP 블록을 선택하기 위한 OTP 블록 선택 회로와; 상기 인터페이스 장치로부터 인가되는 블록 및 행 어드레스들을 상기 메모리 블록 선택 회로 및 상기 OTP 블록 선택 회로로 출력하는 어드레스 버퍼 회로와; 그리고 상기 OTP 모드를 알리는 명령에 응답하여 OTP 인에이블 신호를 발생하는 제어 회로를 더 포함한다. 상기 메모리 블록은 상기 OTP 인에이블 신호가 활성화될 때 상기 블록 어드레스에 관계없이 상기 메모리 블록 선택 회로에 의해서 선택되지 않는 반면에, 상기 OTP 블록 선택 회로는 상기 OTP 인에이블 신호의 활성화에 응답하여 상기 OTP 블록을 선택한다.
이 실시예에 있어서, 상기 OTP 모드시 프로그램/소거 명령이 외부로부터 인가될 때, 상기 인터페이스 장치는 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타내는 지의 여부를 판별한다. 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타낼 때, 상기 인터페이스 장치는 상기 외부로부터의 상기 OTP 블록에 대한 접근을 차단한다. 상기 OTP 블록에 대한 접근은 상기 OTP 블록의 프로그램/소거 동작을 포함한다.
이 실시예에 있어서, 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되지 않았음을 나타낼 때, 상기 인터페이스 장치는 상기 플래시 메모리 장치에 상기 OTP 모드를 알리는 명령을 출력하고; 그리고 상기 제어 회로는 상기 OTP 모드를 알리는 명령에 응답하여 상기 OTP 인에이블 신호를 활성화시킨다.
이 실시예에 있어서, 상기 OTP 블록은 메인 영역과 스페어 영역으로 구성되며, 상기 스페어 영역은 상기 보호 데이터 정보가 저장되는 상기 OTP 블록의 소정 영역을 포함한다. 상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성된다.
이 실시예에 있어서, 상기 레지스터는 파워-업시마다 상기 OTP 블록에 저장된 보호 데이터 정보로 업데이트된다. 상기 OTP 블록에 저장된 보호 데이터 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 OTP 락 상태 정보를 외부로 출력한다.
본 발명의 또 다른 특징에 따르면, 메모리 시스템은 소정 영역에 테스트 정보가 저장되는 OTP 블록을 포함하는 플래시 메모리 장치와; 파워-업시 읽기 인에이블 신호를 발생하는 읽기 인에이블 신호 발생 회로와; 그리고 상기 OTP 블록에 저장된 테스트 정보가 상기 파워-업시 외부 명령없이 액세스되도록 상기 읽기 인에이블 신호에 응답하여 상기 플래시 메모리 장치를 제어하는 인터페이스 장치를 포함한다.
이 실시예에 있어서, 상기 테스트 정보는 패키지 레벨에서 얻어지는 상기 플래시 메모리 장치의 동작 주파수를 포함하며, 상기 패키지 레벨에서 상기 OTP 블록에 저장된다.
이 실시예에 있어서, 상기 인터페이스 장치는 파워-업시마다 상기 OTP 블록에 저장된 테스트 정보로 업데이트되는 레지스터를 포함한다.
이 실시예에 있어서, 상기 OTP 블록에 저장된 테스트 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 테스트 정보를 외부로 출력한다.
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
본 발명에 따른 메모리 시스템은 단지 한번만 프로그램가능한 블록 (one-time programmable block) (이하, "OTP 블록"이라 칭함)을 갖는 플래시 메모리 장 치와, 플래시 메모리 장치의 OTP 블록의 프로그램 여부를 나타내는 OTP 락 상태 정보를 저장하는 OTP 락 상태 레지스터 (OTP lock status register)를 포함한다. OTP 블록에 보안 데이터가 저장된 후 외부로부터 OTP 블록을 프로그램하고자 하는 명령이 입력되는 경우, 본 발명에 따른 메모리 시스템은 OTP 락 상태 레지스터에 저장된 보호 데이터 정보에 의거하여 OTP 블록이 프로그램되는 것을 차단한다. 게다가, OTP 블록에 보안 데이터가 저장된 후 외부로부터 OTP 블록을 소거하고자 하는 명령이 입력되는 경우, 본 발명에 따른 메모리 시스템은 OTP 락 상태 레지스터에 저장된 보호 데이터 정보에 의거하여 OTP 블록이 소거되는 것을 차단한다. 이는 이후 상세히 설명될 것이다. 따라서, OTP 블록에는 본래의 목적에 따라 보안 데이터가 단지 한번만 프로그램되고, 플래시 메모리 장치의 OTP 블록에 저장된 보안 데이터는 외부의 어떠한 조작에도 안전하게 보호될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 메모리 시스템 (100)은 플래시 메모리 장치 (120), 인터페이스 장치 (140), 그리고 호스트 (160)를 포함한다. 플래시 메모리 장치 (120)는 데이터를 저장하기 위한 저장 영역을 포함하며, 저장 영역은 복수 개의 메모리 블록들 (BLK0-BLKx)과 적어도 하나의 OTP 블록 (OTPBLK)으로 구성된다. 본 발명에 있어서, 메모리 블록들 (BLK0-BLKx)의 소거/프로그램/읽기 동작 및 OTP 블록 (OTPBLK)의 읽기 동작은 제한되지 않는다. 이에 반해서, OTP 블록 (OTPBLK)의 소거/프로그램 동작은 제한되며, 이는 이하 상세히 설명될 것이다. 메모리 블록들 (BLK0-BLKx) 및 OTP 블록 (OTPBLK)은 전기적으로 소거 및 프로그램 가 능한 롬 셀들 (electrically erasable and programmable ROM cells: EEPROMs)로 구성되며, 각 셀은 부유 게이트 트랜지스터를 포함한다.
인터페이스 장치 (140)는 플래시 메모리 장치 (120)와 호스트 (160) 사이에서 인터페이스 역할을 수행한다. 인터페이스 장치 (140)는 호스트 인터페이스 (141)와 플래시 인터페이스 (142)로 구성된다. 호스트 인터페이스 (141)는 호스트 (160)로부터 각종 명령들 (예를 들면, 프로그램 명령, 소거 명령, 읽기 명령, OTP 명령, 등)을 입력받아 플래시 인터페이스 (142)로 전달한다. 예를 들면, 호스트 인터페이스 (141)는 호스트 (160)로부터 OTP 모드를 알리는 명령 (이하, "OTP 명령"라 칭함)을 입력받아 OTP 액세스 명령 (OTP access CMD)을 플래시 인터페이스 (142)로 출력한다. OTP 모드에서 프로그램 명령이 입력되면, 호스트 인터페이스 (141)는 OTP 프로그램 명령 (OTP program CMD)을 플래시 인터페이스 (142)로 출력한다. OTP 모드에서 읽기 명령이 입력되면, 호스트 인터페이스 (141)는 OTP 읽기 명령 (OTP read CMD)을 플래시 인터페이스 (142)로 출력한다. OTP 모드를 빠져나오기 위한 명령이 입력되면, 호스트 인터페이스 (141)는 리세트 명령 (Reset CMD)을 플래시 인터페이스 (142)로 출력한다.
계속해서 도 1을 참조하면, 플래시 인터페이스 (142)는 OTP 락 상태 레지스터 (lock status register) (142a)를 포함하며, OTP 락 상태 레지스터 (142a)에는 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보가 저장된다. 예를 들면, '1'의 OTP 락 상태 정보는 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)이 프로그램되었음을 나타내고, '0'의 OTP 락 상태 정보는 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)이 프로그램되어 있지 않음을 나타낸다. 플래시 인터페이스 (142)가, 비록 도면에는 도시되지 않았지만, 제어 로직 (control logic)으로서 잘 알려진 상태 머신 (state machine)을 이용하여 구현될 수 있음은 자명하다. 플래시 인터페이스 (142)는 호스트 인터페이스 (141)로부터 전달된 명령에 따라 플래시 메모리 장치 (120)의 제어 신호들을 발생하며, 플래시 메모리 장치 (120)는 정해진 타이밍에 따라 플래시 인터페이스 (142)로부터 전달되는 명령, 어드레스 그리고/또는 데이터를 입력받으며, 이는 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
특히, 본 발명의 경우, OTP 모드에서 프로그램 명령이 호스트 (160)에서 인터페이스 장치 (140)로 전달되면, 먼저, 인터페이스 장치 (140)의 플래시 인터페이스 (142)는 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 '1'인 지의 여부를 판별한다. 만약 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 '1'이면, 플래시 메모리 장치 (120)에는 프로그램 명령이 전송되지 않는다. 즉, 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)은 프로그램되지 않는다. 만약 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 '0'이면, 플래시 인터페이스 (142)는 정해진 타이밍에 따라 프로그램 명령, 어드레스 그리고 데이터를 플래시 메모리 장치 (120)로 전송한다. 즉, 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)에는 잘 알려진 방식에 따라 원하는 보안 데이터 (security data)가 프로그램될 것이다. 또한, OTP 모드에서 소거 명령이 호스트 (160)에서 인터페이스 장치 (140)로 전달되면, 플래시 인터페이스 (142)는 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 '1'인 지의 여부를 판별한다. 만약 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 '1'이면, 플래시 메모리 장치 (120)에는 소거 명령이 전송되지 않는다. 즉, 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)은 소거되지 않는다. 만약 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 '0'이면, 플래시 인터페이스 (142)는 정해진 타이밍에 따라 소거 명령 및 어드레스를 플래시 메모리 장치 (120)로 전송한다. 즉, 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)이 잘 알려진 방식에 따라 소거될 것이다.
호스트 (160)가 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보를 인터페이스 장치 (140)에 요청할 때, 인터페이스 장치 (140)는 호스트 (160)의 요청에 따라 보호 데이터 정보로서 OTP 락 상태 레지스터 (142a)의 OTP 락 상태 정보를 호스트 (160)로 출력할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 장치 (120)는 NAND 플래시 메모리 장치이다. 하지만, 플래시 메모리 장치 (120)가 NAND 플래시 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 2를 참조하면, 본 발명의 플래시 메모리 장치 (120)는 정보를 저장하기 위한 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 메모리 블록들 (BLK0-BLKx)과 적어도 하나의 OTP 블록 (OTPBLK)으로 구성된다. 메모리 블록들 (BLK0-BLKx) 및 OTP 블록 (OTPBLK) 각각은 복수 개의 스트링들을 포함하며, 비록 도면에는 도시되지 않았지만, 각 스트링은 스트링 선택 트랜지스터 (string select transistor), 접지 선택 트랜지스터 (ground select transistor), 그리고 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀 트랜지스터들 (memory cell transistors)로 구성될 것이다. 각 메모리 셀 트랜지스터는 전기적으로 소거 및 프로그램 가능한 플로팅 게이트 트랜지스터 (floating gate transistor)로 구성된다. 특히, OTP 블록 (OTPBLK)에는 보호 데이터 정보가 저장되며, 보호 데이터 정보는 OTP 블록 (OTPBLK)이 프로그램되었는 지의 여부를 나타낸다. 좀 더 구체적으로 설명하면 다음과 같다.
OTP 블록을 개략적으로 보여주는 도 3을 참조하면, OTP 블록 (OTPBLK)은 메인 영역 (main area)과 스페어 영역 (spare area)을 포함한다. 메인 영역에는 보안 데이터가 저장되며, 복수 개의 페이지들 (또는 워드 라인들)로 이루어진다. 스페어 영역에는 각 페이지와 관련된 정보 (예를 들면, ECC 정보)가 저장된다. 특히, 스페어 영역에는 OTP 블록 (OTPBLK)이 프로그램되었는 지의 여부를 나타내는 보호 데이터 정보가 저장된다. 보호 데이터 정보는 첫 번째 페이지의 스페어 영역의 특정 영역 (121, 도 3에서 빗금친 영역)에 저장된다. 하지만, 보호 데이터 정보는 각 페이지의 스페어 영역에 또는 임의의 페이지의 스페어 영역에 저장될 수 있다. 스페어 영역의 특정 영역 (121)은 하나의 워드 데이터가 저장될 수 있으며, 도 3에 도시된 바와 같이, 워드 데이터의 2개의 하위 데이터 비트들 (IO0, IO1)이 보호 데이터로서 사용된다. 즉, 2개의 하위 데이터 비트들 (IO0, IO1)에는 보호 데이터로서 '00' 또는 '1X/X1' 데이터가 저장된다. 보호 데이터는 메인 영역의 선택된 페이지에 데 이터가 저장될 때 함께 저장될 수 있다. 또는, 메인 영역에 데이터를 저장한 후 보호 데이터가 스페어 영역에 저장될 수 있다.
다시 도 2를 참조하면, 본 발명의 플래시 메모리 장치 (120)는 행 버퍼 회로 (201), 열 버퍼 회로 (202), 행 디코더 회로 (203), 열 디코더 회로 (204), 데이터 래치 및 감지 증폭 회로 (205), 열 게이트 회로 (206), 데이터 출력 버퍼 회로 (207), 그리고 명령 레지스터 및 제어 로직 (208)을 더 포함한다.
행 버퍼 회로 (201)는 명령 레지스터 및 제어 로직 (208)의 제어 하에 입출력 핀들 (IO0-IO15)을 통해 입력되는 행 어드레스 (row address)를 입력받고, 열 버퍼 회로 (202)는 명령 레지스터 및 제어 로직 (208)의 제어 하에 입출력 핀들 (IO0-IO15)을 통해 입력되는 열 어드레스 (column address)를 입력받는다. 행 디코더 회로 (203)는 행 버퍼 회로 (201)로부터 출력되는 블록 어드레스 (BA)에 응답하여 메모리 블록들 (BLK0-BLKx) 중 하나를 선택하고, 행 버퍼 회로 (201)로부터 출력되는 행 어드레스 (RA)에 응답하여 선택된 블록의 워드 라인들/페이지들 중 하나를 선택한다. 행 디코더 회로 (203)는 메모리 블록들 (BLK0-BLKx)과 OTP 블록 (OTPBLK)에 각각 대응하는 행 디코더들 (RD0-RDi, OTPRD)로 구성된다. 데이터 래치 및 감지 증폭 회로 (205)는 읽기 동작시 선택된 메모리 블록/OTP 블록에 저장된 데이터를 감지 증폭하고, 프로그램 동작시 선택된 메모리 블록/OTP 블록에 저장될 데이터를 래치한다. 데이터 래치 및 감지 증폭 회로 (205)는, 비록 도면에는 도시되지 않았지만, 각 메모리 블록/OTP 블록의 스트링들에 각각 연결된 복수 개의 페이지 버퍼들을 포함한다. 예시적인 페이지 버퍼는 U.S. Patent No. 5,936,890에 "Semiconductor flash memory having page buffer for verifying programmed memory cells"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
계속해서 열 디코더 회로 (204)는 열 버퍼 회로 (202)로부터 출력되는 열 어드레스에 응답하여 열 선택 신호들을 발생하며, 열 게이트 회로 (206)는 열 디코더 회로 (204)로부터의 열 선택 신호들에 응답하여 선택된 메모리 블록/OTP 블록의 열들 (또는 페이지 버퍼들)을 워드 단위로 순차적으로 선택한다. 그렇게 선택된 페이지 버퍼들에 래치된 데이터는 명령 레지스터 및 제어 로직 (208)의 제어하에 입출력 핀들 (IO0-IO15)을 통해 외부로 출력된다. 명령 레지스터 및 제어 로직 (208)은 입출력 핀들 (IO0-IO15)을 통해 명령을 입력받고, 입력된 명령에 따라 내부 동작을 제어한다.
특히, 본 발명의 경우, 명령 레지스터 및 제어 로직 (208)은 OTP 모드 (또는 OTP 모드로의 진입)를 나타내는 명령이 입력될 때 OTP 인에이블 신호 (OTP_EN)를 활성화시킨다. OTP 인에이블 신호 (OTP_EN)는 메모리 블록들 (BLK0-BLKx)에 각각 대응하는 행 디코더들 (RD0-RDi)과 OTP 블록 (OTPBLK)에 대응하는 행 디코더 (OTPRD)에 인가된다. OTP 인에이블 신호 (OTP_EN)가 활성화될 때, 행 디코더들 (RD0-RDi)은 행 버퍼 회로 (201)로부터의 블록 및 행 어드레스들 (BA, RA)에 관계없이 비활성화된다. 즉, OTP 인에이블 신호 (OTP_EN)가 활성화될 때, 메모리 블록들 (BLK0-BLKx)은 대응하는 행 디코더들 (RD0-RDi)에 의해서 선택되지 않는다. 이에 반해서, OTP 인에이블 신호 (OTP_EN)가 활성화될 때, 행 디코더 (OTPBLK)는 행 버퍼 회로 (201)로부터 출력되는 행 어드레스 (RA)에 응답하여 OTP 블록 (OTPBLK) 의 페이지들/행들 중 하나를 선택한다. OTP 인에이블 신호 (OTP_EN)가 활성화되고 그 다음에 프로그램/소거/읽기 명령이 입력되면, OTP 블록 (OTPBLK)의 프로그램/소거/읽기 동작은 낸드 플래시 메모리 장치의 잘 알려진 방식에 따라 수행될 것이다. 결과적으로, OTP 모드에서, 메모리 블록들 (BLK0-BLKx)은 선택되지 않는 반면에 OTP 블록 (OTPBLK)이 선택된다.
도 4는 본 발명의 제 1 실시예에 따른 메모리 시스템의 OTP 블록의 프로그램 및 재프로그램 방지 동작들을 설명하기 위한 흐름도이다.
플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)에는 단지 한번 데이터가 프로그램될 수 있다. 플래시 메모리 장치 (120)의 OTP 블록 (OTPBLK)에 데이터를 프로그램하기 위해서, 먼저, 호스트 (160)는 OTP 모드로 진입하는 데 필요한 명령 (이하, "OTP 명령"이라 칭함)을 인터페이스 장치 (140)로 출력한다 (S100). 인터페이스 장치 (140)의 호스트 인터페이스 (141)는 OTP 명령에 응답하여 OTP 액세스 명령을 발생하고, 플래시 인터페이스 (142)는 OTP 모드로의 진입을 알리는 명령을 플래시 메모리 장치 (120)로 출력한다. 플래시 메모리 장치 (120)의 명령 레지스터 및 제어 로직 (208)은 OTP 모드로의 진입을 알리는 명령에 응답하여 OTP 인에이블 신호 (OTP_EN)를 활성화시킨다. 이는 이후 입력된 블록 어드레스에 따라 메모리 블록들 (BLK0-BLKx)이 선택되지 않게 한다. 즉, OTP 모드에서 OTP 인에이블 신호 (OTP_EN)가 활성화됨에 따라, 메모리 블록들 (BLK0-BLKx)은 선택되지 않는 반면에 OTP 블록 (OTPBLK)은 선택된다.
앞서 설명된 과정을 통해 OTP 모드가 설정되면, 호스트 (160)는 프로그램 명 령을 인터페이스 장치 (140)로 출력하고, 인터페이스 장치 (140)의 호스트 인터페이스 (141)는 프로그램 명령에 응답하여 OTP 프로그램 명령을 플래시 인터페이스 (142)로 출력한다. 플래시 인터페이스 (142)는 OTP 액세스 명령의 입력에 응답하여 OTP 락 상태 레지스터 (142a)의 값이 OTP 블록 (OTPBLK)이 프로그램되지 않았음을 나타내는 '0'인 지의 여부를 판별한다 (S110). 만약 OTP 락 상태 레지스터 (142a)의 값이 OTP 블록 (OTPBLK)이 프로그램되었음을 나타내는 '1'이면, 절차는 S130 단계로 진행한다. 만약 OTP 락 상태 레지스터 (142a)의 값이 '0'이면, OTP 블록에 보안 데이터 및 보호 데이터가 프로그램된다 (S120). OTP 락 상태 레지스터 (142a)의 값이 OTP 블록 (OTPBLK)이 프로그램되었지 않았음을 나타내는 '0'일 때, 플래시 인터페이스 (142)는 OTP 프로그램 명령에 응답하여 정해진 타이밍에 따라 프로그램 명령, 어드레스 및 데이터를 플래시 메모리 장치 (120)로 출력한다. 플래시 메모리 장치 (120)의 명령 레지스터 및 제어 로직 (208)은 프로그램 명령에 응답하여 프로그램 동작에 필요한 고전압들을 발생하도록 고전압 발생 회로 (미도시됨)를 제어한다. 행 및 열 버퍼 회로들 (201, 202)은 명령 레지스터 및 제어 로직 (208)의 제어하에서 입출력 핀들 (IO0-IO15)을 통해 입력되는 어드레스들을 각각 래치한다.
OTP 블록 (OTPBLK)에 대응하는 행 디코더 (OTPRD)는 행 버퍼 회로 (201)에 입력된 어드레스 중 행 어드레스 (RA)에 응답하여 OTP 블록 (OTPBLK)의 페이지들 중 하나를 선택한다. 이때, 앞서 설명된 바와 같이, 행 디코더들 (BLK0-BLKx)이 OTP 인에이블 신호 (OTPEN)에 의해서 비활성화되기 때문에, 메모리 블록들 (BLK0-BLKx)은 선택되지 않는다. 입출력 핀들 (IO0-IO15)을 통해 워드 단위로 순차적으로 입력되는 데이터는 열 게이트 회로 (206)를 통해 데이터 래치 및 감지 증폭 회로 (205)에 로드된다. 데이터 래치 및 감지 증폭 회로 (205)에 로드된 프로그램될 데이터는 잘 알려진 방식에 따라 OTP 블록 (OTPBLK)의 메인 영역에 프로그램된다. 이와 동시에, OTP 블록 (OTPBLK)의 스페어 영역에는 OTP 블록 (OTPBLK)이 프로그램되었음을 알리는 '00'의 보호 데이터 정보가 저장될 것이다. 이에 반해서, OTP 블록 (OTPBLK)이 프로그램되었음을 알리는 '00'의 보호 데이터 정보는 OTP 블록 (OTPBLK)의 메인 영역이 프로그램된 후에 OTP 블록 (OTPBLK)의 스페어 영역에 저장될 수 있다.
OTP 블록 (OTPBLK)에 보안 데이터 및 보호 데이터 정보를 프로그램하는 동작이 종료되면, 호스트 (160)는 OTP 모드를 빠져나오기 위해서 리세트 명령을 인터페이스 장치 (140)로 출력한다 (S130). 플래시 인터페이스 (142)는 호스트 인터페이스 (141)로부터 리세트 명령가 입력될 때 OTP 락 상태 레지스터 (142a)의 값이 OTP 블록 (OTPBLK)이 프로그램되지 않았음을 나타내는 '0'인 지의 여부를 판별한다 (S140). 만약 OTP 락 상태 레지스터 (142a)의 값이 '1'이면, 절차는 S160 단계로 진행한다. 만약 OTP 락 상태 레지스터 (142a)의 값이 '0'이면, OTP 락 상태 레지스터 (142a)는 업 데이트된다 (S150). 구체적으로, 플래시 인터페이스 (142)는 OTP 블록 (OTPBLK)의 스페어 영역에 저장된 보호 데이터 정보가 읽혀지도록 플래시 메모리 장치 (120)로 읽기 명령을 출력한다. 플래시 인터페이스 (142)는 읽혀진 보호 데이터 정보가 '00'일 때 OTP 락 상태 레지스터 (142a)에 '1'의 OTP 락 상태 정보를 저장한다. 즉, OTP 락 상태 레지스터 (142a)가 업 데이트된다. 이후, 플래시 인 터페이스 (142)가 플래시 메모리 장치 (120)로 리세트 명령을 출력함으로써 OTP 모드가 종료된다 (S160). 즉, OTP 인에이블 신호 (OTP_EN)가 비활성화된다.
플래시 인터페이스 (142)의 OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보는 전원이 꺼지면 소멸되기 때문에, 전원이 인가될 때마다 OTP 락 상태 정보가 OTP 락 상태 레지스터 (142a)에 업 데이터되어야 한다. 구체적으로 설명하면, 전원이 켜지면, 플래시 인터페이스 (142)는 앞서 설명된 것과 동일한 방식으로 플래시 메모리 장치 (120)를 OTP 모드로 설정하고, OTP 블록 (OTPBLK)의 스페어 영역에 저장된 보호 데이터 정보가 읽혀지도록 플래시 메모리 장치 (120)로 읽기 명령을 출력한다. 플래시 인터페이스 (142)는 읽혀진 보호 데이터 정보가 '00'일 때 OTP 락 상태 레지스터 (142a)에 '1'의 OTP 락 상태 정보를 저장한다. 즉, OTP 락 상태 레지스터 (142a)가 업 데이트된다.
일단 OTP 블록 (OTPBLK)이 프로그램되면, OTP 모드에서 OTP 블록 (OTPBLK)을 재프로그램하는 것은 불가능하다. 구체적으로 설명하면, OTP 모드에서 호스트 (160)로부터 프로그램 명령이 인터페이스 장치 (140)로 인가되면, 호스트 인터페이스 (141)는 플래시 인터페이스 (142)로 OTP 프로그램 명령을 출력한다. 플래시 인터페이스 (142)에 OTP 프로그램 명령이 인가되면, 플래시 인터페이스 (142)는 OTP 락 상태 레지스터 (142a)에 '1'의 OTP 락 상태 정보가 저장되어 있는 지의 여부를 판별한다. 만약 OTP 락 상태 레지스터 (142a)에 '1'의 OTP 락 상태 정보가 저장되어 있으면, OTP 프로그램 모드는 설정되지 않는다. 따라서, OTP 블록 (OTPBLK)은 재프로그램되지 않는다. 이때, 인터페이스 장치 (140)는 호스트 (160)에 OTP 프로 그램 모드의 진입이 실패하였음을 알릴 수 있다.
일단 OTP 블록 (OTPBLK)이 프로그램되면, OTP 블록의 재프로그램 과정과 마찬가지로, 프로그램된 OTP 블록을 소거하는 것 역시 불가능하다. 구체적으로 설명하면, OTP 모드에서 호스트 (160)로부터 소거 명령이 인터페이스 장치 (140)로 인가되면, 호스트 인터페이스 (141)는 플래시 인터페이스 (142)로 OTP 소거 명령을 출력한다. 플래시 인터페이스 (142)에 OTP 소거 명령이 인가되면, 플래시 인터페이스 (142)는 OTP 락 상태 레지스터 (142a)에 '1'의 OTP 락 상태 정보가 저장되어 있는 지의 여부를 판별한다. 만약 OTP 락 상태 레지스터 (142a)에 '1'의 OTP 락 상태 정보가 저장되어 있으면, OTP 소거 모드는 설정되지 않는다. 따라서, OTP 블록 (OTPBLK)은 소거되지 않는다. 이때, 인터페이스 장치 (140)는 호스트 (160)에 OTP 모드의 진입이 실패하였음을 알릴 수 있다. 종래 기술에서 설명된 바와 같이, OTP 블록 (OTPBLK)의 소거 동작을 방지하기 위해서 별도의 퓨즈 옵션이 행 디코더에 사용되었다. 하지만, 본 발명의 경우, 행 디코더 (OTPRD)에 별도의 퓨즈 옵션 (미도시됨)을 사용하지 않고 OTP 블록 (OTPBLK)의 소거 동작을 방지할 수 있다.
본 발명에 따른 메모리 시스템의 경우, OTP 블록 (OTPBLK)이 프로그램되었는 지의 여부를 판별하는 것은 OTP 블록 (OTPBLK)의 스페어 영역에 저장된 보호 데이터 정보를 읽지 않고 수행될 수 있다. 예를 들면, 호스트 (160)가 인터페이스 장치 (140)에 OTP 블록 (OTPBLK)의 보호 데이터 정보를 요청할 때, OTP 락 상태 레지스터 (142a)에 저장된 OTP 락 상태 정보가 호스트 (160)로 출력된다. 따라서, OTP 블록 (OTPBLK)의 스페어 영역에 저장된 보호 데이터 정보를 읽지 않고 OTP 블록 (OTPBLK)이 프로그램되었는 지의 여부를 판별하는 것이 가능하다.
도 5는 본 발명의 제 2 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 5에서, 도 1에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다.
본 발명의 제 1 실시예에 따른 메모리 시스템의 경우, 앞서 설명된 바와 같이, OTP 블록이 프로그램되었는 지의 여부를 나타내는 보호 데이터 정보와 함께 보안 데이터가 OTP 블록에 저장된다. 이와 더불어, 본 발명의 제 2 실시예에 따른 메모리 시스템의 경우, OTP 블록 (도면에는, "OTPBLK"로 표기됨)에는 패키지 레벨에서 얻어진 테스트 정보 (예를 들면, 동작 주파수)가 저장된다. 테스트 정보는 보안 데이터 및 보호 데이터 정보가 저장되기 이전에 패키지 테스트 레벨에서 OTP 블록의 특정 어드레스 영역 (예를 들면, OTP 블록의 메인 영역 또는 스페어 영역)에 저장될 것이다.
계속해서 도 5를 참조하면, 인터페이스 장치 (140)는 호스트 인터페이스 (141), 플래시 인터페이스 (142), 그리고 POR 읽기 인에이블 신호 발생 회로 (143)를 포함한다. 도 5에 도시된 호스트 인터페이스 (141) 및 플래시 인터페이스 (142)는 OTP 모드에서 도 1에 도시된 것과 동일한 동작하며, 그것에 대한 설명은 그러므로 생략된다. POR 읽기 인에이블 신호 발생 회로 (143)는 파워-업시 POR 읽기 인에이블 신호 (POR_READ)를 발생하고, 플래시 인터페이스 (142)는 POR 읽기 인에이블 신호 (POR_READ)에 응답하여 POR 읽기 모드를 알리는 명령을 플래시 메모리 (120)로 출력한다. 이후, 플래시 인터페이스 (142)는 POR 읽기 명령과 함께 어드레스를 플래시 메모리 (120)로 출력한다. POR 읽기 명령과 함께 플래시 메모리 (120)로 전송되는 어드레스는 테스트 정보가 저장된 영역을 지정하기 위한 어드레스이다. 플래시 메모리 (120)는 POR 읽기 명령에 응답하여 OTP 블록의 테스트 정보를 읽고, 읽혀진 테스트 정보를 인터페이스 장치 (140)로 출력한다. 인터페이스 장치 (140)의 플래시 인터페이스 (142)는 플래시 메모리 (120)로부터 출력된 테스트 정보를 레지스터 (142b)에 저장한다. 호스트 (160)가 레지스터 (142b)에 저장된 테스트 정보를 인터페이스 장치 (140)에 요청할 때, 인터페이스 장치 (140)는 호스트 (160)의 요청에 따라 레지스터 (142b)의 테스트 정보를 호스트 인터페이스 (141)를 통해 호스트 (160)로 출력한다.
앞서의 설명에 따르면, 본 발명의 제 2 실시예에 따른 메모리 시스템의 경우, 파워-업시 수행되는 테스트 정보 읽기 동작은 호스트 (160)로부터의 명령없이 인터페이스 (140)의 제어 하에 자동적으로 수행된다.
도 5에 있어서, 플래시 인터페이스 (142)에 존재하는 레지스터들 (142a, 142b)은 개별적으로 구현되어 있다. 하지만, 레지스터들 (142a, 142b)이 OTP 락 상태 정보 및 테스트 정보를 저장하도록 하나의 레지스터로 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 6 및 도 7은 도 5에 도시된 POR 읽기 인에이블 신호 발생 회로의 실시예들을 개략적으로 보여주는 블록도들이다.
도 6을 참조하면, POR 읽기 인에이블 신호 발생 회로 (143)는 파워 온 리세트 회로 (143a)와 신호 발생기 (143b)를 포함한다. 파워 온 리세트 회로 (143a)는 파워-업시 전원 전압이 소정의 전압에 도달하였는 지의 여부를 검출하며, 그 결과로서 파워 온 리세트 신호 (POR)를 발생한다. 신호 발생기 (143b)는 파워 온 리세트 신호 (POR)에 응답하여 POR 읽기 인에이블 신호 (POR_READ)를 발생한다. POR 읽기 인에이블 신호 (POR_READ)는 파워 온 리세트 신호 (POR)가 활성화되고 소정 시간이 경과한 후에 생성된다. 여기서, 소정 시간은 파워-업시 전원 전압 (Vcc)이 소정 전압에서 충분히 목표 전압 (full Vcc)까지 증가하는 데 필요한 시간이다. 신호 발생기 (143b)는 이 분야에 잘 알려진 발진기로 구현된다.
예시적인 파워 온 리세트 회로들이 U.S. Patent No. 6,346,834에 "POWER ON RESET CIRCUIT"라는 제목으로 그리고 U.S. Patent No. 6,204,703에 "POWER ON RESET CIRCUIT WITH POWER NOISE IMMUNITY"라는 제목으로 각각 개시되어 있으며, 레퍼런스로 포함된다.
도 6에 도시된 것과 달리, POR 읽기 인에이블 신호 발생 회로 (143)는, 도 7에 도시된 바와 같이, 앞서 설명된 파워 온 리세트 회로만을 이용하여 구현될 수 있다.
본 발명의 제 2 실시예에 따른 메모리 시스템의 동작이 도 2, 도 5 내지 도 7을 참조하여 이하 상세시 설명될 것이다.
메모리 시스템 (100)에 전원이 공급되면, 인터페이스 장치 (140)의 POR 읽기 인에이블 신호 발생 회로 (143)는 POR 읽기 인에이블 신호 (POR_READ)를 발생한다. 플래시 인터페이스 (142)는 POR 읽기 인에이블 신호 (POR_READ)에 응답하여 POR 읽기 모드를 나타내는 명령을 플래시 메모리 (120)로 출력한다. 도 2에 도시된 플래 시 메모리 (120)의 명령 레지스터 및 제어 로직 (208)은 POR 읽기 명령가 입력될 때 OTP 인에이블 신호 (OTP_EN)를 활성화시킨다. OTP 인에이블 신호 (OTP_EN)는 메모리 블록들 (BLK0-BLKx)에 각각 대응하는 행 디코더들 (RD0-RDi)과 OTP 블록 (OTPBLK)에 대응하는 행 디코더 (OTPRD)에 인가된다. OTP 인에이블 신호 (OTP_EN)가 활성화될 때, 행 디코더들 (RD0-RDi)은 행 버퍼 회로 (201)로부터의 블록 및 행 어드레스들 (BA, RA)에 관계없이 비활성화된다. 즉, OTP 인에이블 신호 (OTP_EN)가 활성화될 때, 메모리 블록들 (BLK0-BLKx)은 대응하는 행 디코더들 (RD0-RDi)에 의해서 선택되지 않는다. 이에 반해서, OTP 인에이블 신호 (OTP_EN)가 활성화될 때, 행 디코더 (OTPBLK)는 행 버퍼 회로 (201)로부터 출력되는 행 어드레스 (RA)에 응답하여 OTP 블록 (OTPBLK)의 페이지들/행들 중 하나를 선택할 것이다.
플래시 인터페이스 (142)는 POR 읽기 모드를 나타내는 명령에 이어 POR 읽기 명령과 함께 어드레스를 플래시 메모리 (120)로 출력한다. 플래시 메모리 (120)는 OTP 인에이블 신호 (OTP_EN)가 활성화된 후 POR 읽기 명령이 입력되면, OTP 블록 (OTPBLK)의 읽기 동작은 낸드 플래시 메모리 장치의 잘 알려진 방식에 따라 수행될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 2의 행 버퍼 회로 (201)는 명령 레지스터 및 제어 로직 (208)의 제어 하에 입출력 핀들 (IO0-IO15)을 통해 입력되는 행 어드레스를 입력받고, 열 버퍼 회로 (202)는 명령 레지스터 및 제어 로직 (208)의 제어 하에 입출력 핀들 (IO0-IO15)을 통해 입력되는 열 어드레스를 입력받는다. 행 디코더 (OTPBLK)는 행 버퍼 회로 (201)로부터의 어드레스에 응답하여 OTP 블록의 워드 라인들/페이지들 중 하 나를 선택한다. 데이터 래치 및 감지 증폭 회로 (205)는 선택된 OTP 블록에 저장된 데이터 (즉,테스트 데이터 정보)를 감지하고, 감지된 데이터를 래치한다. 그 다음에, 열 디코더 회로 (204)는 열 버퍼 회로 (202)로부터 출력되는 열 어드레스에 응답하여 열 선택 신호들을 발생하며, 열 게이트 회로 (206)는 열 디코더 회로 (204)로부터의 열 선택 신호들에 응답하여 선택된 OTP 블록의 열들 (또는 페이지 버퍼들)을 워드 단위로 순차적으로 선택한다. 그렇게 선택된 페이지 버퍼들에 래치된 데이터는 명령 레지스터 및 제어 로직 (208)의 제어하에 입출력 핀들 (IO0-IO15)을 통해 외부로 출력된다. 결과적으로, 읽기 동작의 결과로서 테스트 정보는 플래시 인터페이스 (142)의 레지스터 (142b)에 저장될 것이다. 호스트 (160)가 레지스터 (142b)에 저장된 테스트 정보를 인터페이스 장치 (140)에 요청할 때, 인터페이스 장치 (140)는 호스트 (160)의 요청에 따라 레지스터 (142b)의 테스트 정보를 호스트 인터페이스 (141)를 통해 호스트 (160)로 출력한다.
결과적으로, 본 발명의 제 2 실시예에 따른 메모리 시스템의 경우, 파워-업시 OTP 블록에서 테스트 정보를 읽는 동작은 호스트 (160)로부터의 명령없이 인터페이스 (140)의 제어 하에 자동적으로 수행된다.
본 발명의 제 2 실시예에 따른 메모리 시스템의 경우, 동작 주파수와 같은 테스트 정보를 OTP 블록에 저장함으로써 수율을 향상시킬 수 있다. 예를 들면, 웨이퍼에 형성되는 다수의 칩들은 동일한 조건에서 제조되더라도, 원하는 동작 주파수 범위에 속하지 않는 칩(들)이 존재할 수 있다. 그러한 칩들의 테스트 동작 (특히, 각 칩의 동작 주파수를 측정하는 동작)은 일반적으로 패키지 레벨에서 수행된 다. 만약 임의의 칩의 측정 동작 주파수가 원하는 동작 주파수 범위에 속하지 않으면, 즉, 제작된 칩의 동작 주파수가 원하는 동작 주파수 범위에 속하지 않기 때문에 그러한 칩은 폐기될 것이다. 하지만, 임의의 칩의 측정 동작 주파수가 원하는 동작 주파수 범위에 속하지 않더라도, 측정된 동작 주파수의 테스트 정보를 OTP 블록 내에 저장함으로써 원하는 동작 주파수 범위에 속하지 않는 칩(들)은 앞서 언급된 테스트 정보에 의거하여 다른 동작 주파수 범위에 속하는 칩(들)로 분류될 수 있다. 이는 수율이 향상될 수 있음을 의미한다.
제 2 실시예에 따른 메모리 시스템의 경우, POR 읽기 모드가 설정된 후 테스트 정보가 읽혀진다. 이에 반해서, POR 읽기 인에이블 신호가 활성화된 후, 바로 POR 읽기 동작이 수행될 수 있다. 예를 들면, 플래시 인터페이스 (142)는 POR 읽기 인에이블 신호 (POR_READ)의 활성화에 응답하여 POR 읽기 명령과 함께 어드레스 (테스트 정보가 저장된 영역을 지정하기 위한 어드레스)를 플래시 메모리 (120)에 전송한다. 그 다음에, 플래시 메모리 (120)는 POR 읽기 명령에 응답하여 OTP 인에이블 신호 (OTP_EN)를 활성화시킨다. 이는 행 디코더 (OTPRD)만이 활성화됨을 의미한다. 이후, 앞서 설명된 바와 같이, OTP 블록에 대한 읽기 동작이 수행되고, 그렇게 읽혀진 테스트 정보가 플래시 인터페이스 (142)의 레지스터 (142b)에 저장될 것이다.
본 발명에 따른 메모리 시스템에 있어서, 설계 변경에 따라, OTP 블록에 저장된 보호 데이터 정보 및 테스트 정보는 OTP 모드 및 POR 읽기 모드에서 각각 연속적으로 읽혀지거나, POR 읽기 모드에서 동시에 또는 개별적으로 읽혀질 수 있다. 또는, OTP 블록에 저장된 보호 데이터 정보 및 테스트 정보는 OTP 모드에서 동시에 또는 개별적으로 읽혀질 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 레지스터에 저장된 OTP 락 상태 정보에 따라 OTP 모드의 진입을 제어함으로써 프로그램된 OTP 블록의 재프로그램/소거 동작을 원천적으로 차단할 수 있다. 이는 OTP 블록에 저장된 데이터가 안전하게 보존될 수 있음을 의미한다. 또한, OTP 블록을 번거롭게 액세스하지 않고, OTP 블록이 프로그램되었는 지의 여부를 확인할 수 있다. 더욱이, OTP 블록의 소거 동작을 차단하기 위한 별도의 퓨즈 옵션없이 OTP 블록이 소거되는 것을 차단할 수 있다.
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Claims (38)

  1. 소정 영역에 보호 데이터 정보가 저장되는 단지 한번 프로그램 가능한 블록 (이하, OTP 블록이라 칭함)을 포함하는 플래시 메모리 장치와; 그리고
    상기 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한 인터페이스 장치를 포함하며,
    OTP 모드에서 동작 명령이 인가될 때, 상기 인터페이스 장치는 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타내는 지의 여부를 판별하고; 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타낼 때, 상기 인터페이스 장치는 상기 외부로부터의 상기 OTP 블록에 대한 접근을 차단하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 OTP 블록은 메인 영역과 스페어 영역으로 구성되며, 상기 스페어 영역은 상기 보호 데이터 정보가 저장되는 상기 OTP 블록의 소정 영역을 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성되는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 보호 데이터 정보는 상기 메인 영역이 프로그램될 때 동시에 상기 스페어 영역에 저장되는 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 보호 데이터 정보는 상기 메인 영역이 프로그램된 후 상기 스페어 영역에 저장되는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 레지스터는 파워-업시마다 상기 OTP 블록에 저장된 보호 데이터 정보로 업데이트되는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 OTP 블록에 저장된 보호 데이터 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 OTP 락 상태 정보를 외부로 출력하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 OTP 블록에 대한 접근은 상기 OTP 블록의 프로그램/소거 동작을 포함하 는 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 인터페이스 장치는 파워-업시 POR 읽기 인에이블 신호를 발생하는 POR 읽기 인에이블 신호 발생 회로를 더 포함하며, 상기 OTP 블록에는 패키지 레벨에서 테스트 정보가 프로그램되는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 인터페이스 장치는 상기 POR 읽기 인에이블 신호가 활성화될 때 상기 OTP 블록의 테스트 정보가 읽혀지도록 상기 플래시 메모리 장치를 제어하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 파워-업시마다 상기 플래시 메모리 장치로부터 읽혀진 상기 테스트 정보는 제 2 레지스터에 저장되는 메모리 시스템.
  12. 소정 영역에 보호 데이터 정보가 저장되는 OTP 블록을 포함하는 플래시 메모리 장치와; 그리고
    상기 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한 인터페이스 장치를 포함하며,
    상기 플래시 메모리 장치는 메모리 블록과; 상기 메모리 블록을 선택하기 위한 메모리 블록 선택 회로와; 상기 OTP 블록을 선택하기 위한 OTP 블록 선택 회로와; 그리고 상기 OTP 모드시 상기 메모리 블록에 대한 접근이 차단되도록 상기 메모리 블록 선택 회로를 비활성화 상태로 그리고 상기 OTP 블록 선택 회로를 활성화 상태로 각각 설정하는 제어 회로를 더 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 OTP 모드시 프로그램/소거 명령이 외부로부터 인가될 때, 상기 인터페이스 장치는 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타내는 지의 여부를 판별하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타낼 때, 상기 인터페이스 장치는 상기 외부로부터의 상기 OTP 블록에 대한 접근을 차단하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 OTP 블록에 대한 접근은 상기 OTP 블록의 프로그램/소거 동작을 포함하는 메모리 시스템.
  16. 제 13 항에 있어서,
    상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되지 않았음을 나타낼 때, 상기 인터페이스 장치는 상기 플래시 메모리 장치에 상기 OTP 모드의 진입을 알리는 명령을 출력하고; 그리고 상기 제어 회로는 상기 OTP 모드의 진입을 알리는 명령에 응답하여 상기 메모리 블록 선택 회로를 비활성화 상태로 그리고 상기 OTP 블록 선택 회로를 활성화 상태로 각각 설정하는 메모리 시스템.
  17. 제 12 항에 있어서,
    상기 OTP 블록은 메인 영역과 스페어 영역으로 구성되며, 상기 스페어 영역은 상기 보호 데이터 정보가 저장되는 상기 OTP 블록의 소정 영역을 포함하는 메모리 시스템.
  18. 제 12 항에 있어서,
    상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성되는 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 보호 데이터 정보는 상기 메인 영역이 프로그램될 때 동시에 상기 스페어 영역에 저장되는 메모리 시스템.
  20. 제 17 항에 있어서,
    상기 보호 데이터 정보는 상기 메인 영역이 프로그램된 후 상기 스페어 영역에 저장되는 메모리 시스템.
  21. 제 12 항에 있어서,
    상기 레지스터는 파워-업시마다 상기 OTP 블록에 저장된 보호 데이터 정보로 업데이트되는 메모리 시스템.
  22. 제 12 항에 있어서,
    상기 OTP 블록에 저장된 보호 데이터 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 OTP 락 상태 정보를 외부로 출력하는 메모리 시스템.
  23. 소정 영역에 보호 데이터 정보가 저장되는 OTP 블록을 포함하는 플래시 메모리 장치와; 그리고
    상기 OTP 블록이 프로그램되었는 지의 여부를 나타내는 OTP 락 상태 정보를 저장하는 레지스터를 포함한 인터페이스 장치를 포함하며,
    상기 플래시 메모리 장치는 메모리 블록과; 상기 메모리 블록을 선택하기 위한 메모리 블록 선택 회로와; 상기 OTP 블록을 선택하기 위한 OTP 블록 선택 회로와; 상기 인터페이스 장치로부터 인가되는 블록 및 행 어드레스들을 상기 메모리 블록 선택 회로 및 상기 OTP 블록 선택 회로로 출력하는 어드레스 버퍼 회로와; 그리고 상기 OTP 모드를 알리는 명령에 응답하여 OTP 인에이블 신호를 발생하는 제어 회로를 더 포함하고,
    상기 메모리 블록은 상기 OTP 인에이블 신호가 활성화될 때 상기 블록 어드레스에 관계없이 상기 메모리 블록 선택 회로에 의해서 선택되지 않는 반면에, 상기 OTP 블록 선택 회로는 상기 OTP 인에이블 신호의 활성화에 응답하여 상기 OTP 블록을 선택하는 메모리 시스템.
  24. 제 23 항에 있어서,
    상기 OTP 모드시 프로그램/소거 명령이 외부로부터 인가될 때, 상기 인터페이스 장치는 상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타내는 지의 여부를 판별하는 메모리 시스템.
  25. 제 24 항에 있어서,
    상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되었음을 나타낼 때, 상기 인터페이스 장치는 상기 외부로부터의 상기 OTP 블록에 대한 접근을 차단하는 메모리 시스템.
  26. 제 25 항에 있어서,
    상기 OTP 블록에 대한 접근은 상기 OTP 블록의 프로그램/소거 동작을 포함하 는 메모리 시스템.
  27. 제 24 항에 있어서,
    상기 OTP 락 상태 정보가 상기 OTP 블록이 프로그램되지 않았음을 나타낼 때, 상기 인터페이스 장치는 상기 플래시 메모리 장치에 상기 OTP 모드를 알리는 명령을 출력하고; 그리고 상기 제어 회로는 상기 OTP 모드를 알리는 명령에 응답하여 상기 OTP 인에이블 신호를 활성화시키는 메모리 시스템.
  28. 제 27 항에 있어서,
    상기 OTP 블록은 메인 영역과 스페어 영역으로 구성되며, 상기 스페어 영역은 상기 보호 데이터 정보가 저장되는 상기 OTP 블록의 소정 영역을 포함하는 메모리 시스템.
  29. 제 23 항에 있어서,
    상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성되는 메모리 시스템.
  30. 제 23 항에 있어서,
    상기 레지스터는 파워-업시마다 상기 OTP 블록에 저장된 보호 데이터 정보로 업데이트되는 메모리 시스템.
  31. 제 23 항에 있어서,
    상기 OTP 블록에 저장된 보호 데이터 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 OTP 락 상태 정보를 외부로 출력하는 메모리 시스템.
  32. 소정 영역에 테스트 정보가 저장되는 OTP 블록을 포함하는 플래시 메모리 장치와;
    파워-업시 POR 읽기 인에이블 신호를 발생하는 POR 읽기 인에이블 신호 발생 회로와; 그리고
    상기 OTP 블록에 저장된 테스트 정보가 상기 파워-업시 외부 명령없이 액세스되도록, 상기 읽기 인에이블 신호에 응답하여 상기 플래시 메모리 장치의 액세스를 제어하는 인터페이스 장치를 포함하는 메모리 시스템.
  33. 제 32 항에 있어서,
    상기 OTP 블록은 전기적으로 소거 및 프로그램 가능한 메모리 셀들로 구성되는 메모리 시스템.
  34. 제 32 항에 있어서,
    상기 테스트 정보는 패키지 레벨에서 얻어지는 상기 플래시 메모리 장치의 동작 주파수를 포함하며, 상기 패키지 레벨에서 상기 OTP 블록에 저장되는 메모리 시스템.
  35. 제 32 항에 있어서,
    상기 인터페이스 장치는 파워-업시마다 상기 OTP 블록에 저장된 테스트 정보로 업데이트되는 레지스터를 포함하는 메모리 시스템.
  36. 제 35 항에 있어서,
    상기 OTP 블록에 저장된 테스트 정보가 외부로부터 요구될 때, 상기 인터페이스 장치는 상기 OTP 블록에 대한 접근없이 상기 레지스터에 저장된 테스트 정보를 외부로 출력하는 메모리 시스템.
  37. 제 32 항에 있어서,
    상기 POR 읽기 인에이블 신호 발생 회로는 파워-업시 전원 전압이 소정 전압에 도달할 때 상기 POR 읽기 인에이블 신호를 발생하는 파워 온 리세트 회로를 포함하는 메모리 시스템.
  38. 제 32 항에 있어서,
    상기 POR 읽기 인에이블 신호 발생 회로는
    파워-업시 전원 전압이 소정 전압에 도달할 때 파워 온 리세트 신호를 발생 하는 파워 온 리세트 회로와; 그리고
    상기 파워 온 리세트 신호가 활성화되고 소정 시간이 경과한 후 상기 POR 읽기 인에이블 신호를 발생하는 발진기를 포함하는 메모리 시스템.
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