KR100769102B1 - 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의소거 방법 및 불휘발성 반도체 기억 장치의 시험 방법 - Google Patents

불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의소거 방법 및 불휘발성 반도체 기억 장치의 시험 방법 Download PDF

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Abstract

본 발명은, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우에, 불휘발성 반도체 기억 장치의 각각에 있어서 소거 동작이 필요 이상으로 실시되는 것을 방지하는 것을 과제로 한다.
불휘발성 반도체 기억 장치는, 메모리 셀 어레이 및 동작 제어 회로를 구비하여 구성된다. 메모리 셀 어레이는, 전기적으로 재기록 가능한 복수의 불휘발성의 메모리 셀을 구비하여 구성된다. 동작 제어 회로는, 외부 명령에 따라서 메모리 셀 어레이의 동작을 제어한다. 동작 제어 회로는, 플래그 회로 및 소거 금지 회로를 구비하여 구성된다. 플래그 회로는, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀 중의 어느 소거 미완료가 검출됨에 따라서 셋트된다. 소거 금지 회로는, 플래그 회로가 리셋되어 있는 경우에 외부 명령에 상관없이 메모리 셀 어레이의 소거 동작을 금지한다.

Description

불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 소거 방법 및 불휘발성 반도체 기억 장치의 시험 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE, ERASE METHOD FOR SAME, AND TEST METHOD FOR SAME}
도 1은 본 발명의 제1 실시형태의 불휘발성 반도체 기억 장치를 도시하는 블록도이다.
도 2는 도 1의 불휘발성 반도체 기억 장치의 소거 시험 방법(여러 개 동시)을 도시하는 흐름도이다.
도 3은 본 발명의 제2 실시형태의 불휘발성 반도체 기억 장치를 도시하는 블록도이다.
도 4는 도 3의 불휘발성 반도체 기억 장치의 소거 시험 방법(여러 개 동시)을 도시하는 흐름도이다.
도 5는 본 발명의 제3 실시형태의 불휘발성 반도체 기억 장치를 도시하는 블록도이다.
도 6은 도 5의 불휘발성 반도체 기억 장치의 소거 시험 방법(여러 개 동시)을 도시하는 흐름도이다.
도 7은 종래의 불휘발성 반도체 기억 장치를 도시하는 블록도이다.
도 8은 도 7의 불휘발성 반도체 기억 장치의 소거 시험 방법을 도시하는 흐 름도이다.
<도면의 주요 부분에 대한 부호의 설명>
ADDEC : 어드레스 디코더 BL : 비트선
CDEC : 칼럼 디코더 CMDECa, CMDECb : 커맨드 디코더
DIO : 데이터 입출력 회로 DLAT : 데이터 래치
FLG : 플래그 회로 IVG, IVGa : 내부 전압 생성기
MC : 메모리 셀 MCA : 메모리 셀 어레이
MEMa, MEMb, MEMc : 불휘발성 반도체 기억 장치
RDEC, RDECa : 로우 디코더 SAa : 센스 앰프
SL : 소스선 SSEL : 소스 셀렉터
WL : 워드선 YGT : Y 게이트
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 불휘발성 반도체 기억 장치의 시험 기술에 관한다.
도 7은 종래의 불휘발성 반도체 기억 장치를 나타내고 있다. 종래의 불휘발성 반도체 기억 장치(MEM)는, 커맨드 디코더(CMDEC), 내부 전압 생성기(IVG), 어드레스 디코더(ADDEC), 메모리 셀 어레이(MCA), 로우 디코더(RDEC), 소스 셀렉터(SSEL), 칼럼 디코더(CDEC), Y 게이트(YGT), 센스 앰프(SA), 데이터 래치(DLAT) 및 데이터 입출력 회로(DIO)를 갖고 있다.
커맨드 디코더(CMDEC)는, 펄스 입력 단자(PLS), 리셋 단자(RST) 및 모드 설정 단자(MD)로부터 공급되는 외부 제어 신호에 기초하여, 원하는 동작 모드(독출 동작 모드, 기록 동작 모드나 소거 동작 모드 등)로 천이하여, 내부 전압 생성기(IVG), 어드레스 디코더(ADDEC), 센스 앰프(SA), 데이터 래치(DLAT) 및 데이터 입출력 회로(DIO)를 제어하기 위한 내부 제어 신호(독출 커맨드, 기록 커맨드, 소거 커맨드 등을 포함함)를 생성한다.
내부 전압 생성기(IVG)는, 커맨드 디코더(CMDEC)로부터 공급되는 내부 제어 신호에 응답하여, 로우 디코더(RDEC)에서 사용되는 내부 전압 및 소스 셀렉터(SSEL)에서 사용되는 내부 전압을, 전원 단자(VDD, VSS)로부터 공급되는 외부 전압을 이용하여 생성한다. 어드레스 디코더(ADDEC)는, 어드레스 입력 단자(ADD)로부터 공급되는 어드레스 및 커맨드 디코더(CMDEC)로부터 공급되는 내부 제어 신호에 기초하여, 로우 디코더(RDEC), 소스 셀렉터(SSEL) 및 칼럼 디코더(CDEC)를 제어하기 위한 내부 제어 신호를 생성한다.
메모리 셀 어레이(MCA)는, 복수의 불휘발성의 메모리 셀(MC)을 매트릭스형으로 배치하여 구성되어 있다. 메모리 셀(MC)은, 제어 게이트 및 부유 게이트를 갖는 트랜지스터로 구성되어 있다. 메모리 셀(MC)의 제어 게이트는 워드선(WL)에 접속되고, 메모리 셀(MC)의 드레인은 비트선(BL)에 접속되고, 메모리 셀(MC)의 소스는 소스선(SL)에 접속되어 있다.
로우 디코더(RDEC)는, 어드레스 디코더(ADDEC)로부터 공급되는 내부 제어 신 호에 기초하여, 메모리 셀 어레이(MCA)에 있어서의 원하는 워드선(WL)을 선택하여, 선택한 워드선(WL)을 내부 전압 생성기(IVG)로부터 공급되는 내부 전압을 이용하여 소정 전압으로 설정한다. 소스 셀렉터(SSEL)는, 어드레스 디코더(ADDEC)로부터 공급되는 내부 제어 신호에 기초하여, 메모리 셀 어레이(MCA)에 있어서의 원하는 소스선(SL)을 선택하여, 선택한 소스선(SL)을 내부 전압 생성기(IVG)로부터 공급되는 내부 전압을 이용하여 소정 전압으로 설정한다.
칼럼 디코더(CDEC)는, 어드레스 디코더(ADDEC)로부터 공급되는 내부 제어 신호에 기초하여, Y 게이트(YGT)를 제어하기 위한 내부 제어 신호를 생성한다. Y 게이트(YGT)는, 칼럼 디코더(CDEC)로부터 공급되는 내부 제어 신호에 기초하여, 메모리 셀 어레이(MCA)에 있어서의 원하는 비트선(BL)을 선택하여, 선택한 비트선(BL)을 센스 앰프(SA) 또는 데이터 래치(DLAT)에 접속한다. 센스 앰프(SA), 데이터 래치(DLAT) 및 데이터 입출력 회로(DIO)는, 메모리 셀 어레이(MCA)와 외부와의 사이에서의 데이터 교환 등을 위해, 커맨드 디코더(CMDEC)로부터 공급되는 내부 제어 신호에 따라서 동작하는 주지의 회로이다.
이러한 구성의 불휘발성 반도체 기억 장치(MEM)에서는, 소거 동작은, 로우 디코더(RDEC) 및 소스 셀렉터(SSEL)에 의해 선택된 메모리 셀(MC)의 게이트로부터 전자를 방출하기 위한 전계가 인가됨으로써 실시된다. 메모리 셀(MC)의 소거가 완료되었는지 여부의 판정은, 소거 검증 동작에 의해 실시된다. 소거 검증 동작은, 로우 디코더(RDEC) 및 소스 셀렉터(SSEL)에 의해 선택된 메모리 셀(MC)의 전류가 비트선(BL)으로 흘러, Y 게이트(YGT)를 통해 센스 앰프(SA)에 의해 판정됨으로써 실시된다. 센스 앰프(SA)에 의한 판정 결과는, 데이터 입출력 회로(DIO)를 통해 입출력 단자(IO)에 공급된다.
메모리 셀(MC)에 소거 전압(소거 동작시의 워드선(WL)의 전압)이 지나치게 인가되면, 메모리 셀(MC)의 역치 전압이 마이너스의 상태가 된다(메모리 셀(MC)이 과소거 상태가 됨). 과소거 상태의 메모리 셀(MC)이 존재하는 경우, 독출 동작 등에 있어서, 과소거 상태의 메모리 셀(MC)의 전류가 비트선(BL)에 흐르기 때문에, 과소거 상태의 메모리 셀(MC)과 동일한 비트선(BL)에 접속되는 프로그램 상태의 메모리 셀(MC)의 전류와 과소거 상태의 메모리 셀(MC)의 전류를 센스 앰프(SA)에서 구별할 수 없어, 잘못된 데이터가 독출될 가능성이 있다. 이 때문에, 메모리 셀(MC)에 소거 전압이 지나치게 인가되는 것을 피할 필요가 있다.
도 8은 도 7의 불휘발성 반도체 기억 장치의 소거 시험 방법을 나타내고 있다. 도 8에 도시하는 소거 시험 플로우에 있어서, 단계 S501～S508은 외부 시험 장치에서 실시되는 동작이다.
단계 S501에 있어서, 소거 횟수(소거 펄스 발생 횟수)를 나타내는 변수(N)의 값이 0으로 설정된다. 이 후, 소거 시험은 단계 S502로 이행한다.
단계 S502에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 메모리 셀 어레이(MCA)의 선두 어드레스로 설정된다. 이 후, 소거 시험은 단계 S503으로 이행한다.
단계 S503에 있어서, 소거 검증이 실시된다. 소거 검증에 의해 패스 판정이 이루어진 경우, 소거 시험은 단계 S504로 이행한다. 소거 검증에 의해 페일 판정이 이루어진 경우, 소거 시험은 단계 S506으로 이행한다.
단계 S504에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 인크리멘트된다. 이 후, 소거 시험은 단계 S505로 이행한다.
단계 S505에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스(메모리 셀 어레이(MCA)의 최종 어드레스로부터 인크리멘트했을 때의 어드레스)와 일치하는지의 여부가 판정된다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하는 경우, 소거 시험은 정상 종료한다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하지 않는 경우, 소거 시험은 단계 S503으로 이행한다.
단계 S506에 있어서, 펄스 입력 단자(PLS)에 공급되는 소거 펄스가 발생된다. 이에 따라, 불휘발성 반도체 기억 장치(MEM)의 소거 동작이 실시된다. 이 후, 소거 시험은 단계 S507로 이행한다.
단계 S507에 있어서, 변수(N)의 값에 1이 가산된다. 이 후, 소거 시험은 단계 S508로 이행한다.
단계 S508에 있어서, 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과했는지의 여부가 판정된다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하고 있는 경우, 소거 시험은 이상 종료한다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하지 않는 경우, 소거 시험은 단계 S503으로 이행한다.
또, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하기 위한 기술이, 예컨대 특허문헌 1, 2에 개시되어 있다.
<특허문헌 1>
일본 특허 공개 평8-31189호 공보
<특허문헌 2>
일본 특허 공개 2004-241045호 공보
플래시 메모리 등의 불휘발성 반도체 기억 장치의 소거 시험에 있어서는, 시험 시간을 단축하기 위해서, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 것이 일반적이다. 전원이 공통인 단순한 외부 시험 장치를 이용하여, 소거 횟수(모든 메모리 셀의 소거가 완료될 때까지의 시간)가 다른 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우, 불휘발성 반도체 기억 장치에 소거 동작시키기 위한 외부 제어 신호가 복수의 불휘발성 반도체 기억 장치에 대하여 공통으로 공급되기 때문에, 모든 메모리 셀의 소거가 완료되지 않은 불휘발성 반도체 기억 장치가 존재하는 한, 모든 불휘발성 반도체 기억 장치에 외부 제어 신호가 계속해서 공급된다. 이 때문에, 모든 메모리 셀의 소거가 완료되어 있는 불휘발성 반도체 기억 장치에 있어서, 소거 동작이 필요 이상으로 실시되어 버린다.
불휘발성 반도체 기억 장치에 있어서의 모든 메모리 셀의 소거가 완료될 때까지 필요한 소거 횟수(소거 동작의 실시 횟수)는, 불휘발성 반도체 기억 장치를 제조할 때의 제조 조건 등에 의해 크게 영향을 받는다. 이 때문에, 도 8에 도시한 소거 시험 플로우를 이용하여 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우, 소거 시험 플로우의 이상 종료 조건(최대 소거 횟수(Nmax))을 필요한 소거 횟수가 가장 큰 불휘발성 반도체 기억 장치에 맞춰 설정하면, 그 밖의 불휘발성 반도체 기억 장치에는 쓸데없는 소거 펄스가 공급되어, 소거 동작이 필요 이상으로 실시되어 버린다.
또한, 특허문헌 1에 개시된 방법에서는, 외부 시험 장치측의 하드웨어 및 소프트웨어에 의해 각 불휘발성 반도체 기억 장치의 메모리 셀마다 조건 분기 처리하기 때문에, 외부 시험 장치의 구성이 복잡하게 되어 버린다. 특허문헌 2에 개시된 방법에서는, 최대 규정 횟수까지 반드시 소거 펄스를 계속해서 공급하기 때문에, 시험 시간이 정해진 시간만큼 걸려, 시험 시간의 단축이 곤란하다.
본 발명은, 이러한 문제점에 감안하여 이루어진 것으로, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우에, 불휘발성 반도체 기억 장치의 각각에 있어서 소거 동작이 필요 이상으로 실시되는 것을 방지하는 것을 목적으로 한다.
본 발명의 한 형태에서는, 불휘발성 반도체 기억 장치는, 메모리 셀 어레이 및 동작 제어 회로를 구비하여 구성된다. 메모리 셀 어레이는, 전기적으로 재기록 가능한 복수의 불휘발성의 메모리 셀을 구비하여 구성된다. 동작 제어 회로는, 외부 명령에 따라서 메모리 셀 어레이의 동작을 제어한다. 동작 제어 회로는, 플래그 회로 및 소거 금지 회로를 구비하여 구성된다. 플래그 회로는, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀의 어느 소거 미완료가 검출됨에 따라서 셋트된다. 예컨대, 플래그 회로는, 메모리 셀 어레이의 소거 검증 동작의 시작전에 리셋 된다. 소거 금지 회로는, 플래그 회로가 리셋되어 있는 경우에 외부 명령에 상관없이 메모리 셀 어레이의 소거 동작을 금지한다. 즉, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀의 모든 소거 완료가 검출되어 나서, 외부 명령에 상관없이 메모리 셀 어레이의 소거 동작이 금지된다.
바람직하게는, 동작 제어 회로는, 소거 금지 회로로서 기능하는 커맨드 발행 회로를 구비하여 구성된다. 커맨드 발행 회로는, 플래그 회로가 셋트되어 있는 경우에만, 메모리 셀 어레이의 소거 동작을 지시하는 소거 커맨드를 발행한다. 즉, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀 중 어느 소거 미완료가 검출된 경우에만, 소거커맨드가 발행된다.
혹은, 동작 제어 회로는, 소거 금지 회로로서 기능하는 전압 생성 회로를 구비하여 구성된다. 전압 생성 회로는, 플래그 회로가 셋트되어 있는 경우에만, 메모리 셀 어레이의 소거 동작으로 사용되는 소거 전압을 생성한다. 즉, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀 중 어느 소거 미완료가 검출된 경우에만, 소거 전압이 생성된다.
혹은, 동작 제어 회로는, 소거 금지 회로로서 기능하는 전압 인가 회로를 구비하여 구성된다. 전압 인가 회로는, 플래그 회로가 셋트되어 있는 경우에만, 메모리 셀의 제어 게이트에 소거 전압을 인가한다. 즉, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀의 어느 소거 미완료가 검출된 경우에만, 메모리 셀의 제어 게이트에 소거 전압이 인가된다.
이상과 같은 불휘발성 반도체 기억 장치에서는, 소거 검증 동작으로 페일 판 정이 이루어짐에 따라 셋트되는 플래그 회로와, 플래그 회로가 셋트되어 있지 않은 경우에 소거 동작을 금지하는 소거 금지 회로를 설치함으로써, 복수 개를 동시에 소거 시험하는 경우에, 불휘발성 반도체 기억 장치의 각각에 있어서, 메모리 셀 어레이의 소거 검증 동작에 의해 메모리 셀의 모든 소거 완료가 검출되고 나서, 외부 명령에 상관없이 메모리 셀 어레이의 소거 동작이 금지된다. 이 때문에, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우라도, 모든 메모리 셀의 소거가 완료된 불휘발성 반도체 기억 장치에 있어서는 소거 동작이 실시되는 일은 없다. 따라서, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우에, 불휘발성 반도체 기억 장치의 각각에 있어서 소거 동작이 필요 이상으로 실시되는 것을 방지할 수 있다.
이하, 도면을 이용하여 본 발명의 실시형태를 설명한다. 도 1은 본 발명의 제1 실시형태의 불휘발성 반도체 기억 장치를 나타내고 있다. 도 1을 설명함에 있어서, 도 7에서 설명한 요소와 동일 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 도 1의 불휘발성 반도체 기억 장치(MEMa)는, 도 7의 불휘발성 반도체 기억 장치(MEM)에 대하여, 플래그 회로(FLG)를 더하는 동시에, 커맨드 디코더(CMDEC) 및 센스 앰프(SA)를 커맨드 디코더(CMDECa) 및 센스 앰프(SAa)로 각각 치환하여 구성되어 있다.
도 1의 커맨드 디코더(CMDECa)는, 플래그 회로(FLG)가 셋트되어 있는 경우에만, 소거 동작 모드로 천이하여 소거 커맨드(메모리 셀 어레이(MCA)의 소거 동작을 실시시키기 위한 커맨드)를 발행하는 것, 및 메모리 셀 어레이(MCA)의 소거 검증 동작이 실시되기 전에 플래그 회로(FLG)를 리셋하기 위한 내부 제어 신호를 생성하는 것을 제외하고, 도 7의 커맨드 디코더(CMDEC)와 동일하다.
도 1의 센스 앰프(SAa)는, 메모리 셀 어레이(MCA)의 소거 검증 동작에서의 패스/페일 판정 결과를 플래그 회로(FLG)에도 공급하는 것을 제외하고, 도 7의 센스 앰프(SA)와 동일하다. 플래그 회로(FLG)는, 센스 앰프(SAa)로부터 공급되는 판정 결과가 페일을 나타낼 때에 셋트된다. 또한, 플래그 회로(FLG)는, 커맨드 디코더(CMDECa)로부터 공급되는 내부 제어 신호에 응답하여 리셋된다.
도 2는, 도 1의 불휘발성 반도체 기억 장치의 소거 시험 방법(여러 개 동시)을 나타내고 있다. 도 2에 도시하는 소거 시험 플로우에 있어서, 단계 S103, S104, S109～S11l은 불휘발성 반도체 기억 장치(MEMa)의 각각에서 실시되는 동작이며, 단계 S103, S104, S109～S111 이외의 단계는, 외부시험 장치에서 실시되는 동작이다.
단계 S101에 있어서, 소거 횟수(소거 펄스 발생 횟수)를 나타내는 변수(N)의 값이 0으로 설정된다. 이 후, 소거 시험은 단계 S102로 이행한다.
단계 S102에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 메모리 셀 어레이(MCA)의 선두 어드레스로 설정된다. 이 후, 소거 시험은 단계 S103으로 이행한다.
단계 S103에 있어서, 소거 검증이 실시된다. 소거 검증에 의해 패스 판정이 이루어진 경우, 소거 시험은 단계 S104를 생략하고 단계 S105로 이행한다. 소거 검증에 의해 페일 판정이 이루어진 경우, 소거 시험은 단계 S104로 이행한다.
단계 S104에 있어서, 플래그 회로(FLG)가 셋트된다. 이 후, 소거 시험은 단 계 S105로 이행한다.
단계 S105에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 인크리멘트된다. 이 후, 소거 시험은 단계 S106으로 이행한다.
단계 Sl06에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스(메모리 셀 어레이(MCA)의 최종 어드레스로부터 인크리멘트했을 때의 어드레스)와 일치하는지의 여부가 판정된다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하는 경우, 소거 시험은 단계 S107로 이행한다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하지 않은 경우, 소거 시험은 단계 S103으로 이행한다.
단계 S107에 있어서, 모든 칩(불휘발성 반도체 기억 장치(MEMa))에 있어서 모든 어드레스에 대해서 소거 검증으로 패스 판정이 이루어졌는지의 여부가 판정된다. 모든 칩에서 모든 어드레스에 대해서 소거 검증에서 패스 판정이 이루어진 경우, 소거 시험은 정상 종료한다. 적어도 어느 한 칩에 있어서 적어도 어느 한 어드레스에 대해서 소거 검증에서 페일 판정이 이루어진 경우, 소거 시험은 단계 S108로 이행한다.
단계 S108에 있어서, 펄스 입력 단자(PLS)에 공급되는 소거 펄스가 발생된다. 이 후, 소거 시험은 단계 S109로 이행한다.
단계 S109에 있어서, 플래그 회로(FLG)가 셋트 상태인지의 여부가 판정된다. 플래그 회로(FLG)가 셋트 상태인 경우, 소거 시험은 단계 S110으로 이행한다. 플래그 회로(FLG)가 셋트 상태가 아닌 경우(플래그 회로(FLG)가 리셋 상태인 경우), 소 거 시험은 단계 S110을 생략하고 단계 S111로 이행한다.
단계 S110에 있어서, 플래그 회로(FLG)가 셋트되어 있기 때문에, 커맨드 디코더(CMDECa)에 의해 소거 커맨드가 발행되어, 메모리 셀 어레이(MCA)의 소거 동작이 실시된다. 이 후, 소거 시험은 단계 S111로 이행한다.
단계 S111에 있어서, 플래그 회로(FLG)가 리셋된다. 이 후, 소거 시험은 단계 S112로 이행한다.
단계 S112에 있어서, 변수(N)의 값에 1이 가산된다. 이 후, 소거 시험은 단계 S113으로 이행한다.
단계 S113에 있어서, 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과했는지의 여부가 판정된다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하고 있는 경우, 소거 시험은 이상 종료한다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하지 않는 경우, 소거 시험은 단계 S102로 이행한다.
이상과 같은 제1 실시형태에서는, 플래그 회로(FLG)는 소거 검증 동작에서의 페일 판정에 따라 셋트되고, 커맨드 디코더(CMDECa)는 플래그 회로(FLG)가 셋트되어 있는 경우에만 소거 커맨드를 발행하기 때문에, 복수의 불휘발성 반도체 기억 장치(MEMa)를 동시에 소거 시험하는 경우라도, 모든 메모리 셀(MC)의 소거가 완료된 불휘발성 반도체 기억 장치(MEMa)에 있어서 소거 동작이 실시되는 일은 없다. 따라서, 복수의 불휘발성 반도체 기억 장치(MEMa)를 동시에 소거 시험하는 경우에, 불휘발성 반도체 기억 장치(MEMa)의 각각에 있어서 소거 동작이 필요 이상으로 실시되는 것을 방지할 수 있다.
또한, n개의 불휘발성 반도체 기억 장치(MEMa)를 동시에 소거 시험하는 경우, 시험 시간(T)은, 모든 어드레스에 대한 소거 검증 동작에 드는 시간(T1), 1회의 소거 동작에 드는 시간(T2), 불휘발성 반도체 기억 장치(MEMa)의 전부에 대해서 소거가 완료할 때까지 소거 펄스가 발생되는 횟수(N)를 이용하여, T=(T1+ T2)×N으로 나타내어지며, 1개의 불휘발성 반도체 기억 장치(MEMa)를 소거 시험하는 경우에 걸리는 시간과 같게 된다. 이 때문에, 복수의 불휘발성 반도체 기억 장치(MEMa)를 동시에 소거 시험하는 경우, 시험 시간을 단축할 수 있다.
도 3은 본 발명의 제2 실시형태의 불휘발성 반도체 기억 장치를 나타내고 있다. 도 3을 설명함에 있어서, 도 1 및 도 7에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고 상세한 설명을 생략한다. 도 3의 불휘발성 반도체 기억 장치(MEMb)는, 도 1의 불휘발성 반도체 기억 장치(MEMa)에 대하여, 커맨드 디코더(CMDECa) 및 내부 전압 생성기(IVG)를 커맨드 디코더(CMDECb) 및 내부 전압 생성기(IVGa)로 각각 치환하여 구성되어 있다.
도 3의 커맨드 디코더(CMDECb)는, 플래그 회로(FLG)의 셋트 상태/리셋 상태에 관계없이 소거 커맨드를 발행하는 것을 제외하고, 도 1의 커맨드 디코더(CMDECa)와 동일하다. 도 3의 내부 전압 생성기(IVGa)는, 플래그 회로(FLG)가 셋트되어 있는 경우에만, 로우 디코더(RDEC)에서 사용되는 내부 전압을 생성하는 것을 제외하고, 도 1(도 7)의 내부 전압 생성기(IVG)와 동일하다.
도 4는 도 3의 불휘발성 반도체 기억 장치의 소거 시험 방법(여러 개 동시)을 나타내고 있다. 도 4에 도시하는 소거 시험 플로우에 있어서, 단계 S203, S204, S209～S211은 불휘발성 반도체 기억 장치(MEMb)의 각각에서 실시되는 동작이며, 단계 S203, S204, S209～S211 이외의 단계는 외부 시험 장치에서 실시되는 동작이다.
단계 S201에 있어서, 소거 횟수(소거 펄스 발생 횟수)를 나타내는 변수(N)의 값이 0으로 설정된다. 이 후, 소거 시험은 단계 S202로 이행한다.
단계 S202에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 메모리 셀 어레이(MCA)의 선두 어드레스로 설정된다. 이 후, 소거 시험은 단계 S203으로 이행한다.
단계 S203에 있어서, 소거 검증이 실시된다. 소거 검증에 의해 패스 판정이 이루어진 경우, 소거 시험은 단계 S204를 생략하고 단계 S205로 이행한다. 소거 검증에 의해 페일 판정이 이루어진 경우, 소거 시험은 단계 S204로 이행한다.
단계 S204에 있어서, 플래그 회로(FLG)가 셋트된다. 이 후, 소거 시험은 단계 S205로 이행한다.
단계 S205에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 인크리멘트된다. 이 후, 소거 시험은 단계 S206으로 이행한다.
단계 S206에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스(메모리 셀 어레이(MCA)의 최종 어드레스로부터 인크리멘트했을 때의 어드레스)와 일치하는지의 여부가 판정된다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하는 경우, 소거 시험은 단계 S207로 이행한다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하지 않는 경우, 소거 시험은 단계 S203으로 이행한다.
단계 S207에 있어서, 모든 칩(불휘발성 반도체 기억 장치(MEMb))에 있어서 모든 어드레스에 대해서 소거 검증에서 패스 판정이 이루어졌는지의 여부가 판정된다. 모든 칩에 있어서 모든 어드레스에 대해서 소거 검증에서 패스 판정이 이루어진 경우, 소거 시험은 정상 종료한다. 적어도 어느 한 칩에 있어서 적어도 어느 한 어드레스에 대해서 소거 검증에서 페일 판정이 이루어진 경우, 소거 시험은 단계 S208로 이행한다.
단계 S208에 있어서, 펄스 입력 단자(PLS)에 공급되는 소거 펄스가 발생된다. 이 후, 소거 시험은 단계 S209로 이행한다.
단계 S209에 있어서, 플래그 회로(FLG)가 셋트 상태인지의 여부가 판정된다. 플래그 회로(FLG)가 셋트 상태인 경우, 소거 시험은 단계 S210으로 이행한다. 플래그 회로(FLG)가 셋트 상태가 아닌 경우(플래그 회로(FLG)가 리셋 상태인 경우), 소거 시험은 단계 S210을 생략하고 단계 S211로 이행한다.
단계 S210에 있어서, 플래그 회로(FLG)가 셋트되어 있기 때문에, 내부 전압 생성기(IVG)a에 의해 소거 전압(로우 디코더(RDEC)에서 사용되는 내부 전압)이 생성되어, 메모리 셀 어레이(MCA)의 소거 동작이 실시된다. 이 후, 소거 시험은 단계 S211로 이행한다.
단계 S211에 있어서, 플래그 회로(FLG)가 리셋된다. 이 후, 소거 시험은 단계 S212로 이행한다.
단계 S212에 있어서, 변수(N)의 값에 1이 가산된다. 이 후, 소거 시험은 단계 S213으로 이행한다.
단계 S213에 있어서, 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과했는지의 여부가 판정된다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하고 있는 경우, 소거 시험은 이상 종료한다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하지 않는 경우, 소거 시험은 단계 S202로 이행한다.
이상과 같은 제2 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다.
도 5는, 본 발명의 제3 실시형태의 불휘발성 반도체 기억 장치를 나타내고 있다. 도 5를 설명함에 있어서, 도 1, 도 3 및 도 7에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명을 생략한다. 도 5의 불휘발성 반도체 기억 장치(MEMc)는, 도 1의 불휘발성 반도체 기억 장치(MEMa)에 대하여, 커맨드 디코더(CMDECa) 및 로우 디코더(RDEC)를 커맨드 디코더(CMDECb)(도 3) 및 로우 디코더(RDECa)로 각각 치환하여 구성되어 있다.
도 5의 로우 디코더(RDECa)는, 플래그 회로(FLG)가 셋트되어 있는 경우에만, 내부 전압 생성기(IVG)로부터 공급되는 내부 전압을 이용하여 워드선(WL)을 소정 전압으로 설정하는 것을 제외하고, 도 1(도 7)의 로우 디코더(RDEC)와 동일하다.
도 6은 도 5의 불휘발성 반도체 기억 장치의 소거 시험 방법(여러 개 동시)을 나타내고 있다. 도 6에 도시하는 소거 시험 플로우에 있어서, 단계 S303, S304, S309～S311은 불휘발성 반도체 기억 장치(MEMc)의 각각에서 실시되는 동작이며, 단계 S303, S304, S309～S31l 이외의 단계는 외부시험 장치에서 실시되는 동작이다.
단계 S301에 있어서, 소거 횟수(소거 펄스 발생 횟수)를 나타내는 변수(N)의 값이 0으로 설정된다. 이 후, 소거 시험은 단계 S302로 이행한다.
단계 S302에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 메모리 셀 어레이(MCA)의 선두 어드레스에 설정된다. 이 후, 소거 시험은 단계 S303으로 이행한다.
단계 S303에 있어서, 소거 검증이 실시된다. 소거 검증에 의해 패스 판정이 이루어진 경우, 소거 시험은 단계 S304를 생략하고 단계 S305로 이행한다. 소거 검증에 의해 페일 판정이 이루어진 경우, 소거 시험은 단계 S304로 이행한다.
단계 S304에 있어서, 플래그 회로(FLG)가 셋트된다. 이 후, 소거 시험은 단계 S305로 이행한다.
단계 S305에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 인크리멘트된다. 이 후, 소거 시험은 단계 S306으로 이행한다.
단계 S306에 있어서, 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스(메모리 셀 어레이(MCA)의 최종 어드레스로부터 인크리멘트했을 때의 어드레스)와 일치하는지의 여부가 판정된다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하는 경우, 소거 시험은 단계 S307로 이행한다. 어드레스 입력 단자(ADD)에 공급되는 어드레스가 시험 종료 어드레스와 일치하지 않는 경우, 소거 시험은 단계 S303으로 이행한다.
단계 S307에 있어서, 모든 칩(불휘발성 반도체 기억 장치(MEMc))에 있어서 모든 어드레스에 대해서 소거 검증에서 패스 판정이 이루어졌는지의 여부가 판정된다. 모든 칩에서 모든 어드레스에 대해서 소거 검증에서 패스 판정이 이루어진 경 우, 소거 시험은 정상 종료한다. 적어도 어느 한 칩에 있어서 적어도 어느 한 어드레스에 대해서 소거 검증에서 페일 판정이 이루어진 경우, 소거 시험은 단계 S308로 이행한다.
단계 S308에 있어서, 펄스 입력 단자(PLS)에 공급되는 소거 펄스가 발생된다. 이 후, 소거 시험은 단계 S309로 이행한다.
단계 S309에 있어서, 플래그 회로(FLG)가 셋트 상태인지의 여부가 판정된다. 플래그 회로(FLG)가 셋트 상태인 경우, 소거 시험은 단계 S310으로 이행한다. 플랴그 회로(FLG)가 셋트 상태가 아닌 경우(플래그 회로(FLG)가 리셋 상태인 경우), 소거 시험은 단계 S310을 생략하고 단계 S311로 이행한다.
단계 S310에 있어서, 플래그 회로(FLG)가 셋트되어 있기 때문에, 로우 디코더(RDECa)에 의해 소거 전압(내부 전압 생성기(IVG)로부터 공급되는 내부 전압)이 메모리 셀(MC)의 제어 게이트에 인가되어, 메모리 셀 어레이(MCA)의 소거 동작이 실시된다. 이 후, 소거 시험은 단계 S311로 이행한다.
단계 S311에 있어서, 플래그 회로(FLG)가 리셋된다. 이 후, 소거 시험은 단계 S312로 이행한다.
단계 S312에 있어서, 변수(N)의 값에 1이 가산된다. 이 후, 소거 시험은 단계 S313으로 이행한다.
단계 S313에 있어서, 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과했는지의 여부가 판정된다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하고 있는 경우, 소거 시험은 이상 종료한다. 변수(N)의 값이 최대 소거 횟수(Nmax)를 초과하지 않는 경우, 소거 시험은 단계 S302로 이행한다.
이상과 같은 제3 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 전술한 실시형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이들에 한정되는 것이 아니다. 본 발명을 일탈하지 않은 범위에서 변형 가능한 것은 분명하다.
본 발명에 따르면, 복수의 불휘발성 반도체 기억 장치를 동시에 소거 시험하는 경우에, 불휘발성 반도체 기억 장치의 각각에 있어서 소거 동작이 필요 이상으로 실시되는 것을 방지할 수 있다.

Claims (10)

  1. 전기적으로 재기록 가능한 복수의 불휘발성 메모리 셀을 갖는 메모리 셀 어레이와,
    외부 명령에 따라서 상기 메모리 셀 어레이의 동작을 제어하는 동작 제어 회로를 구비하고,
    상기 동작 제어 회로는,
    상기 메모리 셀 어레이의 소거 검증 동작에 의해 상기 메모리 셀 중의 어느 소거 미완료가 검출됨에 따라서 셋트되는 플래그 회로와,
    상기 플래그 회로가 리셋되어 있는 경우에 상기 외부 명령에 상관없이 상기 메모리 셀 어레이의 소거 동작을 금지하는 소거 금지 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 동작 제어 회로는, 상기 소거 금지 회로로서 기능하여, 상기 플래그 회로가 셋트되어 있는 경우에만, 상기 메모리 셀 어레이의 소거 동작을 지시하는 소거 커맨드를 발행하는 커맨드 발행 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 동작 제어 회로는, 상기 소거 금지 회로로서 기능하여, 상기 플래그 회로가 셋트되어 있는 경우에만, 상기 메모리 셀 어레이의 소거 동작으로 사용되는 소거 전압을 생성하는 전압 생성 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 동작 제어 회로는, 상기 소거 금지 회로로서 기능하여, 상기 플래그 회로가 셋트되어 있는 경우에만, 상기 메모리 셀의 제어 게이트에 소거 전압을 인가하는 전압 인가 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 플래그 회로는, 상기 메모리 셀 어레이의 소거 검증 동작의 시작전에 리셋되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 전기적으로 재기록 가능한 복수의 불휘발성의 메모리 셀을 갖는 메모리 셀 어레이를 갖춘 불휘발성 반도체 기억 장치의 소거 방법으로서,
    상기 메모리 셀 어레이의 소거 검증 동작에 의해 상기 메모리 셀의 모든 소거 완료가 검출되고 나서, 외부 명령에 상관없이 상기 메모리 셀 어레이의 소거 동작을 금지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법.
  7. 제6항에 있어서, 상기 메모리 셀 어레이의 소거 검증 동작에 의해 상기 메모리 셀 중의 어느 소거 미완료가 검출된 경우에만, 상기 메모리 셀 어레이의 소거 동작을 지시하는 소거 커맨드를 발행하는 것을 특징으로 하는 불휘발성 반도체 기 억 장치의 소거 방법.
  8. 제6항에 있어서, 상기 메모리 셀 어레이의 소거 검증 동작에 의해 상기 메모리 셀 중의 어느 소거 미완료가 검출된 경우에만, 상기 메모리 셀 어레이의 소거 동작으로 사용되는 소거 전압을 생성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법.
  9. 제6항에 있어서, 상기 메모리 셀 어레이의 소거 검증 동작에 의해 상기 메모리 셀 중의 어느 소거 미완료가 검출된 경우에만, 상기 메모리 셀의 제어 게이트에 소거 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법.
  10. 전기적으로 재기록 가능한 복수의 불휘발성의 메모리 셀을 갖는 메모리 셀 어레이를 구비한 복수의 불휘발성 반도체 기억 장치를 동시에 소거하는 시험 방법으로서,
    상기 불휘발성 반도체 기억 장치의 각각에 있어서, 상기 메모리 셀 어레이의 소거 검증 동작에 의해 상기 메모리 셀의 모든 소거 완료가 검출되고 나서, 외부 명령에 상관없이 상기 메모리 셀 어레이의 소거 동작이 금지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 시험 방법.
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