CN100520971C - 非易失性半导体存储器件及其操作控制方法和测试方法 - Google Patents

非易失性半导体存储器件及其操作控制方法和测试方法 Download PDF

Info

Publication number
CN100520971C
CN100520971C CNB2006101278804A CN200610127880A CN100520971C CN 100520971 C CN100520971 C CN 100520971C CN B2006101278804 A CNB2006101278804 A CN B2006101278804A CN 200610127880 A CN200610127880 A CN 200610127880A CN 100520971 C CN100520971 C CN 100520971C
Authority
CN
China
Prior art keywords
cell array
memory cell
erase
volatile memory
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2006101278804A
Other languages
English (en)
Other versions
CN101079320A (zh
Inventor
大河原顺子
榊原光晴
江见直人
相马智晴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101079320A publication Critical patent/CN101079320A/zh
Application granted granted Critical
Publication of CN100520971C publication Critical patent/CN100520971C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明提供了一种非易失性半导体存储器件，其包括存储单元阵列和操作控制电路。存储单元阵列包括多个电可重写的非易失性存储单元。操作控制电路根据外部指令控制存储单元阵列的操作。操作控制电路包括标记电路和擦除禁止电路。当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，设定标记电路。当标记电路处于复位状态时，不管外部指令如何，擦除禁止电路都禁止对存储单元阵列的擦除操作。

Description

非易失性半导体存储器件及其操作控制方法和测试方法
技术领域
本发明涉及非易失性半导体存储器件，尤其涉及测试非易失性半导体存储器件的技术。
背景技术
图1示出了传统的非易失性半导体存储器件。传统的非易失性半导体存储器件MEM具有命令译码器CMDEC、内部电压发生器IVG、地址译码器ADDEC、存储单元阵列MCA、行译码器RDEC、源选择器SSEL、列译码器CDEC、Y门YGT、灵敏放大器SA、数据锁存器DLAT和数据输入/输出电路DIO。
基于经由脉冲输入引脚PLS、复位引脚RST和模式设定引脚MD供应的外部控制信号，命令译码器CMDEC转到希望的操作模式(读操作模式、写操作模式、擦除操作模式等)以产生用于控制内部电压发生器IVG、地址译码器ADDEC、灵敏放大器SA、数据锁存器DLAT和数据输入/输出电路DIO的内部控制信号(包括读命令、写命令、擦除命令等)。
响应于从命令译码器CMDEC供应的内部控制信号，内部电压发生器IVG通过使用经由电源引脚VDD、VSS供应的外部电压，产生将被用于行译码器RDEC的内部电压和将被用于源选择器SSEL的内部电压。地址译码器ADDEC基于经由地址输入引脚ADD供应的地址和从命令译码器CMDEC供应的内部控制信号，产生用于控制行译码器RDEC、源选择器SSEL和列译码器CDEC的内部控制信号。
存储单元阵列MCA包括多个以矩阵形式排列的非易失性存储单元MC。每个存储单元MC包括具有控制栅和浮栅的晶体管。存储单元MC的控制栅连接到字线WL，存储单元MC的漏极连接到位线BL，并且存储单元MC的源极连接到源线SL。
行译码器RDEC基于从地址译码器ADDEC供应的内部控制信号在存储单元阵列MCA中选择希望的字线WL，并通过使用从内部电压发生器IVG供应的内部电压将选中的字线WL设定为预定电压。源选择器SSEL基于从地址译码器ADDEC供应的内部控制信号在存储单元阵列MCA中选择希望的源线SL，并通过使用从内部电压发生器IVG供应的内部电压将选中的源线SL设定为预定电压。
列译码器CDEC基于从地址译码器ADDEC供应的内部控制信号产生用于控制Y门YGT的内部控制信号。Y门YGT基于从列译码器CDEC供应的内部控制信号在存储单元阵列MCA中选择希望的字线BL，并将选中的字线BL连接到灵敏放大器SA或数据锁存器DLAT。灵敏放大器SA、数据锁存器DLAT和数据输入/输出电路DIO是为了在存储单元阵列MCA和外部之间数据交换等操作之类的目的，响应于从命令译码器CMDEC供应的内部控制信号而操作的一般公知电路。
在以上述方式构成的非易失性半导体存储器件MEM中，擦除操作是通过从由行译码器RDEC和源选择器SSEL选中的存储单元MC的栅极施加用于放电的电场而执行的。存储单元MC的擦除是否完成由擦除验证操作确定。擦除验证操作是以这样的方式执行的：由行译码器RDEC和源选择器SSEL选中的存储单元MC的电流流过位线BL，灵敏放大器SA经由Y门YGT确定擦除的完成。灵敏放大器SA的确定结果被经由数据输入/输出电路DIO供应到输入/输出引脚IO。
当擦除电压(用于擦除操作的字线WL的电压)被过度地施加到存储单元MC时，存储单元MC的阈值电压变为负值(存储单元MC进入到过擦除状态)。如果存在处于过擦除状态的存储单元MC，则处于过擦除状态的存储单元MC的电流在读操作等过程中流过位线BL。结果，灵敏放大器SA不能区分处于被编程状态的存储单元MC的电流和处于过擦除状态的存储单元MC的电流，其中这两个存储单元MC连接到相同的位线BL，这可能导致错误的数据读取。因此，必须避免将过度的擦除电压施加到存储单元MC上。
图2示出了用于图1中的非易失性半导体存储器件的擦除测试方法。在图2所示的擦除测试流程中，步骤S501～S508是在外部测试装置中执行的操作。
在步骤S501中，代表擦除次数(产生擦除脉冲的次数)的变量N的值被设为0。随后，擦除测试转到步骤S502。
在步骤S502中，供应到地址输入引脚ADD的地址被设为存储单元阵列MCA的开始地址。随后，擦除测试转到步骤S503。
在步骤S503中，执行擦除验证。如果擦除验证的结果是确定为通过，则擦除测试转到步骤S504。如果擦除验证的结果是确定为未通过，则擦除测试转到步骤S506。
在步骤S504中，供应到地址输入引脚ADD的地址被增加。随后，擦除测试转到步骤S505。
在步骤S505中，确定供应到地址输入引脚ADD的地址是否与测试终止地址(存储单元阵列MCA的结束地址被增加之后得到的地址)匹配。如果供应到地址输入引脚ADD的地址与测试终止地址匹配，则擦除测试被正常地完成。如果供应到地址输入引脚ADD的地址与测试终止地址不匹配，则擦除测试转到步骤S503。
在步骤S506中，产生将要被供应到脉冲输入引脚PLS的擦除脉冲。因此，执行非易失性半导体存储器件MEM的擦除操作。随后，擦除测试转到步骤S507。
在步骤S507中，变量N的值加1。随后，擦除测试转到步骤S508。
在步骤S508中，确定变量N的值是否超过擦除次数的最大值Nmax。如果变量N的值超过擦除次数的最大值Nmax，则擦除测试被不正常地完成。如果变量N的值未超过擦除次数的最大值Nmax，则擦除测试转到步骤S503。
此外，例如日本未审查专利申请公开平8-31189和日本未审查专利申请公开2004-241045公开了在多个非易失性半导体存储器件上同时进行擦除测试的技术。
在诸如闪存之类的非易失性半导体存储器件的擦除测试中，通常地，多个非易失性半导体存储器件同时进行擦除测试以缩短测试时间。在通过使用具有相同电源的简单的外部测试装置，在擦除次数(完成所有存储单元的擦除而消耗的时间)不同的多个非易失性半导体存储器件上进行擦除测试的过程中，促使非易失性半导体存储器件执行擦除操作的外部控制信号一般被供应到所有的多个非易失性半导体存储器件。由此，只要存在任何所有存储单元的擦除未完成的非易失性半导体存储器件，外部控制信号就被连续地供应到所有的非易失性半导体存储器件。因此，即使在所有存储单元的擦除完成的非易失性半导体存储器件上，擦除操作也被执行得多于必需的次数。
在非易失性半导体存储器件中完成所有存储单元的擦除而需要的擦除次数(执行擦除操作的次数)受非易失性半导体存储器件的生产条件等影响很大。因此，在根据图2所示的擦除测试流程，在多个非易失性半导体存储器件上同时进行擦除测试的情况中，当为需要最大擦除次数的非易失性存储器件设定擦除测试流程的不正常终止条件(擦除次数最大值Nmax)时，不必要的擦除脉冲被供应到其他非易失性半导体存储器件，致使超过必需的擦除操作的执行。
此外，日本未审查专利申请公开平8-31189公开了一种方法，其中在每个非易失性半导体存储器件中通过外部测试装置的硬件和软件来为每个存储单元执行条件分支处理。然而，这使得外部测试装置的配置变复杂了。日本未审查专利申请公开2004-241045公开了另一种方法，其中擦除脉冲被连续地供应，直到指定的擦除次数最大值，这使得测试时间固定并因此使得其缩短变得困难。
发明内容
本发明的目的在于当在多个非易失性半导体存储器件上同时进行擦除测试时，防止在每个非易失性半导体存储器件中执行不必要的擦除操作。
根据本发明的一个技术方案，非易失性半导体存储器件具有存储单元阵列和操作控制电路。存储单元阵列包括多个电可重写的非易失性存储单元。操作控制电路根据外部指令控制存储单元阵列的操作。操作控制电路包括标记电路和擦除禁止电路。当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，设定标记电路。例如，在存储单元阵列的擦除验证操作开始前，复位标记电路。当标记电路处于设定状态时，根据外部指令执行对存储单元阵列的擦除操作。当标记电路处于复位状态时，不管外部指令如何，擦除禁止电路都禁止对存储单元阵列的擦除操作。也就是说，在由存储单元阵列的擦除验证操作从所有存储单元检测到擦除完成之后，不管外部指令如何，都禁止对存储单元阵列的擦除操作。
优选地，操作控制电路包括用作擦除禁止电路的命令输出电路。仅当标记电路处于设定状态时，命令输出电路输出擦除命令以指示对存储单元阵列的擦除操作。也就是说，仅当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，输出擦除命令。
或者，操作控制电路包括用作擦除禁止电路的电压发生电路。仅当标记电路处于设定状态时，电压发生电路产生将被用于存储单元阵列的擦除操作的擦除电压。也就是说，仅当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，产生擦除电压。
或者，操作控制电路包括用作擦除禁止电路的电压施加电路。仅当标记电路处于设定状态时，电压施加电路将擦除电压施加到存储单元的控制栅。也就是说，仅当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，将擦除电压施加到存储单元的控制栅。
如上所述的非易失性半导体存储器件设有标记电路，当擦除验证操作的结果是确定为未通过时，设定所述标记电路；如上所述的非易失性半导体存储器件还设有擦除禁止电路，当标记电路不处于设定状态时，禁止擦除操作，所以在多个非易失性半导体器件上同时进行擦除测试的情况中，在每个非易失性半导体存储器件中，在由存储单元阵列的擦除验证操作从所有存储单元检测到擦除完成之后，不管外部指令如何，都禁止存储单元阵列的擦除操作。因此，即使在多个非易失性半导体存储器件上的同时擦除测试中，也不在所有存储单元的擦除完成的非易失性半导体存储器件上执行擦除操作。因此，可以防止在多个非易失性半导体存储器件上的同时擦除测试中，在每个非易失性半导体存储器件中的不必要擦除操作的执行。
根据本发明的另一技术方案，提供了一种用于非易失性半导体存储器件的操作控制方法，所述非易失性半导体存储器件包括具有多个电可重写的非易失性存储单元的存储单元阵列，所述方法包括下列步骤：当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，根据外部指令执行对存储单元阵列的擦除操作；以及在由存储单元阵列的擦除验证操作从所有存储单元检测到擦除完成后，不管外部指令如何，都禁止对存储单元阵列的擦除操作。
根据本发明的又一技术方案，提供了一种用于同时擦除多个非易失性半导体存储器件的测试方法，所述非易失性半导体存储器件中的每个都包括具有多个电可重写的非易失性存储单元的存储单元阵列，所述方法包括下列步骤：在每个非易失性半导体存储器件中，当由存储单元阵列的擦除验证操作从任何存储单元检测到擦除未完成时，根据外部指令执行对存储单元阵列的擦除操作；以及在每个非易失性半导体存储器件中，在由存储单元阵列的擦除验证操作从所有存储单元检测到擦除完成之后，不管外部指令如何，都禁止对存储单元阵列的擦除操作。
附图说明
当结合附图阅读下列详细描述时，本发明的特征、原理和功用将从中变得清楚，在附图中用同样的标号表示相似的部分，其中：
图1是示出了传统非易失性半导体存储器件的框图；
图2是示出了用于图1中的非易失性半导体存储器件的擦除测试方法的流程图；
图3是示出了本发明第一实施例的非易失性半导体存储器件的框图；
图4是示出了用于图3所示的非易失性半导体存储器件的擦除测试方法(在多个器件上同时测试)的流程图；
图5是示出了本发明第二实施例的非易失性半导体存储器件的框图；
图6是示出了用于图5中的非易失性半导体存储器件的擦除测试方法(在多个器件上同时测试)的流程图；
图7是示出了本发明第三实施例的非易失性半导体存储器件的框图；以及
图8是示出了用于图7中的非易失性半导体存储器件的擦除测试方法(在多个器件上同时测试)的流程图。
具体实施方式
在下文中，将通过使用附图来描述本发明的实施例。图3示出了本发明第一实施例的非易失性半导体存储器件。在图3的描述中，相同的标号用来表示与图1中描述的元件相同的元件，并将省略其详细描述。图3中的非易失性半导体存储器件MEMa被这样构造：在图1中的非易失性半导体存储器件MEM中加入标记电路FLG，并用命令译码器CMDECa和灵敏放大器SAa分别替换命令译码器CMDEC和灵敏放大器SA。
图3中的命令译码器CMDECa除了其仅当标记电路FLG处于设定状态时转到擦除操作模式以输出擦除命令(用于指示存储单元阵列MCA的擦除操作的执行的命令)，并产生用于在执行存储单元阵列MCA的擦除验证操作之前复位标记电路FLG的内部控制信号之外，与图1中的命令译码器CMDEC是相同的。
图3中的灵敏放大器SAa除了其将存储单元阵列MCA的擦除验证操作中的通过/未通过确定结果也供应到标记电路FLG之外，与图1中的灵敏放大器SA是相同的。当从灵敏放大器SAa供应的确定结果指示未通过时，设定标记电路FLG。此外，标记电路FLG响应于从命令译码器CMDECa供应的内部控制信号而复位。
图4示出了用于图3中的非易失性半导体存储器件的擦除测试方法(在多个器件上同时测试)。在图4所示的擦除测试流程中，步骤S103、S104和S109～S111是在每个非易失性半导体存储器件MEMa中执行的操作，并且除了步骤S103、S104和S109～S111之外的步骤是在外部测试装置中执行的操作。
在步骤S101中，代表擦除次数(产生擦除脉冲的次数)的变量N的值被设为0。随后，擦除测试转到步骤S102。
在步骤S102中，供应到地址输入引脚ADD的地址被设为存储单元阵列MCA的开始地址。随后，擦除测试转到步骤S103。
在步骤S103中，执行擦除验证。如果擦除验证的结果是确定为通过，则擦除测试跳过步骤S104而转到步骤S105。如果擦除验证的结果是确定为未通过，则擦除测试转到步骤S104。
在步骤S104中，设定标记电路FLG。随后，擦除测试转到步骤S105。
在步骤S105中，供应到地址输入引脚ADD的地址被增加。随后，擦除测试转到步骤S106。
在步骤S106中，确定供应到地址输入引脚ADD的地址是否与测试终止地址(存储单元阵列MCA的结束地址被增加之后得到的地址)匹配。如果供应到地址输入引脚ADD的地址与测试终止地址匹配，则擦除测试转到步骤S107。如果供应到地址输入引脚ADD的地址与测试终止地址不匹配，则擦除测试转到步骤S103。
在步骤S107中，确定对所有芯片(非易失性半导体存储器件MEMa)中的所有地址的擦除验证的结果是否是确定为通过。如果对所有芯片中的所有地址的擦除验证的结果都是确定为通过，则擦除测试被正常地完成。如果对至少一个芯片中的至少一个地址的擦除验证的结果是确定为未通过，则擦除测试转到步骤S108。
在步骤S108中，产生将要被供应到脉冲输入引脚PLS的擦除脉冲。随后，擦除测试转到步骤S109。
在步骤S109中，确定标记电路FLG是否处于设定状态。如果标记电路FLG处于设定状态，则擦除测试转到步骤S110。如果标记电路FLG不是处于设定状态(如果标记电路FLG处于复位状态)，则擦除测试跳过步骤S110而转到步骤S111。
在步骤S110中，因为标记电路FLG处于设定状态，所以命令译码器CMDECa输出擦除命令，以使存储单元阵列MCA的擦除操作被执行。随后，擦除测试转到步骤S111。
在步骤S111中，复位标记电路FLG。随后，擦除测试转到步骤S112。
在步骤S112中，变量N的值加1。随后，擦除测试转到步骤S113。
在步骤S113中，确定变量N的值是否超过擦除次数的最大值Nmax。如果变量N的值超过擦除次数的最大值Nmax，则擦除测试被不正常地完成。如果变量N的值未超过擦除次数的最大值Nmax，则擦除测试转到步骤S102。
在上述第一实施例中，根据擦除验证操作中的未通过的确定结果来设定标记电路FLG，命令译码器CMDECa仅当标记电路FLG处于设定状态时输出擦除命令，因此，即使在同时进行多个非易失性半导体存储器件MEMa的擦除测试的情况中，也不在所有存储单元MC的擦除被完成的非易失性半导体存储器件MEMa中执行擦除操作。因此，在同时进行多个非易失性半导体存储器件MEMa的擦除测试的情况中，在每个非易失性半导体存储器件MEMa中可以防止超过必需的擦除操作的执行。
此外，在同时进行n个非易失性半导体存储器件MEMa的擦除测试的情况中，测试时间T被表达为T＝(T1+T2)×N，其中T1是对所有地址的擦除验证操作消耗的时间，T2是一次擦除操作消耗的时间，N是直到所有非易失性半导体存储器件MEMa中都完成擦除之前产生的擦除脉冲的次数，时间T等于一个非易失性半导体存储器件MEMa的擦除测试消耗的时间。因此，在同时进行多个非易失性半导体存储器件MEMa的擦除测试的情况中，可以缩短测试时间。
图5示出了本发明第二实施例的非易失性半导体存储器件。在图5的描述中，相同的标号用来表示与图1和图3中描述的元件相同的元件，并将省略其详细描述。图5中的非易失性半导体存储器件MEMb被这样构造：在图3中的非易失性半导体存储器件MEMa中，用命令译码器CMDECb和内部电压发生器IVGa分别替换命令译码器CMDECa和内部电压发生器IVG。
图5中的命令译码器CMDECb除了其不管标记电路FLG的设定/复位状态如何都输出擦除命令之外，与图3中的命令译码器CMDECa是相同的。图5中的内部电压发生器IVGa除了其仅当标记电路FLG处于设定状态时产生将被用于行译码器RDEC的内部电压之外，与图3(图1)中的内部电压发生器IVG是相同的。
图6示出了用于图5中的非易失性半导体存储器件的擦除测试方法(在多个器件上同时测试)。在图6所示的擦除测试流程中，步骤S203、S204和S209～S211是在每个非易失性半导体存储器件MEMb中执行的操作，并且除了步骤S203、S204和S209～S211之外的步骤是在外部测试装置中执行的操作。
在步骤S201中，代表擦除次数(产生擦除脉冲的次数)的变量N的值被设为0。随后，擦除测试转到步骤S202。
在步骤S202中，供应到地址输入引脚ADD的地址被设为存储单元阵列MCA的开始地址。随后，擦除测试转到步骤S203。
在步骤S203中，执行擦除验证。如果擦除验证的结果是确定为通过，则擦除测试跳过步骤S204而转到步骤S205。如果擦除验证的结果是确定为未通过，则擦除测试转到步骤S204。
在步骤S204中，设定标记电路FLG。随后，擦除测试转到步骤S205。
在步骤S205中，供应到地址输入引脚ADD的地址被增加。随后，擦除测试转到步骤S206。
在步骤S206中，确定供应到地址输入引脚ADD的地址是否与测试终止地址(存储单元阵列MCA的结束地址被增加之后得到的地址)匹配。如果供应到地址输入引脚ADD的地址与测试终止地址匹配，则擦除测试转到步骤S207。如果供应到地址输入引脚ADD的地址与测试终止地址不匹配，则擦除测试转到步骤S203。
在步骤S207中，确定对所有芯片(非易失性半导体存储器件MEMb)中的所有地址的擦除验证的结果是否是确定为通过。如果对所有芯片中的所有地址的擦除验证的结果是确定为通过，则擦除测试被正常地完成。如果对至少一个芯片中的至少一个地址的擦除验证的结果是确定为未通过，则擦除测试转到步骤S208。
在步骤S208中，产生将要被供应到脉冲输入引脚PLS的擦除脉冲。随后，擦除测试转到步骤S209。
在步骤S209中，确定标记电路FLG是否处于设定状态。如果标记电路FLG处于设定状态，则擦除测试转到步骤S210。如果标记电路FLG不是处于设定状态(如果标记电路FLG处于复位状态)，则擦除测试跳过步骤S210而转到步骤S211。
在步骤S210中，因为标记电路FLG处于设定状态，所以内部电压发生器IVGa产生擦除电压(将被用于行译码器RDEC的内部电压)，以使存储单元阵列MCA的擦除操作被执行。随后，擦除测试转到步骤S211。
在步骤S211中，复位标记电路FLG。随后，擦除测试转到步骤S212。
在步骤S212中，变量N的值加1。随后，擦除测试转到步骤S213。
在步骤S213中，确定变量N的值是否超过擦除次数的最大值Nmax。如果变量N的值超过擦除次数的最大值Nmax，则擦除测试被不正常地完成。如果变量N的值未超过擦除次数的最大值Nmax，则擦除测试转到步骤S202。
上述第二实施例也可以提供与第一实施例相同的效果。
图7示出了本发明第三实施例的非易失性半导体存储器件。在图7的描述中，相同的标号用来表示与图1、图3和图5中描述的元件相同的元件，并将省略其详细描述。图7中的非易失性半导体存储器件MEMc被这样构造：在图3中的非易失性半导体存储器件MEMa中，用命令译码器CMDECb(图5)和行译码器RDECa分别替换命令译码器CMDECa和行译码器RDEC。
图7中的行译码器RDECa除了其仅当标记电路FLG处于设定状态时通过使用从内部电压发生器IVG供应的内部电压将字线WL设定为预定电压之外，与图3(图1)中的行译码器RDEC是相同的。
图8示出了用于图7中的非易失性半导体存储器件的擦除测试方法(在多个器件上同时测试)。在图8所示的擦除测试流程中，步骤S303、S304和S309～S311是在每个非易失性半导体存储器件MEMc中执行的操作，并且除了步骤S303、S304和S309～S311之外的步骤是在外部测试装置中执行的操作。
在步骤S301中，代表擦除次数(产生擦除脉冲的次数)的变量N的值被设为0。随后，擦除测试转到步骤S302。
在步骤S302中，供应到地址输入引脚ADD的地址被设为存储单元阵列MCA的开始地址。随后，擦除测试转到步骤S303。
在步骤S303中，执行擦除验证。如果擦除验证的结果是确定为通过，则擦除测试跳过步骤S304而转到步骤S305。如果擦除验证的结果是确定为未通过，则擦除测试转到步骤S304。
在步骤S304中，设定标记电路FLG。随后，擦除测试转到步骤S305。
在步骤S305中，供应到地址输入引脚ADD的地址被增加。随后，擦除测试转到步骤S306。
在步骤S306中，确定供应到地址输入引脚ADD的地址是否与测试终止地址(存储单元阵列MCA的结束地址被增加之后得到的地址)匹配。如果供应到地址输入引脚ADD的地址与测试终止地址匹配，则擦除测试转到步骤S307。如果供应到地址输入引脚ADD的地址与测试终止地址不匹配，则擦除测试转到步骤S303。
在步骤S307中，确定对所有芯片(非易失性半导体存储器件MEMc)中的所有地址的擦除验证的结果是否是确定为通过。如果对所有芯片中的所有地址的擦除验证的结果是确定为通过，则擦除测试被正常地完成。如果对至少一个芯片中的至少一个地址的擦除验证的结果是确定为未通过，则擦除测试转到步骤S308。
在步骤S308中，产生将要被供应到脉冲输入引脚PLS的擦除脉冲。随后，擦除测试转到步骤S309。
在步骤S309中，确定标记电路FLG是否处于设定状态。如果标记电路FLG处于设定状态，则擦除测试转到步骤S310。如果标记电路FLG不是处于设定状态(如果标记电路FLG处于复位状态)，则擦除测试跳过步骤S310而转到步骤S311。
在步骤S310中，因为标记电路FLG处于设定状态，所以行译码器RDECa将擦除电压(从内部电压发生器IVG供应的内部电压)施加到存储单元MC的控制栅，以使得存储单元阵列MCA的擦除操作被执行。随后，擦除测试转到步骤S311。
在步骤S311中，复位标记电路FLG。随后，擦除测试转到步骤S312。
在步骤S312中，变量N的值加1。随后，擦除测试转到步骤S313。
在步骤S313中，确定变量N的值是否超过擦除次数的最大值Nmax。如果变量N的值超过擦除次数的最大值Nmax，则擦除测试被不正常地完成。如果变量N的值未超过擦除次数的最大值Nmax，则擦除测试转到步骤S302。
上述第三实施例也可以提供与第一实施例相同的效果。

Claims (10)

1.一种非易失性半导体存储器件，包括：
存储单元阵列，具有多个电可重写的非易失性存储单元；以及
操作控制电路，根据外部指令控制所述存储单元阵列的操作，其中所述操作控制电路包括：
标记电路，当由所述存储单元阵列的擦除验证操作从任何所述存储单元检测到擦除未完成时，设定所述标记电路；以及
擦除禁止电路，当所述标记电路处于复位状态时，不管所述外部指令如何，都禁止对所述存储单元阵列的擦除操作，其中
当所述标记电路处于设定状态时，根据所述外部指令执行对所述存储单元阵列的擦除操作。
2.如权利要求1所述的非易失性半导体存储器件，其中
所述擦除禁止电路是由命令输出电路实现的，所述命令输出电路仅当所述标记电路处于设定状态时输出擦除命令，所述擦除命令将指示对所述存储单元阵列的擦除操作。
3.如权利要求1所述的非易失性半导体存储器件，其中
所述擦除禁止电路是由电压发生电路实现的，所述电压发生电路仅当所述标记电路处于设定状态时产生擦除电压，所述擦除电压将被用于所述存储单元阵列的擦除操作。
4.如权利要求1所述的非易失性半导体存储器件，其中
所述擦除禁止电路是由电压施加电路实现的，所述电压施加电路仅当所述标记电路处于设定状态时将擦除电压施加到所述存储单元的控制栅。
5.如权利要求1所述的非易失性半导体存储器件，其中
所述标记电路在所述存储单元阵列的所述擦除验证操作开始前被复位。
6.一种用于非易失性半导体存储器件的操作控制方法，所述非易失性半导体存储器件包括具有多个电可重写的非易失性存储单元的存储单元阵列，所述方法包括下列步骤：
当由所述存储单元阵列的擦除验证操作从任何所述存储单元检测到擦除未完成时，根据外部指令执行对所述存储单元阵列的擦除操作；以及
在由所述存储单元阵列的所述擦除验证操作从所有所述存储单元检测到擦除完成后，不管所述外部指令如何，都禁止对所述存储单元阵列的擦除操作。
7.如权利要求6所述的用于非易失性半导体存储器件的操作控制方法，其中
仅当由所述存储单元阵列的擦除验证操作从任何所述存储单元检测到擦除未完成时，输出指示对所述存储单元阵列的擦除操作的擦除命令。
8.如权利要求6所述的用于非易失性半导体存储器件的操作控制方法，其中
仅当由所述存储单元阵列的擦除验证操作从任何所述存储单元检测到擦除未完成时，产生将被用于所述存储单元阵列的擦除操作的擦除电压。
9.如权利要求6所述的用于非易失性半导体存储器件的操作控制方法，其中
仅当由所述存储单元阵列的擦除验证操作从任何所述存储单元检测到擦除未完成时，将擦除电压施加到所述存储单元的控制栅。
10.一种用于同时擦除多个非易失性半导体存储器件的测试方法，所述非易失性半导体存储器件中的每个都包括具有多个电可重写的非易失性存储单元的存储单元阵列，所述方法包括下列步骤：
在每个所述非易失性半导体存储器件中，当由所述存储单元阵列的擦除验证操作从任何所述存储单元检测到擦除未完成时，根据外部指令执行对所述存储单元阵列的擦除操作；以及
在每个所述非易失性半导体存储器件中，在由所述存储单元阵列的所述擦除验证操作从所有所述存储单元检测到擦除完成之后，不管所述外部指令如何，都禁止对所述存储单元阵列的擦除操作。
CNB2006101278804A 2006-05-24 2006-09-27 非易失性半导体存储器件及其操作控制方法和测试方法 Active CN100520971C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006144224 2006-05-24
JP2006144224A JP4983096B2 (ja) 2006-05-24 2006-05-24 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法

Publications (2)

Publication Number Publication Date
CN101079320A CN101079320A (zh) 2007-11-28
CN100520971C true CN100520971C (zh) 2009-07-29

Family

ID=38749329

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101278804A Active CN100520971C (zh) 2006-05-24 2006-09-27 非易失性半导体存储器件及其操作控制方法和测试方法

Country Status (4)

Country Link
US (1) US7359251B2 (zh)
JP (1) JP4983096B2 (zh)
KR (1) KR100769102B1 (zh)
CN (1) CN100520971C (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5741427B2 (ja) * 2011-12-28 2015-07-01 富士通セミコンダクター株式会社 半導体記憶装置の試験方法及び半導体記憶装置
CN102890971B (zh) * 2012-10-22 2016-08-03 上海华虹宏力半导体制造有限公司 存储器的可靠性测试方法
US10580505B1 (en) * 2019-02-21 2020-03-03 Elite Semiconductor Memory Technology Inc. Erasing method used in flash memory
CN111951862A (zh) * 2019-05-14 2020-11-17 北京兆易创新科技股份有限公司 一种非易失存储器擦除处理方法及装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3080744B2 (ja) * 1991-12-27 2000-08-28 日本電気株式会社 電気的に書き込み一括消去可能な不揮発性半導体記憶装置
JPH06103790A (ja) * 1992-09-17 1994-04-15 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5414664A (en) 1993-05-28 1995-05-09 Macronix International Co., Ltd. Flash EPROM with block erase flags for over-erase protection
JP3254633B2 (ja) * 1994-07-04 2002-02-12 日立電子エンジニアリング株式会社 Ｅｅｐ−ｒｏｍの同時テスト方法
JPH0831189A (ja) 1994-07-14 1996-02-02 Mitsubishi Electric Corp 不揮発性半導体メモリのテスト方法
JP3600424B2 (ja) * 1997-02-26 2004-12-15 株式会社東芝 半導体記憶装置
KR100255957B1 (ko) * 1997-07-29 2000-05-01 윤종용 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치
JP3672435B2 (ja) * 1998-04-22 2005-07-20 富士通株式会社 不揮発性メモリ装置
JP2000123581A (ja) * 1998-10-14 2000-04-28 Hitachi Ltd 半導体記憶装置の書き込み方法、および半導体記憶装置
JP2000268584A (ja) * 1999-03-15 2000-09-29 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6496417B1 (en) * 1999-06-08 2002-12-17 Macronix International Co., Ltd. Method and integrated circuit for bit line soft programming (BLISP)
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
JP4007909B2 (ja) * 2002-12-26 2007-11-14 株式会社ルネサステクノロジ 不揮発性半導体記憶装置のデータ消去方法
JP2004241045A (ja) * 2003-02-06 2004-08-26 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4073330B2 (ja) * 2003-02-18 2008-04-09 スパンション エルエルシー 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR100769102B1 (ko) 2007-10-23
JP2007317276A (ja) 2007-12-06
US7359251B2 (en) 2008-04-15
CN101079320A (zh) 2007-11-28
US20070274131A1 (en) 2007-11-29
JP4983096B2 (ja) 2012-07-25

Similar Documents

Publication Publication Date Title
JP4170682B2 (ja) 不揮発性半導体メモリ装置
KR101014405B1 (ko) 다중 ｎａｎｄ 플래시 메모리 장치의 공통 동작 동안의 감소된 피크 전력 소비를 위한 장치 및 방법
US6731538B2 (en) Semiconductor memory device including page latch circuit
US7260016B2 (en) Non-volatile semiconductor memory device and writing method therefor
US7466600B2 (en) System and method for initiating a bad block disable process in a non-volatile memory
US8208320B2 (en) Semiconductor device having reset command
US20020057599A1 (en) Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same
JP6502538B1 (ja) 半導体記憶装置および解析システム
JP2003507840A (ja) 外部トリガーによるリーク検出及び修復方法
US7564714B2 (en) Flash memory device and method of controlling program voltage
CN100520971C (zh) 非易失性半导体存储器件及其操作控制方法和测试方法
US7796441B2 (en) Method of reading configuration data in flash memory device
JP5744118B2 (ja) 半導体記憶装置
US7499337B2 (en) Method of erasing data in non-volatile semiconductor memory device while suppressing variation
KR100898653B1 (ko) 플래시 메모리 소자 및 프로그램 방법
KR100621637B1 (ko) 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
EP0698890A1 (en) Testing an integrated circuit device
US20060236164A1 (en) Automatic test entry termination in a memory device
CN108511018B (zh) 半导体存储装置以及数据读出方法
JP2013127827A (ja) 不揮発性半導体記憶装置
JP7048794B1 (ja) 半導体装置および動作方法
JP2008257804A (ja) 半導体装置
JP2005276347A (ja) 不揮発性記憶装置及び不揮発性記憶装置の検証方法
CN104750584A (zh) 半导体存储装置和系统启动方法
JPH11144481A (ja) 半導体不揮発性メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081024

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081024

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTORS CO., LTD

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SPANSION LLC N. D. GES D. STAATES

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20140103

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140103

Address after: American California

Patentee after: Spansion LLC N. D. Ges D. Staates

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160408

Address after: American California

Patentee after: Cypress Semiconductor Corp.

Address before: American California

Patentee before: Spansion LLC N. D. Ges D. Staates