JPH0831189A - 不揮発性半導体メモリのテスト方法 - Google Patents
不揮発性半導体メモリのテスト方法Info
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- JPH0831189A JPH0831189A JP6162468A JP16246894A JPH0831189A JP H0831189 A JPH0831189 A JP H0831189A JP 6162468 A JP6162468 A JP 6162468A JP 16246894 A JP16246894 A JP 16246894A JP H0831189 A JPH0831189 A JP H0831189A
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- Japan
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- erasing
- test
- erase
- dut
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 消去テスト時間の大幅短縮が可能でテスト効
率の向上を図ることができる不揮発性半導体メモリのテ
スト方法を得る。 【構成】 不揮発性半導体メモリの消去テストを複数個
同時処理する不揮発性半導体メモリのテスト方法におい
て、同時測定するｎ個の被測定デバイスのうち、いずれ
か１被測定デバイス以上がある注目した特定の１アドレ
スの消去が完了するまでの消去処理を被測定デバイスパ
ラレルテストで実行する前半ステップ（Ｓ１００）と、
残る全アドレスの消去が完了するまでの消去処理を被測
定デバイスシリアルテストで実行する後半ステップ（Ｓ
２００）とに２分割して実現する。
率の向上を図ることができる不揮発性半導体メモリのテ
スト方法を得る。 【構成】 不揮発性半導体メモリの消去テストを複数個
同時処理する不揮発性半導体メモリのテスト方法におい
て、同時測定するｎ個の被測定デバイスのうち、いずれ
か１被測定デバイス以上がある注目した特定の１アドレ
スの消去が完了するまでの消去処理を被測定デバイスパ
ラレルテストで実行する前半ステップ（Ｓ１００）と、
残る全アドレスの消去が完了するまでの消去処理を被測
定デバイスシリアルテストで実行する後半ステップ（Ｓ
２００）とに２分割して実現する。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体メモ
リであるフラッシュメモリのテスト方法に関するもので
ある。
リであるフラッシュメモリのテスト方法に関するもので
ある。
【０００２】
【従来の技術】ＮＯＲ型フラッシュメモリの消去につい
ては、デバイス外部より、アルゴリズミックイレーズと
呼ぶフローチャートに規定されている手順に従って処理
する必要がある。このフローチャートは、１個のデバイ
スを処理することを前提としたものであり、デバイス製
造メーカにおけるスクリーニングテストなどで、複数個
の被測定デバイス（：Device Under Test 、以下、ＤＵ
Ｔと記す）を同時測定する場合、消去テスト項目のみ各
ＤＵＴのシリアルテストが必要で、テスト処理効率が低
下するという問題点がある。
ては、デバイス外部より、アルゴリズミックイレーズと
呼ぶフローチャートに規定されている手順に従って処理
する必要がある。このフローチャートは、１個のデバイ
スを処理することを前提としたものであり、デバイス製
造メーカにおけるスクリーニングテストなどで、複数個
の被測定デバイス（：Device Under Test 、以下、ＤＵ
Ｔと記す）を同時測定する場合、消去テスト項目のみ各
ＤＵＴのシリアルテストが必要で、テスト処理効率が低
下するという問題点がある。
【０００３】図５はフラッシュメモリのアルゴリズミッ
クイレーズフローチャートである。図５において、各処
理ステップをＳとそれに続く３桁の数値で表しており、
添字ａとｂが付加されている場合は、添字ａの方が処理
ステップを、添字ｂの方がその補足説明を意味してい
る。補足説明では、変数の内容証明や標準的な値を記述
している。フラッシュメモリの消去テストを行う手順と
しては、まず、最初に、ステップＳ３０１ａで電源ピン
ＶccとＶppに所定の電圧を印加し、ステップＳ３０２ａ
で、アドレスピンへの入力信号ＡＤＲＳを先頭アドレス
０番地に設定し、消去パルスカウンタＥＲＡcntの値を
ゼロにクリアする。
クイレーズフローチャートである。図５において、各処
理ステップをＳとそれに続く３桁の数値で表しており、
添字ａとｂが付加されている場合は、添字ａの方が処理
ステップを、添字ｂの方がその補足説明を意味してい
る。補足説明では、変数の内容証明や標準的な値を記述
している。フラッシュメモリの消去テストを行う手順と
しては、まず、最初に、ステップＳ３０１ａで電源ピン
ＶccとＶppに所定の電圧を印加し、ステップＳ３０２ａ
で、アドレスピンへの入力信号ＡＤＲＳを先頭アドレス
０番地に設定し、消去パルスカウンタＥＲＡcntの値を
ゼロにクリアする。
【０００４】続いて、ステップＳ３０３〜Ｓ３０６で、
１パルス回数分の消去を行う。すなわち、ステップＳ３
０３、Ｓ３０４の２回消去コマンドとしてデータ２０Ｈ
をデータピンへ入力すると、ＤＵＴは、内部タイマで決
まるＴＤＥ時間の消去動作を行うので、ステップＳ３０
５でその時間を待ち、ステップＳ３０６で消去パルスカ
ウンタＥＲＡcntを１つカウントアップする。
１パルス回数分の消去を行う。すなわち、ステップＳ３
０３、Ｓ３０４の２回消去コマンドとしてデータ２０Ｈ
をデータピンへ入力すると、ＤＵＴは、内部タイマで決
まるＴＤＥ時間の消去動作を行うので、ステップＳ３０
５でその時間を待ち、ステップＳ３０６で消去パルスカ
ウンタＥＲＡcntを１つカウントアップする。
【０００５】次に、ステップＳ３０７〜Ｓ３１０におい
て、ＡＤＲＳで指定した１アドレス（＝１バイト）分の
出力データを読み出し、消去できたかどうかをチェック
する。ステップＳ３０７で消去ベリファイコマンドとし
て、データＡ０Ｈをデータピンへ入力すると、ステップ
Ｓ３０８ａでライトリカバリ時間ＴＷＲＲ時間待った
後、ステップＳ３０９でデータを読み出すことができ
る。ＡＤＲＳが消去できてる場合はデータＦＦＨ、消去
できていない場合はデータＦＦＨ以外が出力されるの
で、ステップＳ３１０では、期待値データをＦＦＨとし
て、出力データと一致するかどうかを比較する。ステッ
プＳ３１０で比較ＯＫの場合、ステップＳ３１１へ、比
較ＮＧの場合ステップＳ３１６ａへ分岐する。
て、ＡＤＲＳで指定した１アドレス（＝１バイト）分の
出力データを読み出し、消去できたかどうかをチェック
する。ステップＳ３０７で消去ベリファイコマンドとし
て、データＡ０Ｈをデータピンへ入力すると、ステップ
Ｓ３０８ａでライトリカバリ時間ＴＷＲＲ時間待った
後、ステップＳ３０９でデータを読み出すことができ
る。ＡＤＲＳが消去できてる場合はデータＦＦＨ、消去
できていない場合はデータＦＦＨ以外が出力されるの
で、ステップＳ３１０では、期待値データをＦＦＨとし
て、出力データと一致するかどうかを比較する。ステッ
プＳ３１０で比較ＯＫの場合、ステップＳ３１１へ、比
較ＮＧの場合ステップＳ３１６ａへ分岐する。
【０００６】フラッシュメモリの消去は、チップ一括ま
たはあるアドレス範囲で決められたブロック一括で処理
され、多数ビットが同時に消去される。ここで、ステッ
プＳ３１０でＯＫの場合、ステップＳ３１１でＡＤＲＳ
が消去単位のアドレスの最後かどうかをチェックして、
最後でなければ、ステップＳ３１２でＡＤＲＳを１つカ
ウントアップして、次のアドレスについて、ステップＳ
３０７〜Ｓ３１０で消去できたかをチェックする。この
ようにして、消去単位のアドレスの最後まで、ステップ
Ｓ３０７〜Ｓ３１２のループを繰返し実行する。
たはあるアドレス範囲で決められたブロック一括で処理
され、多数ビットが同時に消去される。ここで、ステッ
プＳ３１０でＯＫの場合、ステップＳ３１１でＡＤＲＳ
が消去単位のアドレスの最後かどうかをチェックして、
最後でなければ、ステップＳ３１２でＡＤＲＳを１つカ
ウントアップして、次のアドレスについて、ステップＳ
３０７〜Ｓ３１０で消去できたかをチェックする。この
ようにして、消去単位のアドレスの最後まで、ステップ
Ｓ３０７〜Ｓ３１２のループを繰返し実行する。
【０００７】また、上記ステップＳ３１０でＮＧの場
合、ステップＳ３１６ａで、消去パルスカウンタＥＲＡ
cntの値が消去パルスカウントリミットＥＲＡlimitに達
していないかをチェックして、達していなければ、ステ
ップＳ３０３に戻り、再度消去（Ｓ３０３〜Ｓ３０６）
と消去ベリファイ（Ｓ３０７〜Ｓ３１２）を繰返す。消
去パルスカウンタＥＲＡcntがＥＲＡlimit未満となる消
去回数で、消去単位内の全アドレスの消去が完了した場
合は、ステップＳ３１３でリードコマンドを入力した
後、ステップＳ３１４で電源ピンＶccとＶppへの電圧印
加をオフして、ステップＳ３１５でこのＤＵＴは良品と
判定して、消去を完了する。他方、全アドレスの消去が
完了する以前に、ＥＲＡcntがＥＲＡlimit以上になって
しまった場合、ステップＳ３１７で電源ピンＶccとＶpp
への電圧印加をオフして、ステップＳ３１８でこのＤＵ
Ｔは不良と判定して、消去を完了する。
合、ステップＳ３１６ａで、消去パルスカウンタＥＲＡ
cntの値が消去パルスカウントリミットＥＲＡlimitに達
していないかをチェックして、達していなければ、ステ
ップＳ３０３に戻り、再度消去（Ｓ３０３〜Ｓ３０６）
と消去ベリファイ（Ｓ３０７〜Ｓ３１２）を繰返す。消
去パルスカウンタＥＲＡcntがＥＲＡlimit未満となる消
去回数で、消去単位内の全アドレスの消去が完了した場
合は、ステップＳ３１３でリードコマンドを入力した
後、ステップＳ３１４で電源ピンＶccとＶppへの電圧印
加をオフして、ステップＳ３１５でこのＤＵＴは良品と
判定して、消去を完了する。他方、全アドレスの消去が
完了する以前に、ＥＲＡcntがＥＲＡlimit以上になって
しまった場合、ステップＳ３１７で電源ピンＶccとＶpp
への電圧印加をオフして、ステップＳ３１８でこのＤＵ
Ｔは不良と判定して、消去を完了する。
【０００８】以上のように、フラッシュメモリの消去
は、ＤＵＴ１個１個が製造ばらつきによって、消去に必
要な消去パルス回数が異なること、及びＤＵＴに必要以
上の消去パルスを与えて過消去状態にすると書換え不良
になってしまうことから、ＤＵＴ１個１個の消去特性に
応じて最適な消去パルス回数を与えるフローチャートに
よって実行される。
は、ＤＵＴ１個１個が製造ばらつきによって、消去に必
要な消去パルス回数が異なること、及びＤＵＴに必要以
上の消去パルスを与えて過消去状態にすると書換え不良
になってしまうことから、ＤＵＴ１個１個の消去特性に
応じて最適な消去パルス回数を与えるフローチャートに
よって実行される。
【０００９】特に、ステップＳ３１０での消去できたか
どうかの比較判定による分岐があることが多数個同時測
定の障害になる。例えば、消去が速い（＝少ない消去パ
ルス回数で消去可能なことを意味する）ＤＵＴと消去が
遅い（＝消去に多い消去パルス回数が必要なことを意味
する）ＤＵＴを同時に消去する場合を考えてみる。消去
が速いＤＵＴに合せて図５のフローチャートを実行すれ
ば、すなわち、ステップＳ３１０の比較判定を、１ＤＵ
Ｔ以上消去できたかというように処理すれば、消去の遅
いＤＵＴは、少ない消去パルス回数しか与えられないの
で、消去不十分の状態で消去完了となり、通常、消去後
に実行される消去チェックのための読出しテストで不良
になってしまう。逆に、消去が遅いＤＵＴに合せて図５
のフローチャートを実行すれば、すなわち、ステップＳ
３１０の比較判定を全ＤＵＴ消去できたかというように
処理すれば、消去の速いＤＵＴは、過剰の消去パルス回
数を与えられるので、過消去状態で消去完了となり、通
常消去後に実行される次の書込みテストで不良になって
しまう。
どうかの比較判定による分岐があることが多数個同時測
定の障害になる。例えば、消去が速い（＝少ない消去パ
ルス回数で消去可能なことを意味する）ＤＵＴと消去が
遅い（＝消去に多い消去パルス回数が必要なことを意味
する）ＤＵＴを同時に消去する場合を考えてみる。消去
が速いＤＵＴに合せて図５のフローチャートを実行すれ
ば、すなわち、ステップＳ３１０の比較判定を、１ＤＵ
Ｔ以上消去できたかというように処理すれば、消去の遅
いＤＵＴは、少ない消去パルス回数しか与えられないの
で、消去不十分の状態で消去完了となり、通常、消去後
に実行される消去チェックのための読出しテストで不良
になってしまう。逆に、消去が遅いＤＵＴに合せて図５
のフローチャートを実行すれば、すなわち、ステップＳ
３１０の比較判定を全ＤＵＴ消去できたかというように
処理すれば、消去の速いＤＵＴは、過剰の消去パルス回
数を与えられるので、過消去状態で消去完了となり、通
常消去後に実行される次の書込みテストで不良になって
しまう。
【００１０】また、図６は消去テスト項目のみについて
ＤＵＴ完全パラレルテストの場合の各ＤＵＴの処理フロ
ーと消去テスト時間の関係を示す図である。図６におい
て、ステップＳ４００のアルゴリズミックイレーズ動作
は、図５に示すフローチャートを各ＤＵＴ独立に、全Ｄ
ＵＴ同時に処理することを示す。図６は、消去が各ＤＵ
Ｔについて、それぞれＤＵＴ独立に図５のフローチャー
トが実行可能とする理想的な場合を示し、この時、消去
テスト時間ＴＥＲＡは、各ＤＵＴｎ（ｎは整数で、同時
測定数）の消去テスト時間をＴＥＲＡ(n)とすれば、 ＴＥＲＡ＝Ｍaximum[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)] ＴＥＲＡ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]＋α となる。すなわち、消去テスト時間ＴＥＲＡは、一番消
去が遅いＤＵＴの消去テスト時間となり、これは、各Ｄ
ＵＴの消去テスト時間の平均値より若干（＋α）大きな
値となる理想的な最短時間と言える。
ＤＵＴ完全パラレルテストの場合の各ＤＵＴの処理フロ
ーと消去テスト時間の関係を示す図である。図６におい
て、ステップＳ４００のアルゴリズミックイレーズ動作
は、図５に示すフローチャートを各ＤＵＴ独立に、全Ｄ
ＵＴ同時に処理することを示す。図６は、消去が各ＤＵ
Ｔについて、それぞれＤＵＴ独立に図５のフローチャー
トが実行可能とする理想的な場合を示し、この時、消去
テスト時間ＴＥＲＡは、各ＤＵＴｎ（ｎは整数で、同時
測定数）の消去テスト時間をＴＥＲＡ(n)とすれば、 ＴＥＲＡ＝Ｍaximum[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)] ＴＥＲＡ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]＋α となる。すなわち、消去テスト時間ＴＥＲＡは、一番消
去が遅いＤＵＴの消去テスト時間となり、これは、各Ｄ
ＵＴの消去テスト時間の平均値より若干（＋α）大きな
値となる理想的な最短時間と言える。
【００１１】しかしながら、図６に示すＤＵＴ完全パラ
レルテストを実現するためには、測定するメモリテスタ
に、各ＤＵＴ別に独立したアルゴリズミックパターンジ
ェネレータとＣＰＵを備える必要があり、メモリテスタ
が非常に高価となってしまうので、テストコスト削減と
いう多数個同時測定の目的に反してしまう。よって、従
来は、図７に示すように、消去テスト項目のみについて
は、各ＤＵＴをシリアルテストとしている。図７におい
て、ステップＳ３００のアルゴリズミックイレーズ動作
は、図５に示すフローチャートを１ＤＵＴずつシリアル
に処理することを示す。
レルテストを実現するためには、測定するメモリテスタ
に、各ＤＵＴ別に独立したアルゴリズミックパターンジ
ェネレータとＣＰＵを備える必要があり、メモリテスタ
が非常に高価となってしまうので、テストコスト削減と
いう多数個同時測定の目的に反してしまう。よって、従
来は、図７に示すように、消去テスト項目のみについて
は、各ＤＵＴをシリアルテストとしている。図７におい
て、ステップＳ３００のアルゴリズミックイレーズ動作
は、図５に示すフローチャートを１ＤＵＴずつシリアル
に処理することを示す。
【００１２】この時の消去テスト時間ＴＥＲＡは、 ＴＥＲＡ＝Ｓum［ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・・、
ＴＥＲＡ(n)］ ＴＥＲＡ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]×ｎ となる。すなわち、消去テスト時間ＴＥＲＡは、各ＤＵ
Ｔの消去テスト時間の総和となり、これは、各ＤＵＴの
消去テスト時間の平均値のｎ倍となるので最長時間と言
える。
ＴＥＲＡ(n)］ ＴＥＲＡ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]×ｎ となる。すなわち、消去テスト時間ＴＥＲＡは、各ＤＵ
Ｔの消去テスト時間の総和となり、これは、各ＤＵＴの
消去テスト時間の平均値のｎ倍となるので最長時間と言
える。
【００１３】
【発明が解決しようとする課題】以上のように、図６に
示すＤＵＴ完全パラレルテストを実現するためには、測
定するメモリテスタに、各ＤＵＴ別に独立したアルゴリ
ズミックパターンジェネレータとＣＰＵを備える必要
で、メモリテスタが非常に高価となってしまうので、図
７に示すように、消去テスト項目のみについては、各Ｄ
ＵＴをシリアルテストとしており、テストコスト削減の
ために多数個同時測定を導入しても、シングル測定時に
全テスト時間の約１／３を占める消去テスト項目につい
て、ＤＵＴシリアルテストとなるために、テスト効率の
向上を阻害するという問題点がある。
示すＤＵＴ完全パラレルテストを実現するためには、測
定するメモリテスタに、各ＤＵＴ別に独立したアルゴリ
ズミックパターンジェネレータとＣＰＵを備える必要
で、メモリテスタが非常に高価となってしまうので、図
７に示すように、消去テスト項目のみについては、各Ｄ
ＵＴをシリアルテストとしており、テストコスト削減の
ために多数個同時測定を導入しても、シングル測定時に
全テスト時間の約１／３を占める消去テスト項目につい
て、ＤＵＴシリアルテストとなるために、テスト効率の
向上を阻害するという問題点がある。
【００１４】この発明は上述した従来例に係る問題点を
解消するためになされたもので、消去テスト時間の大幅
短縮が可能で、テスト効率の向上を図ることができる不
揮発性半導体メモリのテスト方法を得ることを目的とす
る。
解消するためになされたもので、消去テスト時間の大幅
短縮が可能で、テスト効率の向上を図ることができる不
揮発性半導体メモリのテスト方法を得ることを目的とす
る。
【００１５】
【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体メモリのテスト方法は、不揮発性半導
体メモリの消去テストを複数個同時処理する不揮発性半
導体メモリのテスト方法において、同時測定するｎ個の
被測定デバイスのうち、いずれか１被測定デバイス以上
がある注目した特定の１アドレスの消去が完了するまで
の消去処理を被測定デバイスパラレルテストで実行する
前半ステップと、残る全アドレスの消去が完了するまで
の消去処理を被測定デバイスシリアルテストで実行する
後半ステップとに２分割して実現することを特徴とする
ものである。
る不揮発性半導体メモリのテスト方法は、不揮発性半導
体メモリの消去テストを複数個同時処理する不揮発性半
導体メモリのテスト方法において、同時測定するｎ個の
被測定デバイスのうち、いずれか１被測定デバイス以上
がある注目した特定の１アドレスの消去が完了するまで
の消去処理を被測定デバイスパラレルテストで実行する
前半ステップと、残る全アドレスの消去が完了するまで
の消去処理を被測定デバイスシリアルテストで実行する
後半ステップとに２分割して実現することを特徴とする
ものである。
【００１６】また、請求項２に係る不揮発性半導体メモ
リのテスト方法は、同時測定するｎ個の全被測定デバイ
スがある注目した特定の１アドレスの消去が完了するま
での消去処理を過消去プロテクト機能を有する被測定デ
バイスパラレルテストで実行する前半ステップと、残る
全アドレスの消去が完了するまでの消去処理を被測定デ
バイスシリアルテストで実行する後半ステップとに２分
割して実現することを特徴とするものである。
リのテスト方法は、同時測定するｎ個の全被測定デバイ
スがある注目した特定の１アドレスの消去が完了するま
での消去処理を過消去プロテクト機能を有する被測定デ
バイスパラレルテストで実行する前半ステップと、残る
全アドレスの消去が完了するまでの消去処理を被測定デ
バイスシリアルテストで実行する後半ステップとに２分
割して実現することを特徴とするものである。
【００１７】また、請求項３に係る不揮発性半導体メモ
リのテスト方法は、請求項２において、上記過消去プロ
テクト機能として、上記前半ステップにおける被測定デ
バイスの消去ループリミットを消去が一番速い被測定デ
バイスの消去テスト時間より小さく設定して被測定デバ
イスを過消去状態にさせないよう制限することを特徴と
するものである。
リのテスト方法は、請求項２において、上記過消去プロ
テクト機能として、上記前半ステップにおける被測定デ
バイスの消去ループリミットを消去が一番速い被測定デ
バイスの消去テスト時間より小さく設定して被測定デバ
イスを過消去状態にさせないよう制限することを特徴と
するものである。
【００１８】さらに、請求項４に係る不揮発性半導体メ
モリのテスト方法は、請求項２において、上記過消去プ
ロテクト機能として、上記前半ステップにおける被測定
デバイスの消去ループで消去ベリファイがＯＫとなった
場合に次の消去コマンドを受け付けないようにすること
を特徴とするものである。
モリのテスト方法は、請求項２において、上記過消去プ
ロテクト機能として、上記前半ステップにおける被測定
デバイスの消去ループで消去ベリファイがＯＫとなった
場合に次の消去コマンドを受け付けないようにすること
を特徴とするものである。
【００１９】
【作用】この発明の請求項１に係る不揮発性半導体メモ
リのテスト方法においては、不揮発性半導体メモリの消
去テストを複数個同時処理する不揮発性半導体メモリの
テスト方法において、同時測定するｎ個の被測定デバイ
スのうち、いずれか１被測定デバイス以上がある注目し
た特定の１アドレスの消去が完了するまでの消去処理を
被測定デバイスパラレルテストで実行する前半ステップ
と、残る全アドレスの消去が完了するまでの消去処理を
被測定デバイスシリアルテストで実行する後半ステップ
とに２分割して実現することにより、各被測定デバイス
別に独立したアルゴリズミックパターンジェネレータと
ＣＰＵを備える必要なく、被測定デバイスのパラレルテ
ストを実現することが可能となり、複数個同時測定時の
消去テスト時間を大幅に短縮することを可能にする。
リのテスト方法においては、不揮発性半導体メモリの消
去テストを複数個同時処理する不揮発性半導体メモリの
テスト方法において、同時測定するｎ個の被測定デバイ
スのうち、いずれか１被測定デバイス以上がある注目し
た特定の１アドレスの消去が完了するまでの消去処理を
被測定デバイスパラレルテストで実行する前半ステップ
と、残る全アドレスの消去が完了するまでの消去処理を
被測定デバイスシリアルテストで実行する後半ステップ
とに２分割して実現することにより、各被測定デバイス
別に独立したアルゴリズミックパターンジェネレータと
ＣＰＵを備える必要なく、被測定デバイスのパラレルテ
ストを実現することが可能となり、複数個同時測定時の
消去テスト時間を大幅に短縮することを可能にする。
【００２０】また、請求項２に係る不揮発性半導体メモ
リのテスト方法においては、同時測定するｎ個の全被測
定デバイスがある注目した特定の１アドレスの消去が完
了するまでの消去処理を過消去プロテクト機能を有する
被測定デバイスパラレルテストで実行する前半ステップ
と、残る全アドレスの消去が完了するまでの消去処理を
被測定デバイスシリアルテストで実行する後半ステップ
とに２分割して実現することにより、過消去プロテクト
機能によって全被測定デバイスのある注目した特定の１
アドレスの消去が完了するまでの消去処理のパラレルテ
ストを、各被測定デバイス別に独立したアルゴリズミッ
クパターンジェネレータとＣＰＵを備える必要なく実現
することが可能となり、複数個同時測定時の消去テスト
時間を大幅に短縮することを可能にする。
リのテスト方法においては、同時測定するｎ個の全被測
定デバイスがある注目した特定の１アドレスの消去が完
了するまでの消去処理を過消去プロテクト機能を有する
被測定デバイスパラレルテストで実行する前半ステップ
と、残る全アドレスの消去が完了するまでの消去処理を
被測定デバイスシリアルテストで実行する後半ステップ
とに２分割して実現することにより、過消去プロテクト
機能によって全被測定デバイスのある注目した特定の１
アドレスの消去が完了するまでの消去処理のパラレルテ
ストを、各被測定デバイス別に独立したアルゴリズミッ
クパターンジェネレータとＣＰＵを備える必要なく実現
することが可能となり、複数個同時測定時の消去テスト
時間を大幅に短縮することを可能にする。
【００２１】また、請求項３に係る不揮発性半導体メモ
リのテスト方法においては、請求項２において、上記過
消去プロテクト機能として、上記前半ステップにおける
被測定デバイスの消去ループリミットを消去が一番速い
被測定デバイスの消去テスト時間より小さく設定するこ
とにより、被測定デバイスを過消去状態にさせないよう
制限することが可能となり、良品か不良品かの比較判定
を全被測定デバイス同時に測定可能にする。
リのテスト方法においては、請求項２において、上記過
消去プロテクト機能として、上記前半ステップにおける
被測定デバイスの消去ループリミットを消去が一番速い
被測定デバイスの消去テスト時間より小さく設定するこ
とにより、被測定デバイスを過消去状態にさせないよう
制限することが可能となり、良品か不良品かの比較判定
を全被測定デバイス同時に測定可能にする。
【００２２】さらに、請求項４に係る不揮発性半導体メ
モリのテスト方法においては、請求項２において、上記
過消去プロテクト機能として、上記前半ステップにおけ
る被測定デバイスの消去ループで消去ベリファイがＯＫ
となった場合に次の消去コマンドを受け付けないように
することにより、被測定デバイスを過消去状態にさせな
いよう制限することが可能となり、良品か不良品かの比
較判定を全被測定デバイス同時に測定可能にする。
モリのテスト方法においては、請求項２において、上記
過消去プロテクト機能として、上記前半ステップにおけ
る被測定デバイスの消去ループで消去ベリファイがＯＫ
となった場合に次の消去コマンドを受け付けないように
することにより、被測定デバイスを過消去状態にさせな
いよう制限することが可能となり、良品か不良品かの比
較判定を全被測定デバイス同時に測定可能にする。
【００２３】
実施例１．以下、この発明を図示実施例に基づいて説明
する。図１は実施例１に係る不揮発性半導体メモリのテ
スト方法を説明するためのもので、消去テスト項目につ
いて、ＤＵＴパラレルテストとする前半のステップＳ１
００と、ＤＵＴシリアルテストとする後半のステップＳ
２００とに２分割したＤＵＴ部分パラレルテストとする
場合の各ＤＵＴの処理フローと消去テスト時間の関係を
示す図である。
する。図１は実施例１に係る不揮発性半導体メモリのテ
スト方法を説明するためのもので、消去テスト項目につ
いて、ＤＵＴパラレルテストとする前半のステップＳ１
００と、ＤＵＴシリアルテストとする後半のステップＳ
２００とに２分割したＤＵＴ部分パラレルテストとする
場合の各ＤＵＴの処理フローと消去テスト時間の関係を
示す図である。
【００２４】図１において、ステップＳ１００のアルゴ
リズミックイレーズＸの動作では、同時測定するｎ個の
ＤＵＴのうち、いずれか１ＤＵＴ以上がある注目した特
定の１アドレス（図１の例ではアドレス０番地）の消去
が完了するまでの処理をＤＵＴパラレルテストで行う。
そのステップＳ１００の詳細を示すフローチャートが図
２である。また、ステップＳ２００のアルゴリズミック
イレーズＹの動作では、消去単位の全アドレスの消去が
完了するまでの残りの消去処理をＤＵＴシリアルテスト
で行う。そのステップＳ２００の各ＤＵＴ処理の詳細を
示すフローチャートが図３である。
リズミックイレーズＸの動作では、同時測定するｎ個の
ＤＵＴのうち、いずれか１ＤＵＴ以上がある注目した特
定の１アドレス（図１の例ではアドレス０番地）の消去
が完了するまでの処理をＤＵＴパラレルテストで行う。
そのステップＳ１００の詳細を示すフローチャートが図
２である。また、ステップＳ２００のアルゴリズミック
イレーズＹの動作では、消去単位の全アドレスの消去が
完了するまでの残りの消去処理をＤＵＴシリアルテスト
で行う。そのステップＳ２００の各ＤＵＴ処理の詳細を
示すフローチャートが図３である。
【００２５】これらの処理を図４のフラッシュメモリ消
去時のメモリセルのしきい値Ｖth分布を用いて説明す
る。図４において、縦軸はメモリセルのビット数、横軸
はメモリセルのしきい値Ｖthであり、しきい値Ｖthは一
般にＶccに比例するので、ここでは、Ｖth＝Ｖccとして
いる。フラッシュメモリでは、一般的に、全メモリセル
がデータ１になった状態を消去状態と呼んでおり、消去
する場合は前処理として全メモリセルにデータ０を書き
込む必要がある。
去時のメモリセルのしきい値Ｖth分布を用いて説明す
る。図４において、縦軸はメモリセルのビット数、横軸
はメモリセルのしきい値Ｖthであり、しきい値Ｖthは一
般にＶccに比例するので、ここでは、Ｖth＝Ｖccとして
いる。フラッシュメモリでは、一般的に、全メモリセル
がデータ１になった状態を消去状態と呼んでおり、消去
する場合は前処理として全メモリセルにデータ０を書き
込む必要がある。
【００２６】そこで、書き込み後、すなわち、消去前の
しきい値Ｖth分布は、全ビットがＶccmax値（例えば６.
５Ｖ）以上であり、分布Ａとなる。しきい値Ｖthは各メ
モリセルの製造ばらつきにより、ある範囲幅を持つ分布
となり、図４の例では、最小値６.５Ｖ、最大値９.５
Ｖ、平均値８.０Ｖと示している。消去完了後のしきい
値Ｖth分布は、全ビットがＶccmin値（例えば３.５Ｖ）
以下であり、分布Ｃとなる。消去完了後のしきい値Ｖth
も各メモリセルの製造ばらつきにより、ある範囲幅を持
つ分布となり、図４の例では最小値０.５Ｖ、最大値３.
５Ｖ、平均値２.０Ｖを示している。
しきい値Ｖth分布は、全ビットがＶccmax値（例えば６.
５Ｖ）以上であり、分布Ａとなる。しきい値Ｖthは各メ
モリセルの製造ばらつきにより、ある範囲幅を持つ分布
となり、図４の例では、最小値６.５Ｖ、最大値９.５
Ｖ、平均値８.０Ｖと示している。消去完了後のしきい
値Ｖth分布は、全ビットがＶccmin値（例えば３.５Ｖ）
以下であり、分布Ｃとなる。消去完了後のしきい値Ｖth
も各メモリセルの製造ばらつきにより、ある範囲幅を持
つ分布となり、図４の例では最小値０.５Ｖ、最大値３.
５Ｖ、平均値２.０Ｖを示している。
【００２７】フラッシュメモリの消去処理において、消
去パルスを与えるのに比例して、メモリセルのしきい値
Ｖth分布は、分布Ａから分布Ｃに向ってだんだん遷移し
ていく。その消去途中の状態が分布Ｂ３、分布Ｂ１、分
布Ｂ２である。分布Ｂ３は、１ビットのみ消去完了、残
り大多数ビットが消去途中の状態であり、図４の例で
は、最小値３.５Ｖ、最大値６.５Ｖ、平均値５.０Ｖを
示している。分布Ｂ１は５０％のビットが消去完了、残
り５０％のビットが消去途中の状態であり、図４の例で
は、最小値２.０Ｖ、最大値５.０Ｖ、平均値３.５Ｖを
示している。分布Ｂ２は全ビット消去完了した状態であ
り、分布Ｃと一致する。
去パルスを与えるのに比例して、メモリセルのしきい値
Ｖth分布は、分布Ａから分布Ｃに向ってだんだん遷移し
ていく。その消去途中の状態が分布Ｂ３、分布Ｂ１、分
布Ｂ２である。分布Ｂ３は、１ビットのみ消去完了、残
り大多数ビットが消去途中の状態であり、図４の例で
は、最小値３.５Ｖ、最大値６.５Ｖ、平均値５.０Ｖを
示している。分布Ｂ１は５０％のビットが消去完了、残
り５０％のビットが消去途中の状態であり、図４の例で
は、最小値２.０Ｖ、最大値５.０Ｖ、平均値３.５Ｖを
示している。分布Ｂ２は全ビット消去完了した状態であ
り、分布Ｃと一致する。
【００２８】特定の１アドレスが消去完了した状態とい
うのは、図４において、分布Ｂ３〜Ｂ１〜Ｂ２の間にあ
る状態を示し、約７５％（最小５０％〜最大１００％）
消去完了した状態と言え、消去テスト時間からみても約
７５％経過した時間と言え、約２５％分の消去時間を残
すのみである。
うのは、図４において、分布Ｂ３〜Ｂ１〜Ｂ２の間にあ
る状態を示し、約７５％（最小５０％〜最大１００％）
消去完了した状態と言え、消去テスト時間からみても約
７５％経過した時間と言え、約２５％分の消去時間を残
すのみである。
【００２９】また、特定の１アドレスが消去完了という
条件に、多数個同時測定時にｎ個のうち１ＤＵＴ以上と
いう制約条件を付加することによって、消去の速いＤＵ
Ｔでも分布Ｃを越えて過消去状態にならないように工夫
している。図１において、消去テスト時間ＴＥＲＡは、
ステップＳ１００の平均消去テスト時間をＴＥＲＡＸ、
ステップＳ２００の各ＤＵＴｎの消去テスト時間ＴＥＲ
ＡＹ(n)とすれば、 ＴＥＲＡ＝ＴＥＲＡＸ＋ＴＥＲＡＹ ＴＥＲＡＸ≒Ｍinimum［ＴＥＲＡＸ(1)、ＴＥＲＡＸ
(2)、・・・、ＴＥＲＡＸ(n)］ ＴＥＲＡ(1)＝ＴＥＲＡＸ＋ＴＥＲＡＹ(1) ＴＥＲＡ(2)＝ＴＥＲＡＸ＋ＴＥＲＡＹ(2) ・・・ ＴＥＲＡ(n)＝ＴＥＲＡＸ＋ＴＥＲＡＹ(n) ＴＥＲＡＹ＝Ｓum[ＴＥＲＡＹ(1)、ＴＥＲＡＹ(2)、・
・・、ＴＥＲＡＹ(n)] となる。
条件に、多数個同時測定時にｎ個のうち１ＤＵＴ以上と
いう制約条件を付加することによって、消去の速いＤＵ
Ｔでも分布Ｃを越えて過消去状態にならないように工夫
している。図１において、消去テスト時間ＴＥＲＡは、
ステップＳ１００の平均消去テスト時間をＴＥＲＡＸ、
ステップＳ２００の各ＤＵＴｎの消去テスト時間ＴＥＲ
ＡＹ(n)とすれば、 ＴＥＲＡ＝ＴＥＲＡＸ＋ＴＥＲＡＹ ＴＥＲＡＸ≒Ｍinimum［ＴＥＲＡＸ(1)、ＴＥＲＡＸ
(2)、・・・、ＴＥＲＡＸ(n)］ ＴＥＲＡ(1)＝ＴＥＲＡＸ＋ＴＥＲＡＹ(1) ＴＥＲＡ(2)＝ＴＥＲＡＸ＋ＴＥＲＡＹ(2) ・・・ ＴＥＲＡ(n)＝ＴＥＲＡＸ＋ＴＥＲＡＹ(n) ＴＥＲＡＹ＝Ｓum[ＴＥＲＡＹ(1)、ＴＥＲＡＹ(2)、・
・・、ＴＥＲＡＹ(n)] となる。
【００３０】すなわち、消去テスト時間ＴＥＲＡＸは一
番消去が速いＤＵＴで決まる消去テスト時間となり、ス
テップＳ１００をＤＵＴパラレルテストとすることによ
る時間短縮分はＴＥＲＡＸに（ｎ−１）を乗じた値とな
る。例えば、ＴＥＲＡＸを平均消去時間Ａverage[ＴＥ
ＲＡ(1)、ＴＥＲＡ(2)、・・・、ＴＥＲＡ(n)]の７５％
と仮定すれば、 ＴＥＲＡＸ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・
・・、ＴＥＲＡ(n)]×０.７５ ＴＥＲＡＹ(n)≒ＴＥＲＡ(n)×０.２５ ＴＥＲＡＹ＝Ｓum[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]×０.２５ ≒Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・・、ＴＥ
ＲＡ(n)]×０.２５×ｎ となる。よって、 ＴＥＲＡ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]×（０.７５＋０.２５ｎ） となり、消去テスト時間は従来方法と比較して、 ８個同時測定時： 約３４％（２.７５／８） １６個同時測定時： 約３０％（４.７５／１６） ３２個同時測定時： 約２７％（８.７５／３２） に短縮できる。
番消去が速いＤＵＴで決まる消去テスト時間となり、ス
テップＳ１００をＤＵＴパラレルテストとすることによ
る時間短縮分はＴＥＲＡＸに（ｎ−１）を乗じた値とな
る。例えば、ＴＥＲＡＸを平均消去時間Ａverage[ＴＥ
ＲＡ(1)、ＴＥＲＡ(2)、・・・、ＴＥＲＡ(n)]の７５％
と仮定すれば、 ＴＥＲＡＸ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・
・・、ＴＥＲＡ(n)]×０.７５ ＴＥＲＡＹ(n)≒ＴＥＲＡ(n)×０.２５ ＴＥＲＡＹ＝Ｓum[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]×０.２５ ≒Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・・、ＴＥ
ＲＡ(n)]×０.２５×ｎ となる。よって、 ＴＥＲＡ＝Ａverage[ＴＥＲＡ(1)、ＴＥＲＡ(2)、・・
・、ＴＥＲＡ(n)]×（０.７５＋０.２５ｎ） となり、消去テスト時間は従来方法と比較して、 ８個同時測定時： 約３４％（２.７５／８） １６個同時測定時： 約３０％（４.７５／１６） ３２個同時測定時： 約２７％（８.７５／３２） に短縮できる。
【００３１】次に、図２、図３について詳細に説明す
る。これらの図において、各処理ステップのＳに続く３
桁の数値で、下２桁の数値が図５と同じ場合、それぞれ
のステップ間で処理内容が同等か類似かであることを意
味する。よって、図５と同等のステップについては、適
宜説明を省略する。まず、図２について説明する。図２
において、ステップＳ１０１ａ、Ｓ１０３〜Ｓ１０５
ａ、Ｓ１０７〜Ｓ１０９、Ｓ１１４は、それぞれ図５の
Ｓ３０１ａ、Ｓ３０３〜Ｓ３０５ａ、Ｓ３０７〜Ｓ３０
９、Ｓ３１４と、ｎ個のＤＵＴについて、同時に処理す
るという点を除いて、全く同じ処理である。
る。これらの図において、各処理ステップのＳに続く３
桁の数値で、下２桁の数値が図５と同じ場合、それぞれ
のステップ間で処理内容が同等か類似かであることを意
味する。よって、図５と同等のステップについては、適
宜説明を省略する。まず、図２について説明する。図２
において、ステップＳ１０１ａ、Ｓ１０３〜Ｓ１０５
ａ、Ｓ１０７〜Ｓ１０９、Ｓ１１４は、それぞれ図５の
Ｓ３０１ａ、Ｓ３０３〜Ｓ３０５ａ、Ｓ３０７〜Ｓ３０
９、Ｓ３１４と、ｎ個のＤＵＴについて、同時に処理す
るという点を除いて、全く同じ処理である。
【００３２】次に、図５と処理が異なるステップについ
て説明する。ステップＳ１０２ａでは、アドレスＡＤＲ
Ｓを注目するある特定アドレス（例えば０番地）に設定
し、前半ステップＳ１００における消去パルスカウンタ
ＥＲＡcnt Ｘの値をゼロにクリアする。ステップＳ１０
６では、消去パルスカウンタＥＲＡcntＸを１つカウン
トアップする。ステップＳ１１０ａでは、ステップＳ１
０９でデータを読出し消去ベリファイした結果によって
分岐するわけだが、この時の比較判定条件を同時測定す
るｎ個のＤＵＴのうち、１ＤＵＴ以上が消去できたかど
うかを条件とし、ＯＫならばステップＳ１１４、ＮＧな
らばステップＳ１１６ａへ分岐する。
て説明する。ステップＳ１０２ａでは、アドレスＡＤＲ
Ｓを注目するある特定アドレス（例えば０番地）に設定
し、前半ステップＳ１００における消去パルスカウンタ
ＥＲＡcnt Ｘの値をゼロにクリアする。ステップＳ１０
６では、消去パルスカウンタＥＲＡcntＸを１つカウン
トアップする。ステップＳ１１０ａでは、ステップＳ１
０９でデータを読出し消去ベリファイした結果によって
分岐するわけだが、この時の比較判定条件を同時測定す
るｎ個のＤＵＴのうち、１ＤＵＴ以上が消去できたかど
うかを条件とし、ＯＫならばステップＳ１１４、ＮＧな
らばステップＳ１１６ａへ分岐する。
【００３３】ステップＳ１１６ａでは、前半ステップＳ
１００における消去パルスカウントリミットＥＲＡlimi
tＸを消去全体の消去パルスカウントリミットＥＲＡlim
itのＸ％（例えばＸ＝７５）に設定して、ＥＲＡcntＸ
がＥＲＡlimitＸに達していないかをチェックして、達
してればステップＳ１１４へ、達してなければステップ
Ｓ１０３に戻る。よって、前半ステップＳ１００におい
ては、全ＤＵＴ同時にステップＳ１０３〜Ｓ１０６で消
去を行い、ステップＳ１０７〜Ｓ１１０ａで注目するあ
る特定の１アドレスの消去ベリファイを行い、同時測定
するｎ個のＤＵＴのうち、１ＤＵＴ以上が消去できる
か、または、ＥＲＡcntＸがＥＲＡlimitＸに達するまで
ループＳ１０３〜Ｓ１１０ａを繰返し、どちらかの条件
が満足した時点で、全ＤＵＴ、ステップＳ１１４でＶcc
とＶppの電源印加をオフして、良品と不良の判定をしな
いで完了し、後半ステップＳ２００へ進む。
１００における消去パルスカウントリミットＥＲＡlimi
tＸを消去全体の消去パルスカウントリミットＥＲＡlim
itのＸ％（例えばＸ＝７５）に設定して、ＥＲＡcntＸ
がＥＲＡlimitＸに達していないかをチェックして、達
してればステップＳ１１４へ、達してなければステップ
Ｓ１０３に戻る。よって、前半ステップＳ１００におい
ては、全ＤＵＴ同時にステップＳ１０３〜Ｓ１０６で消
去を行い、ステップＳ１０７〜Ｓ１１０ａで注目するあ
る特定の１アドレスの消去ベリファイを行い、同時測定
するｎ個のＤＵＴのうち、１ＤＵＴ以上が消去できる
か、または、ＥＲＡcntＸがＥＲＡlimitＸに達するまで
ループＳ１０３〜Ｓ１１０ａを繰返し、どちらかの条件
が満足した時点で、全ＤＵＴ、ステップＳ１１４でＶcc
とＶppの電源印加をオフして、良品と不良の判定をしな
いで完了し、後半ステップＳ２００へ進む。
【００３４】次に、図３について説明する。図３におい
て、ステップＳ２０１ａ、Ｓ２０３〜Ｓ２０５ａ、Ｓ２
０７〜Ｓ２１５、Ｓ２１７〜Ｓ２１８は、それぞれ図５
のステップＳ３０１ａ、Ｓ３０３〜Ｓ３０５ａ、Ｓ３０
７〜Ｓ３１５、Ｓ３１７〜Ｓ３１８と全く同じ処理であ
る。ステップＳ２０２ａでは、アドレスＡＤＲＳを先頭
アドレス０番地に設定し、後半ステップＳ２００におけ
る消去パルスカウンタＥＲＡcntＹ の値をゼロにクリア
する。ステップＳ２０６では、消去パルスカウンタＥＲ
ＡcntＹを１つカウントアップする。ステップＳ２１６
ａでは、後半ステップＳ２００における消去パルスカウ
ンタＥＲＡlimitの値をＥＲＡlimit−ＥＲＡcntＸの値
に設定して、ＥＲＡcntＹがＥＲＡlimitＹに達していな
いかをチェックして、達してればステップＳ２１７へ、
達してなければステップＳ２０３へ戻る。
て、ステップＳ２０１ａ、Ｓ２０３〜Ｓ２０５ａ、Ｓ２
０７〜Ｓ２１５、Ｓ２１７〜Ｓ２１８は、それぞれ図５
のステップＳ３０１ａ、Ｓ３０３〜Ｓ３０５ａ、Ｓ３０
７〜Ｓ３１５、Ｓ３１７〜Ｓ３１８と全く同じ処理であ
る。ステップＳ２０２ａでは、アドレスＡＤＲＳを先頭
アドレス０番地に設定し、後半ステップＳ２００におけ
る消去パルスカウンタＥＲＡcntＹ の値をゼロにクリア
する。ステップＳ２０６では、消去パルスカウンタＥＲ
ＡcntＹを１つカウントアップする。ステップＳ２１６
ａでは、後半ステップＳ２００における消去パルスカウ
ンタＥＲＡlimitの値をＥＲＡlimit−ＥＲＡcntＸの値
に設定して、ＥＲＡcntＹがＥＲＡlimitＹに達していな
いかをチェックして、達してればステップＳ２１７へ、
達してなければステップＳ２０３へ戻る。
【００３５】このようにして、後半ステップＳ２００に
おいては、各ＤＵＴシリアルに図３に示すフローＳ２０
１ａ〜Ｓ２１８を実行する。すなわち、前半ステップＳ
１００では不十分な消去の残りを実行するわけで、ステ
ップＳ２０３〜Ｓ２０６で消去を行い、ステップＳ２０
７〜Ｓ２１２で消去ベリファイして、全アドレスが消去
できたかどうかをチェックしながら、消去が完了するか
（＝良品）または消去パルス回数ＥＲＡcntＹがＥＲＡl
imitＹに達するか（＝不良品）まで、処理ループＳ２０
３〜Ｓ２１２とＳ２１６ａを繰返す。
おいては、各ＤＵＴシリアルに図３に示すフローＳ２０
１ａ〜Ｓ２１８を実行する。すなわち、前半ステップＳ
１００では不十分な消去の残りを実行するわけで、ステ
ップＳ２０３〜Ｓ２０６で消去を行い、ステップＳ２０
７〜Ｓ２１２で消去ベリファイして、全アドレスが消去
できたかどうかをチェックしながら、消去が完了するか
（＝良品）または消去パルス回数ＥＲＡcntＹがＥＲＡl
imitＹに達するか（＝不良品）まで、処理ループＳ２０
３〜Ｓ２１２とＳ２１６ａを繰返す。
【００３６】以上のように、同時測定するｎ個のＤＵＴ
のうち、いずれか１ＤＵＴ以上がある注目した特定の１
アドレスの消去が完了するまでの処理をＤＵＴパラレル
テストで行う図１〜図３に示すアルゴリズムフローチャ
ートを用いることによって、消去テスト時間の大幅短縮
が可能になる。
のうち、いずれか１ＤＵＴ以上がある注目した特定の１
アドレスの消去が完了するまでの処理をＤＵＴパラレル
テストで行う図１〜図３に示すアルゴリズムフローチャ
ートを用いることによって、消去テスト時間の大幅短縮
が可能になる。
【００３７】実施例２．また、図１〜図３に示すアルゴ
リズムフローチャートにおいて、ステップＳ１００の中
のステップＳ１１０ａの比較判定条件を、ＤＵＴを過消
去状態にさせない制限付で、注目したある特定の１アド
レスを同時測定する全ＤＵＴが消去完了するまでという
条件に変形しても、実施例１と同様の効果を得られる。
ＤＵＴを過消去状態にさせない制限としては、ステップ
Ｓ１１６ａの消去ループリミットＥＲＡlimitＸを、ば
らつきを考慮の上、消去テスト時間ＴＥＲＡＸが消去の
速いＤＵＴのＴＥＲＡより小さくなるように設定（例え
ばステップＳ１１６ｂのＸ％を５０％に設定）する方法
をとるか、またはＤＵＴに消去ベリファイでＯＫとなっ
た場合には次の消去コマンドを受け付けないようにする
等の過消去プロテクトを設ける。
リズムフローチャートにおいて、ステップＳ１００の中
のステップＳ１１０ａの比較判定条件を、ＤＵＴを過消
去状態にさせない制限付で、注目したある特定の１アド
レスを同時測定する全ＤＵＴが消去完了するまでという
条件に変形しても、実施例１と同様の効果を得られる。
ＤＵＴを過消去状態にさせない制限としては、ステップ
Ｓ１１６ａの消去ループリミットＥＲＡlimitＸを、ば
らつきを考慮の上、消去テスト時間ＴＥＲＡＸが消去の
速いＤＵＴのＴＥＲＡより小さくなるように設定（例え
ばステップＳ１１６ｂのＸ％を５０％に設定）する方法
をとるか、またはＤＵＴに消去ベリファイでＯＫとなっ
た場合には次の消去コマンドを受け付けないようにする
等の過消去プロテクトを設ける。
【００３８】この方法のメリットは、時間短縮効果は実
施例１より若干劣るけれども、ステップＳ１１０ａの比
較判定条件が全ＤＵＴパスかどうかであり、一般的なメ
モリテスタに具備された機能によって実現が比較的容易
なことである。
施例１より若干劣るけれども、ステップＳ１１０ａの比
較判定条件が全ＤＵＴパスかどうかであり、一般的なメ
モリテスタに具備された機能によって実現が比較的容易
なことである。
【００３９】
【発明の効果】以上のように、この発明の請求項１に係
る不揮発性半導体メモリのテスト方法によれば、不揮発
性半導体メモリの消去テストを複数個同時処理する不揮
発性半導体メモリのテスト方法において、同時測定する
ｎ個の被測定デバイスのうち、いずれか１被測定デバイ
ス以上がある注目した特定の１アドレスの消去が完了す
るまでの消去処理を被測定デバイスパラレルテストで実
行する前半ステップと、残る全アドレスの消去が完了す
るまでの消去処理を被測定デバイスシリアルテストで実
行する後半ステップとに２分割して実現することによ
り、各被測定デバイス別に独立したアルゴリズミックパ
ターンジェネレータとＣＰＵを備える必要なく、被測定
デバイスのパラレルテストを実現することが可能とな
り、複数個同時測定時の消去テスト時間を大幅に短縮す
ることができるという効果がある。
る不揮発性半導体メモリのテスト方法によれば、不揮発
性半導体メモリの消去テストを複数個同時処理する不揮
発性半導体メモリのテスト方法において、同時測定する
ｎ個の被測定デバイスのうち、いずれか１被測定デバイ
ス以上がある注目した特定の１アドレスの消去が完了す
るまでの消去処理を被測定デバイスパラレルテストで実
行する前半ステップと、残る全アドレスの消去が完了す
るまでの消去処理を被測定デバイスシリアルテストで実
行する後半ステップとに２分割して実現することによ
り、各被測定デバイス別に独立したアルゴリズミックパ
ターンジェネレータとＣＰＵを備える必要なく、被測定
デバイスのパラレルテストを実現することが可能とな
り、複数個同時測定時の消去テスト時間を大幅に短縮す
ることができるという効果がある。
【００４０】また、請求項２に係る不揮発性半導体メモ
リのテスト方法によれば、同時測定するｎ個の全被測定
デバイスがある注目した特定の１アドレスの消去が完了
するまでの消去処理を過消去プロテクト機能を有する被
測定デバイスパラレルテストで実行する前半ステップ
と、残る全アドレスの消去が完了するまでの消去処理を
被測定デバイスシリアルテストで実行する後半ステップ
とに２分割して実現することにより、過消去プロテクト
機能によって全被測定デバイスのある注目した特定の１
アドレスの消去が完了するまでの消去処理のパラレルテ
ストを、各被測定デバイス別に独立したアルゴリズミッ
クパターンジェネレータとＣＰＵを備える必要なく実現
することが可能となり、複数個同時測定時の消去テスト
時間を大幅に短縮することができるという効果がある。
リのテスト方法によれば、同時測定するｎ個の全被測定
デバイスがある注目した特定の１アドレスの消去が完了
するまでの消去処理を過消去プロテクト機能を有する被
測定デバイスパラレルテストで実行する前半ステップ
と、残る全アドレスの消去が完了するまでの消去処理を
被測定デバイスシリアルテストで実行する後半ステップ
とに２分割して実現することにより、過消去プロテクト
機能によって全被測定デバイスのある注目した特定の１
アドレスの消去が完了するまでの消去処理のパラレルテ
ストを、各被測定デバイス別に独立したアルゴリズミッ
クパターンジェネレータとＣＰＵを備える必要なく実現
することが可能となり、複数個同時測定時の消去テスト
時間を大幅に短縮することができるという効果がある。
【００４１】また、請求項３に係る不揮発性半導体メモ
リのテスト方法によれば、請求項２において、上記過消
去プロテクト機能として、上記前半ステップにおける被
測定デバイスの消去ループリミットを消去が一番速い被
測定デバイスの消去テスト時間より小さく設定すること
により、被測定デバイスを過消去状態にさせないよう制
限することが可能となり、良品か不良品かの比較判定を
全被測定デバイス同時に測定可能にすることができると
いう効果がある。
リのテスト方法によれば、請求項２において、上記過消
去プロテクト機能として、上記前半ステップにおける被
測定デバイスの消去ループリミットを消去が一番速い被
測定デバイスの消去テスト時間より小さく設定すること
により、被測定デバイスを過消去状態にさせないよう制
限することが可能となり、良品か不良品かの比較判定を
全被測定デバイス同時に測定可能にすることができると
いう効果がある。
【００４２】さらに、請求項４に係る不揮発性半導体メ
モリのテスト方法によれば、請求項２において、上記過
消去プロテクト機能として、上記前半ステップにおける
被測定デバイスの消去ループで消去ベリファイがＯＫと
なった場合に次の消去コマンドを受け付けないようにす
ることにより、被測定デバイスを過消去状態にさせない
よう制限することが可能となり、良品か不良品かの比較
判定を全被測定デバイス同時に測定可能にすることがで
きるという効果がある。
モリのテスト方法によれば、請求項２において、上記過
消去プロテクト機能として、上記前半ステップにおける
被測定デバイスの消去ループで消去ベリファイがＯＫと
なった場合に次の消去コマンドを受け付けないようにす
ることにより、被測定デバイスを過消去状態にさせない
よう制限することが可能となり、良品か不良品かの比較
判定を全被測定デバイス同時に測定可能にすることがで
きるという効果がある。
【図１】 この発明の実施例１に係るもので、ＤＵＴ部
分パラレルテストの場合の各ＤＵＴの消去処理フローと
消去テスト時間の関係を示す説明図である。
分パラレルテストの場合の各ＤＵＴの消去処理フローと
消去テスト時間の関係を示す説明図である。
【図２】 図１のアルゴリズミックイレーズフローチャ
ートＳ１００の詳細なフローチャートである。
ートＳ１００の詳細なフローチャートである。
【図３】 図１のアルゴリズミックイレーズフローチャ
ートＳ２００の詳細なフローチャートである。
ートＳ２００の詳細なフローチャートである。
【図４】 この発明を説明するフラッシュメモリ消去時
のしきい値電圧Ｖth分布の変遷図である。
のしきい値電圧Ｖth分布の変遷図である。
【図５】 従来のアルゴリズミックイレーズフローチャ
ートである。
ートである。
【図６】 従来のＤＵＴ完全パラレルテストの場合の各
ＤＵＴの消去処理フローと消去テスト時間の関係を示す
説明図である。
ＤＵＴの消去処理フローと消去テスト時間の関係を示す
説明図である。
【図７】 従来のＤＵＴ完全シリアルテストの場合の各
ＤＵＴの消去処理フローと消去テスト時間の関係を示す
説明図である。
ＤＵＴの消去処理フローと消去テスト時間の関係を示す
説明図である。
ＤＵＴ１〜ＤＵＴｎ 被測定デバイス、ＴＥＲＡＸ、Ｔ
ＥＲＡＹ、ＴＥＲＡＹ（１）〜ＴＥＲＡＹ（ｎ） 消去
テスト時間。
ＥＲＡＹ、ＴＥＲＡＹ（１）〜ＴＥＲＡＹ（ｎ） 消去
テスト時間。
Claims (4)
- 【請求項１】 不揮発性半導体メモリの消去テストを複
数個同時処理する不揮発性半導体メモリのテスト方法に
おいて、同時測定するｎ個の被測定デバイスのうち、い
ずれか１被測定デバイス以上がある注目した特定の１ア
ドレスの消去が完了するまでの消去処理を被測定デバイ
スパラレルテストで実行する前半ステップと、残る全ア
ドレスの消去が完了するまでの消去処理を被測定デバイ
スシリアルテストで実行する後半ステップとに２分割し
て実現することを特徴とする不揮発性半導体メモリのテ
スト方法。 - 【請求項２】 不揮発性半導体メモリの消去テストを複
数個同時処理する不揮発性半導体メモリのテスト方法に
おいて、同時測定するｎ個の全被測定デバイスがある注
目した特定の１アドレスの消去が完了するまでの消去処
理を過消去プロテクト機能を有する被測定デバイスパラ
レルテストで実行する前半ステップと、残る全アドレス
の消去が完了するまでの消去処理を被測定デバイスシリ
アルテストで実行する後半ステップとに２分割して実現
することを特徴とする不揮発性半導体メモリのテスト方
法。 - 【請求項３】 上記過消去プロテクト機能は、上記前半
ステップにおける被測定デバイスの消去ループリミット
を消去が一番速い被測定デバイスの消去テスト時間より
小さく設定して被測定デバイスを過消去状態にさせない
よう制限することを特徴とする請求項２記載の不揮発性
半導体メモリのテスト方法。 - 【請求項４】 上記過消去プロテクト機能は、上記前半
ステップにおける被測定デバイスの消去ループで消去ベ
リファイがＯＫとなった場合に次の消去コマンドを受け
付けないようにすることを特徴とする請求項２記載の不
揮発性半導体メモリのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162468A JPH0831189A (ja) | 1994-07-14 | 1994-07-14 | 不揮発性半導体メモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162468A JPH0831189A (ja) | 1994-07-14 | 1994-07-14 | 不揮発性半導体メモリのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831189A true JPH0831189A (ja) | 1996-02-02 |
Family
ID=15755202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162468A Pending JPH0831189A (ja) | 1994-07-14 | 1994-07-14 | 不揮発性半導体メモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359251B2 (en) | 2006-05-24 | 2008-04-15 | Fujitsu Limited | Non-volatile semiconductor memory device, erase method for same, and test method for same |
| JP2013137845A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Semiconductor Ltd | 半導体記憶装置の試験方法及び半導体記憶装置 |
-
1994
- 1994-07-14 JP JP6162468A patent/JPH0831189A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359251B2 (en) | 2006-05-24 | 2008-04-15 | Fujitsu Limited | Non-volatile semiconductor memory device, erase method for same, and test method for same |
| JP2013137845A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Semiconductor Ltd | 半導体記憶装置の試験方法及び半導体記憶装置 |
| US9269456B2 (en) | 2011-12-28 | 2016-02-23 | Socionext Inc. | Semiconductor memory test method and semiconductor memory |
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