JP2013137845A - 半導体記憶装置の試験方法及び半導体記憶装置 - Google Patents

半導体記憶装置の試験方法及び半導体記憶装置 Download PDF

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Abstract

【課題】消去が遅いメモリセルの影響で消去試験時の検証基準が緩くなることを抑制し、半導体記憶装置の信頼性低下を抑制する。
【解決手段】メモリセルアレイに含まれ、複数のグループＡ，Ｂに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験（ステップＳ１）を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、メモリセル群を含む他のメモリセル群に対して第２の消去試験（ステップＳ２）を行う。
【選択図】図１

Description

本発明は、半導体記憶装置の試験方法及び半導体記憶装置に関する。
半導体記憶装置の消去試験において、メモリセルアレイ中の一部のメモリセルで消去が完了するときの消去パルス数を求め、残りの領域の消去を一部のメモリセルの消去パルス数に基づいて実施するという、サンプリング消去試験が提案されている。
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）の消去試験では以下のようなものが提案されている。この消去試験方法は、一部の記憶領域に対して正常に消去されたと判定されるまで消去試験を繰り返し、繰り返した回数に基づいて消去パルスのパルス幅を設定し、そのパルス幅を用いて、他の大部分の記憶領域に対する消去試験を行うというものである。
特開平８−３１１８９号公報 特開２０００−２０７８９７号公報 特開２００１−２７３７９２号公報
一部の記憶領域の消去試験で得られた消去パルスの数やパルス幅を、その他の領域の検証時における検証閾値と考えると、この検証閾値に達しないうちに消去が完了するものは、正常なメモリセルと判断されることになる。
一部の記憶領域中に、他のメモリセルに比べて消去にかかる時間が大きいメモリセルがある場合、得られる消去パルスの数やパルス幅はそのメモリセルの影響を受け、検証閾値が上がり、その他の領域の検証時の検証基準が緩くなるという問題がある。この場合、本来不良とすべきセルが検出できず、半導体記憶装置の信頼性が低下してしまう。
発明の一観点によれば、メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第２の消去試験を行う、半導体記憶装置の試験方法が提供される。
また、発明の一観点によれば、メモリセルアレイと、試験制御回路を有する半導体記憶装置が提供される。試験制御回路は、前記メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第２の消去試験を行う、ように半導体記憶装置を制御する。
開示の半導体記憶装置の試験方法及び半導体記憶装置によれば、消去が遅いメモリセルの影響で消去試験時の検証基準が緩くなることを抑制でき、半導体記憶装置の信頼性低下を抑制できる。
第１の実施の形態の半導体記憶装置の試験方法の一例を示す図である。 第１の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の一例を示す図である。 消去試験の一例の流れを示すフローチャートである。 あるセクタ内において、第１の消去試験で指定されるアドレスのシーケンスの一例を示す図である。 第１の消去試験の開始直後のセルの状態を示す図である。 消去ベリファイの一例を示す図である。 消去ベリファイの判断基準の一例を示す図である。 全グループで検証にｆａｉｌしたセルが検出されたときの状態を示す図である。 第１の消去試験の途中のセルの状態の一例を示す図である。 あるグループのブロックのベリファイ対象のセルが全て検証にｐａｓｓした状態を示す図である。 第１の消去試験の一例の流れを示すフローチャートである。 第２の消去試験の一例の流れを示すフローチャートである。 ベリファイ／冗長処理の一例の流れを示すフローチャートである。 第２の実施の形態の半導体記憶装置の変形例を示す図である。
以下、半導体記憶装置の試験方法及び半導体記憶装置の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の試験方法の一例を示す図である。
また、図２は、第１の実施の形態の半導体記憶装置の一例を示す図である。まず、図２について説明する。
半導体記憶装置１は、たとえば、フラッシュメモリなどの不揮発性メモリであり、メモリコア２、コマンド生成回路３、試験制御回路４、動作制御回路５、アドレスコントローラ６、アドレス生成回路７、データ入出力回路８を有する。
メモリコア２は、メモリセルアレイ２ａ、リファレンスセルアレイ２ｂ、選択回路２ｃ、読み出し／書き込み回路２ｄを有する。
メモリセルアレイ２ａには、複数のメモリセルが行列状に配置されている。リファレンスセルアレイ２ｂは、試験時にメモリセルアレイ２ａに含まれるメモリセル（以下、単にセルという）と比較されるリファレンスセルを有している。たとえば、消去試験時に、リファレンスセルに流れる電流と、メモリセルアレイ２ａの試験対象メモリセルに流れる電流とが比較される。選択回路２ｃは、入力されるアドレスにしたがって、メモリセルアレイ２ａ内のセルを選択し、所定の電圧を印加する。読み出し／書き込み回路２ｄは、選択されたセルからのデータの読み出し、または選択されたセルへのデータの書き込みを行う。
コマンド生成回路３は、外部から入力される制御信号やアドレスに応じてリードコマンド、ライトコマンド、イレースコマンドまたはテストモードなどを生成する。
試験制御回路４は、コマンド生成回路３で指定されるテストモードに応じて、書き込み試験、読み出し試験、消去試験などを実行する。
動作制御回路５は、コマンド生成回路３で生成されたコマンドまたは試験制御回路４からの信号に応じて、メモリコア２に対する制御信号を生成して選択回路２ｃと読み出し／書き込み回路２ｄに供給する。
アドレスコントローラ６は、コマンド生成回路３で生成されたコマンドまたは試験制御回路４からの信号に応じて、アドレス生成回路７で生成される内部アドレス（コラムアドレス及びロウアドレス）を制御する。
アドレス生成回路７は、外部からアドレスを入力するとともに、アドレスコントローラ６の制御にしたがって内部アドレスを生成する。
データ入出力回路８は、メモリセルアレイ２ａから読み出されたデータの出力や、メモリセルアレイ２ａに書き込むデータの入力を行う。
なお、図２では、内部電圧を生成する回路部や、メモリセルアレイ２ａ内の不良セルを正常なセルに入れ替える冗長機能を実施する回路部については図示を省略している。
以下、図１及び図２を用いて消去試験時の半導体記憶装置１の動作を説明する。
本実施の形態において、消去試験は、図１に示すように２つのステップを有している。
（ステップＳ１：第１の消去試験）
メモリセルアレイ２ａに含まれ、複数のグループに分けられたメモリセル群に対し、試験制御回路４は、消去が完了したと判定したグループが現れるまで消去パルスを加えて第１の消去試験を行う。
図１では、２つのグループＡ，Ｂに分けられたメモリセル群が示されている。ここで、メモリセル群は、メモリセルアレイ２ａ中の一部のセルである。図１の例では、コラム方向とロウ方向に対して斜めに配列されているメモリセル群が示されている。
試験制御回路４は、動作制御回路５に対して、所定のパルス幅の消去パルスを生成させ、たとえば、各グループのメモリセル群を含む、消去単位（セクタ）のメモリセル群に印加させる。
その後、試験制御回路４は、メモリセル群の各セルが消去完了しているか否かを判定するために、アドレスコントローラ６を制御してアドレス生成回路７に、リファレンスセルアレイ２ｂの消去試験用のリファレンスセルを選択するアドレスを生成させる。さらに、試験制御回路４は、アドレスコントローラ６に対して各グループＡ，Ｂのメモリセル群を選択するアドレスを生成するように指示する。
図１に示される例のようなメモリセル群を選択する場合、アドレスコントローラ６は、アドレス生成回路７に対して、ロウアドレス及びコラムアドレスをインクリメントまたはデクリメントさせるように指示する。これにより、各グループＡ，Ｂ間で、ロウアドレスが同一のセルが順に選択される。そして、試験制御回路４は、動作制御回路５にメモリコア２の読み出し動作を行うための制御信号を出力させる。
読み出し／書き込み回路２ｄは、たとえば、リファレンスセルと選択されたメモリセル群のセルから読み出された値（たとえばドレインソース電流の値）を比較するセンスアンプを有している。試験制御回路４は、比較結果に応じて、選択されたセルが消去完了しているか否かを判定する。たとえば、リファレンスセルの電流より、選択されたセルの電流の方が多ければ、消去が完了（ｐａｓｓ）であり、リファレンスセルの電流より、選択されたセルの電流の方が少なければ、消去が完了していない（ｆａｉｌ）と判定される。
全てのグループＡ，Ｂのメモリセル群に検証でｆａｉｌしたセルが存在する場合、試験制御回路４は、複数のグループＡ，Ｂのうち消去が完了するグループが現れるまで消去パルスを１つずつ加えて、上記と同様の検証を繰り返す。
たとえば、図１のように、消去パルス数がＸのときにグループＡのメモリセル群の各セルが全てｐａｓｓした場合、グループＢに消去パルス数がＸのときｆａｉｌしたセルや検証未実施のセルが残っていても第１の消去試験を終了する。そして、試験制御回路４は、その時の消去パルス数（Ｘ）を保持する。
（ステップＳ２：第２の消去試験）
試験制御回路４は、最初にメモリセル群の消去が完了したグループを検出した時の消去パルス数に基づいて、上記のメモリセル群を含む他のメモリセル群（たとえば、セクタ内の全メモリセル）に対して第２の消去試験を行う。
たとえば、上記のように最初にグループＡのメモリセル群の消去が完了した場合、そのときの消去パルス数＝Ｘが第２の消去試験にて適用される。そして、試験制御回路４は、セクタ内の全メモリセルに対して、上記と同様に、たとえば、リファレンスセルと比較することによる消去試験を行う。図１に示す例では、この消去試験によって、検証にｆａｉｌした２つのセルが検出された例が示されている。たとえば、このようなセルは、後述する冗長技術により、正常なセルに置き換えることが可能である。
なお、第２の消去試験で適用する消去パルス数は、第１の消去試験で得られた消去パルス数（Ｘ）に対して、ある係数を乗じた値としてもよい。
第２の消去試験では、第１の消去試験で得られた消去パルス数に基づく消去パルスが印加されたときに消去されるセルが“ｐａｓｓ”とされる。そのため、第１の消去試験で得られる消去パルス数が、第２の消去試験時での検証閾値ということもできる。
以上のような手法によれば、第１の消去試験の際に、プロセス上の問題などで特異的に消去が遅いセル（たとえば、図１のグループＢのｆａｉｌしたセル）があっても、それに引きずられて第２の消去試験で適用する消去パルス数が増大することを抑制できる。つまり、消去が遅い一部のセルにより第２の消去試験時での検証閾値が上がって検証基準が緩くなることを抑制できる。
したがって、消去の遅いセルを精度よく検証できるようになり、そのようなセルを後述の冗長技術により正常なセルに置き換えることで、半導体記憶装置の実効的な消去時間が短縮できる。また、検証基準が緩くなって半導体記憶装置の信頼性が低下することを抑制できる。
なお、上記では、リファレンスセルを用いて検証を行うとしたが、検証方法についてはこれに限定されず、試験対象セルの端子の電圧の変化などから、正しく消去されているか否かを試験制御回路４が検証するようにしてもよい。
（第２の実施の形態）
図３は、第２の実施の形態の半導体記憶装置の一例を示す図である。
第２の実施の形態の半導体記憶装置１０は、たとえば、フラッシュメモリである。半導体記憶装置１０は、メモリコア１１、コマンド生成回路１２、ＢＩＳＴ（Built-In Self Test）制御回路１３、動作制御回路１４、アドレスコントローラ１５、アドレス生成回路１６、データ入出力回路１７を有している。さらに、半導体記憶装置１０は、内部電圧生成回路１８、冗長用ＣＡＭ（Content Addressable Memory）１９、ＣＡＭアクセス制御回路２０、バス制御回路２１を有している。
メモリコア１１は、メモリセルアレイ１１１、リファレンスセルアレイ１１２、Ｘ制御回路１１３、Ｙ制御回路１１４、リード・ライトアンプ１１５、冗長回路１１６を有している。
メモリセルアレイ１１１には、複数のセルが行列状に配置されている。メモリセルアレイ１１１には、冗長用のメモリセルアレイ１１１ａが含まれている。リファレンスセルアレイ１１２には、試験時にメモリセルアレイ１１１に含まれるセルと比較されるリファレンスセルが配置されている。
Ｘ制御回路１１３は、アドレス生成回路１６で生成されるロウアドレスと、動作制御回路１４からの制御信号に応じて、メモリセルアレイ１１１ａのセルのゲートなどに所定の電圧を印加する。
Ｙ制御回路１１４とリード・ライトアンプ１１５は、アドレス生成回路１６で生成されるコラムアドレスと動作制御回路１４からの制御信号に応じて、メモリセルアレイ１１１ａのメモリセルのビット線に所定の電圧を印加し、読み出しまたは書き込み動作を行う。
冗長回路１１６は、冗長用のメモリセルアレイ１１１ａに対する、Ｙ制御回路１１４及びリード・ライトアンプ１１５の機能を有している。
コマンド生成回路１２は、外部端子ＣＥＸ，ＷＥＸ，ＣＬＫ、アドレス端子ＡＤＤに接続されている。そして、コマンド生成回路１２は、これらの端子から入力されるチップイネーブル信号、ライトイネーブル信号、クロック信号、アドレスに応じてリードコマンド、ライトコマンド、イレースコマンドまたはテストモードなどを生成する。
ＢＩＳＴ制御回路１３は、図２に示した試験制御回路４の機能を有し、コマンド生成回路１２で指定されるテストモードに応じて、書き込み試験、読み出し試験、消去試験などを実行する。ＢＩＳＴ制御回路１３は、消去試験において消去が正しく行われたか判定する機能を有する。また、ＢＩＳＴ制御回路１３は、消去パルス数をカウントするカウンタ１３ａや、消去試験の際にｆａｉｌしたセルのアドレスを記憶するレジスタ１３ｂを有する。なお、カウンタ１３ａやレジスタ１３ｂは、ＢＩＳＴ制御回路１３の外に設けられていてもよい。
動作制御回路１４は、コマンド生成回路１２で生成されたコマンドまたはＢＩＳＴ制御回路１３からの信号に応じて、メモリコア１１に対する制御信号を生成してＸ制御回路１１３、Ｙ制御回路１１４、リード・ライトアンプ１１５に供給する。
アドレスコントローラ１５は、コマンド生成回路１２で生成されたコマンドまたはＢＩＳＴ制御回路１３からの信号に応じて、アドレス生成回路１６で生成される内部アドレス（コラムアドレス及びロウアドレス）を制御する。
アドレス生成回路１６は、アドレス端子ＡＤＤから外部アドレスを入力するとともに、アドレスコントローラ１５からの指示にしたがって内部アドレスを生成する。なお、アドレス端子ＡＤＤは複数あるが、図示を省略している。
データ入出力回路１７は、入出力端子ＩＯに接続されており、メモリセルアレイ１１１から読み出されたデータの出力や、メモリセルアレイ１１１に書き込むデータの入力を行う。なお、入出力端子ＩＯは複数あるが、図示を省略している。
内部電圧生成回路１８は、ＢＩＳＴ制御回路１３から供給される制御信号に基づいて、各種の内部電圧を生成し、冗長用ＣＡＭ１９、Ｘ制御回路１１３、メモリセルアレイ１１１に供給する。
冗長用ＣＡＭ１９は、冗長する不良セルのアドレスを保持する。ＣＡＭアクセス制御回路２０は、ＢＩＳＴ制御回路１３からの制御信号をもとに、冗長用ＣＡＭ１９への書き込みアクセスや読み出しアクセスなどを制御する。
バス制御回路２１は、データ入出力回路１７と、リード・ライトアンプ１１５間に接続され、バス２２に流れるデータを制御する。
（半導体記憶装置１０による消去試験）
図４は、消去試験の一例の流れを示すフローチャートである。
消去試験は、図４に示すように３つのステップを有している。
（ステップＳ１０：第１の消去試験）
第１の消去試験は、メモリセルアレイ１１１での消去単位であるセクタ内の一部のメモリセル群に対して行われる。セクタの一部のメモリセル群は、複数のグループに分かれており、最初に消去完了したグループが現れた時点でそのセクタに印加した消去パルス数が保持され、そのセクタに対する第１の消去試験が終了する。
（ステップＳ１１：第２の消去試験）
第２の消去試験は、全セクタの全セルに対して行われる。ここでは、ステップＳ１０の処理で求められた各セクタの消去パルス数に所定の係数を掛けたもの（以下ＭＡＸパルス数と呼ぶ）に基づいて、各セクタの全セルに対して消去試験が行われる。係数を掛ける理由は、第１の消去試験がセクタ内の一部のメモリセルで行われるため、セクタ内の全セルの状態を反映しきれない可能性があるためである。この係数は過去の消去試験の結果などから経験的に設定される。
第２の消去試験では、ＭＡＸパルス数の消去パルスでは消去できないセルを含むセクタを示す情報（フラグ値）が、ＢＩＳＴ制御回路１３のレジスタ１３ｂに格納される。
（ステップＳ１２：ベリファイ／冗長処理）
ＭＡＸパルス数の消去パルスでは消去できないセルを含むセクタの全セルに対して、ベリファイが実施される。そして、ベリファイでｆａｉｌとなったセルが冗長用のメモリセルアレイ１１１ａのセルに置き換えられる。ｆａｉｌセルを含むセクタごと、冗長用のメモリセルアレイ１１１ａのセル群に置き換えられるようにしてもよい。
以下、各ステップの詳細を説明する。
（第１の消去試験）
第１の消去試験では、ＢＩＳＴ制御回路１３により制御されたアドレスコントローラ１５は、たとえば、以下のように各セクタの一部のセルを選択する。
図５は、あるセクタ内において、第１の消去試験で指定されるアドレスのシーケンスの一例を示す図である。
セクタ３０は、たとえば、複数のセルを含むブロックＢＫ０，…，ＢＫ１５，ＢＫ１６，…，ＢＫ３１と、冗長用のセルを含むブロックＢＫ３２，ＢＫ３３を有している。ブロックＢＫ０〜ＢＫ３１は、たとえば、３２個の入出力端子ＩＯに対応しており、各入出力端子ＩＯから入力されるデータが書き込まれるブロックである。
このようなセクタ３０において、アドレスコントローラ１５は、各ブロックＢＫ０〜ＢＫ３３おいて、コラムアドレス及びロウアドレスをインクリメントまたはデクリメントして、図５に示すような斜めの方向のアドレスを指定していく。たとえば、矢印Ａ１をコラムアドレスが減少する方向、矢印Ａ２をロウアドレスが減少する方向とすると、コラムアドレス及びロウアドレスを両方デクリメントすることで、図５に示すようなアドレスが指定される。これにより、各ブロックＢＫ０〜ＢＫ３３間でロウアドレスが同一のセルが順に選択される。
なお、各セクタの一部のセルを選択する方法は、上記の例に限定されるわけではない。たとえば、あるセクタの一角のセルを選択するようにしてもよい。
以下の説明では、ＢＩＳＴ制御回路１３は、ブロックＢＫ０〜ＢＫ１５で選択されるセル群をグループＧ１とし、ブロックＢＫ１６〜ＢＫ３３で選択されるセル群をグループＧ２と見なして消去試験を行うものとする。
ただし、グループの分け方はこの例に限定されるものではなく、ロウ方向に分けてもよい。その場合、コラムアドレス及びロウアドレスをインクリメントまたはデクリメントして、各グループ間で、コラムアドレスが同一のセルを選択して消去試験を行っていくようにしてもよい。
また、第１の消去試験の開始時、メモリセルアレイ１１１のセルは書き込み状態になっているものとする。
図６は、第１の消去試験の開始直後のセルの状態を示す図である。
図６では、図５に示したグループＧ１に属するブロックＢＫ０とグループＧ２に属するブロックＢＫ１６のベリファイ対象のセルの状態を示している。黒塗りのブロックがｆａｉｌしたセル、白塗りのブロックが検証未実施のセルを示している。
ＢＩＳＴ制御回路１３は、初めに各ブロックＢＫ０，ＢＫ１６の一番左上のセルに対して、消去ベリファイを行うが、消去パルスが印加されていない状態では、図６に示されているように検証結果はｆａｉｌとなる。ＢＩＳＴ制御回路１３は、各ブロックの最初のセルの検証結果が全てｐａｓｓとなるまで、セクタ内の全セルに消去パルスを追加し、消去パルス数をカウンタ１３ａによりカウントする。
図７は、消去ベリファイの一例を示す図である。
消去ベリファイの際には、図３に示したメモリセルアレイ１１１に含まれるベリファイ対象のセル４０と、リファレンスセルアレイ１１２に含まれる消去ベリファイ用のリファレンスセル５０とがセンスアンプ６０に接続され、電流の比較が行われる。センスアンプ６０は、たとえば、図３に示したメモリコア１１のリード・ライトアンプ１１５に含まれる。リファレンスセル５０と、セル４０のセンスアンプ６０への接続は、たとえば、Ｙ制御回路１１４にて制御される。
図７の例では、両セルはフラッシュメモリのメモリセルである。Ｄｅｅｐ Ｎｗｅｌｌ４１，５１に形成されたＰｗｅｌｌ４２，５２に、ソース領域４３，５３、ドレイン領域４４，５４が形成されており、さらに、フローティングゲート４５，５５、コントロールゲート４６，５６が形成されている。
消去ベリファイの際には、両セルを読み出し状態とするために、たとえば、Ｄｅｅｐ Ｎｗｅｌｌ４１，５１及びＰｗｅｌｌ４２，５２と、ソース領域４３，５３に接続されるソース端子Ｓ，Ｓｒは０Ｖとされる。また、ドレイン領域４４，５４に接続されるドレイン端子Ｄ，Ｄｒには０．９Ｖが印加され、コントロールゲート４６，５６に接続されるコントロールゲート端子ＣＧ，ＣＧｒには、３．５Ｖが印加される。
図８は、消去ベリファイの判断基準の一例を示す図である。横軸はゲートソース電圧Ｖｇｓ、縦軸はドレインソース電流Ｉｄｓを示している。
リファレンスセル５０のＶｇｓ−Ｉｄｓ特性において、ゲートソース電圧Ｖｇｓ＝３．５Ｖのときのドレインソース電流ＩｄｓがＩｄｓｒであるとする。このとき、ベリファイ対象のセル４０のドレインソース電流Ｉｄｓが、Ｉｄｓｒよりも多い場合は、センスアンプ６０は“１”を出力し、ＢＩＳＴ制御回路１３は、このセル４０を検証にｐａｓｓしたセルとして判定する。ベリファイ対象セル４０のドレインソース電流Ｉｄｓが、Ｉｄｓｒよりも少ない場合は、センスアンプ６０は“０”を出力し、ＢＩＳＴ制御回路１３は、このベリファイ対象セル４０を検証にｆａｉｌしたセルとして判定する。
たとえば、ＢＩＳＴ制御回路１３は、各ブロックＢＫ０〜ＢＫ３３の最初のセルの検証結果が全てｐａｓｓしたことを検出すると、アドレスコントローラ１５に図５に示したような斜めの方向でアドレスを進めさせる。そして、ＢＩＳＴ制御回路１３は、指定されたアドレスで選択されるセルに対して、消去ベリファイを行う。あるグループにおいて、検証にｆａｉｌしたセルが検出された場合には、ＢＩＳＴ制御回路１３は、そのセルのアドレスをレジスタ１３ｂに記憶し、全てのグループＧ１，Ｇ２で検証にｆａｉｌしたセルを検出するまで、アドレスを進めさせる。
図９は、全グループで検証にｆａｉｌしたセルが検出されたときの状態を示す図である。図９では、図５に示したグループＧ１に属するブロックＢＫ０とグループＧ２に属するブロックＢＫ１６のベリファイ対象セルの状態を示している。斜線が施されたブロックが検証にｐａｓｓしたセル、黒塗りのブロックが検証にｆａｉｌしたセル、白塗りのブロックが検証未実施のセルを示している。
グループＧ２に属するブロックＢＫ１６で、検証にｆａｉｌしたセル７０が検出されたとき、グループＧ１の各ブロックのベリファイ対象のセルは全てｐａｓｓしている場合、セル７０のアドレスがレジスタ１３ｂに記憶された後、アドレスが進められる。そして、図９のようにグループＧ１のブロックＢＫ０では、セル７１，７２，７３の消去ベリファイが行われる。図９の例では、セル７３が検証にｆａｉｌしたと判定されている。
このように全グループで検証にｆａｉｌしたセルが検出されると、ＢＩＳＴ制御回路１３は、動作制御回路１４に消去パルスを追加させ、その後、記憶していたセル７０のアドレスを呼び出す。ＢＩＳＴ制御回路１３は、そのアドレスと同じロウアドレスを持つブロックＢＫ０〜ＢＫ３３のベリファイ対象のセルから、再び検証を進め、最初に検証にｆａｉｌしたと判定されたセルのアドレスを記憶する。そして、ＢＩＳＴ制御回路１３は、全てのグループＧ１，Ｇ２で検証にｆａｉｌしたセルを検出するまで、アドレスを進めさせる。
図１０は、第１の消去試験の途中のセルの状態の一例を示す図である。図１０では、図９に示した状態から消去パルスを追加後のセルの状態を示している。
消去パルスを追加したことにより、グループＧ２のブロックＢＫ１６のセル７０は検証にｐａｓｓしているが、グループＧ１のブロックＢＫ０のセル７３はｆａｉｌのままである。ＢＩＳＴ制御回路１３は、セル７３と同一のロウアドレスを有するグループＧ２の各ブロックＢＫ１６〜ＢＫ３３のセルが全て検証にｐａｓｓしていれば、セル７３のアドレスを記憶し、アドレスを進めさせる。
そして、図１０のようにグループＧ２のブロックＢＫ１６では、セル７４，７５の消去ベリファイが行われる。図１０の例では、セル７５が検証にｆａｉｌしたと判定されているので、ＢＩＳＴ制御回路１３は、再び動作制御回路１４に消去パルスを追加させ、その後、記憶していたセル７３のアドレスを呼び出す。ＢＩＳＴ制御回路１３は、そのアドレスと同じロウアドレスを持つブロックＢＫ０〜ＢＫ３３のベリファイ対象のセルから、再び検証を進めていく。
以上のような処理が進められると、あるグループのブロックのベリファイ対象のセルが全て検証にｐａｓｓする。
図１１は、あるグループのブロックのベリファイ対象のセルが全て検証にｐａｓｓした状態を示す図である。
図１１に示される例では、グループＧ１のブロックＢＫ０のベリファイ対象セルが全て検証にｐａｓｓした状態となっている。グループＧ１の他のブロックについても同様に全てのベリファイ対象セルがｐａｓｓ状態になると、グループＧ２にｆａｉｌしたセル７５があっても、セクタ３０に対する第１の消去試験が終了する。ＢＩＳＴ制御回路１３は、このときの消去パルス数を保持する。
以上のような第１の消去試験が、メモリセルアレイ１１１の全てのセクタに対して行われる。
なお、上記では最初に検証にｆａｉｌしたセルのアドレスをＢＩＳＴ制御回路１３内のレジスタ１３ｂに記憶するとしたが、検証にｆａｉｌした全てのセルのアドレスを記憶するようにしてもよい。
以下、第１の消去試験の流れをフローチャートで説明する。
図１２は、第１の消去試験の一例の流れを示すフローチャートである。
第１の消去試験を開始する際、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５を制御してアドレス生成回路１６で生成されるアドレスをリセットさせる。これにより、図５に示した例では、あるセクタ３０内において、各ブロックＢＫ０〜ＢＫ３３の左上のアドレスが指定され、そのアドレスで指定されるセルが選択される。
（ステップＳ２０）ＢＩＳＴ制御回路１３は、カウンタ１３ａのカウンタ値ＰＣを０に設定する。カウンタ値は、消去パルス数を示す。
（ステップＳ２１）ＢＩＳＴ制御回路１３は、ＣＡＭアクセス制御回路２０から冗長用ＣＡＭ１９に保持してある不良セルのアドレスを取得する。そのアドレスで指定されるセルは冗長される（冗長用のメモリセルアレイ１１１ａのセルに置き換えられる）ので、ＢＩＳＴ制御回路１３は、そのセルの検証結果を“ｐａｓｓ”と判定する。
（ステップＳ２２）ＢＩＳＴ制御回路１３は、たとえば、図７に示した方法で、消去ベリファイを行う。消去ベリファイは、各グループで選択されるセルに対して順に行われる。たとえば、図５に示した例では、アドレスリセット後には、各グループＧ１，Ｇ２のブロックＢＫ０〜ＢＫ３３の最初のセルに対して、消去ベリファイが行われる。ただし、ステップＳ２１の処理で“ｐａｓｓ”と判定されたセルは除かれる。
ＢＩＳＴ制御回路１３は、１グループ以上で検証にｆａｉｌしたセルを検出した場合、ステップＳ２５の処理に進み、全グループのセルが全て検証にｐａｓｓしたことを検出した場合にはステップＳ２３の処理を行う。
（ステップＳ２３）ＢＩＳＴ制御回路１３は、セクタ内の全対象セル（図５に示した例では、ブロックＢＫ０〜ＢＫ３３内の矢印で示されたアドレスで指定される全セル）のベリファイが終了したか判定する。セクタ内の全対象セルのベリファイが終了したと判定した場合には、ステップＳ３４の処理が行われ、終了していない場合には、ステップＳ２４の処理が行われる。
（ステップＳ２４）セクタ内の全対象セルのベリファイが終了していない場合、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５にセクタ内の次のアドレスを指定させる。ステップＳ２４の処理の後、ステップＳ２２からの処理が繰り返される。
（ステップＳ２５）ステップＳ２２の消去ベリファイで、検証にｆａｉｌしたセルが存在した場合には、ＢＩＳＴ制御回路１３は、最初に検証にｆａｉｌしたセルのアドレスを、レジスタ１３ｂに記憶する。なお、レジスタ１３ｂは、１つであってもよいし、グループごとに設けられていてもよい。
（ステップＳ２６）ＢＩＳＴ制御回路１３は、全グループで検証にｆａｉｌしたセルが検出されたのか否かを判定し、全グループでｆａｉｌしたセルが検出された場合、ステップＳ２７の処理に進み、そうでない場合には、ステップＳ３１の処理に進む。
（ステップＳ２７）ＢＩＳＴ制御回路１３は、カウンタ１３ａのカウンタ値ＰＣがＭＡＸ以下であるか否かを判定する。ＭＡＸは、消去パルス数の上限値である。ＰＣ≦ＭＡＸであればステップＳ２８の処理が行われ、ＰＣ＞ＭＡＸの場合には、ステップＳ３４の処理が行われる。
（ステップＳ２８）ＢＩＳＴ制御回路１３は、動作制御回路１４に対して、セクタ内の全セルに対して所定のパルス幅の消去パルスを１つ印加させる。消去パルスは、たとえば、各セルのコントロールゲートに−９．３Ｖ、Ｐｗｅｌｌに＋９．３Ｖの大きさで印加される。
（ステップＳ２９）ＢＩＳＴ制御回路１３は、カウンタ１３ａのカウンタ値ＰＣに１を加算する。
（ステップＳ３０）ＢＩＳＴ制御回路１３は、ステップＳ２５の処理でレジスタ１３ｂに記憶した、検証にｆａｉｌしたセルのアドレスを呼び出す。そして、そのアドレスで再びステップＳ２１からの処理が繰り返される。
（ステップＳ３１）ステップＳ２６の処理で、あるグループのセルが全て検証にｐａｓｓしていると判定された場合、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５にセクタ内の次のアドレスを指定させる。
（ステップＳ３２）ＢＩＳＴ制御回路１３は、検証にｆａｉｌしたセルが検出されなかったグループの各ブロックの１つのセルに対して消去ベリファイを行う。ここで、１グループ以上のセルが全て検証にｐａｓｓした場合には、ステップＳ３３の処理が行われ、全グループで検証にｆａｉｌしたセルが検出された場合には、ステップＳ２７の処理が行われる。たとえば、図９に示した例では、グループＧ１のＢＫ０のセル７３が検証にｆａｉｌしたと判定されると、全グループで検証にｆａｉｌしたセルが検出されたことになり、前述のステップＳ２７の処理が行われる。
（ステップＳ３３）ＢＩＳＴ制御回路１３は、セクタ内の全対象セル（ベリファイ対象セル）のベリファイが終了したか判定する。セクタ内の全対象セルのベリファイが終了したと判定された場合には、ステップＳ３４の処理が行われ、終了していない場合には、ステップＳ３１の処理が行われる。
（ステップＳ３４）ＢＩＳＴ制御回路１３は、上記の処理を適用したセクタの消去パルス数を示す値ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］をカウンタ値ＰＣとして、ＢＩＳＴ制御回路１３内のレジスタ１３ｂに保持する。変数ｓｅｃｔｏｒは、たとえば、セクタの数または番号である。
（ステップＳ３５）ＢＩＳＴ制御回路１３は、全セクタのベリファイが終了したか否かを判定する。たとえば、ＢＩＳＴ制御回路１３は、変数ｓｅｃｔｏｒを参照し、ｓｅｃｔｏｒ＝１である場合には、全セクタのベリファイが終了したと判定し、第１の消去試験を終える。全セクタのベリファイが終了していない場合には、ステップＳ３６の処理が行われる。
（ステップＳ３６）ＢＩＳＴ制御回路１３は、次のセクタに対して第１の消去試験を実施するために変数ｓｅｃｔｏｒの値から１を引く。そして、次のセクタに対して、ステップＳ２０からの処理を実施する。
（第２の消去試験）
第２の消去試験は、全セクタの全セルに対して行われる。ここでは、第１の消去試験で求められた各セクタの消去パルス数を示す値ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］に基づいて、各セクタの全セルに対して消去試験が行われる。
図１３は、第２の消去試験の一例の流れを示すフローチャートである。
第２の消去試験を開始する際、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５を制御してアドレス生成回路１６で生成されるアドレスをリセットさせる。これにより、あるセクタの最初のアドレスで指定されるセルが選択される。
また、セクタ内の各セルは、上記の第１の消去試験により、ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］で示される消去パルス数の消去パルスが印加された後の状態となっている。
（ステップＳ４０）ＢＩＳＴ制御回路１３は、カウンタ１３ａに、試験対象の最初のセクタに関して第１の消去試験で得られた消去パルス数の値であるＳＰＴＣＮＴ［ｓｅｃｔｏｒ］を設定する。つまり、ＢＩＳＴ制御回路１３は、ＰＣ＝ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］とする。
（ステップＳ４１）ＢＩＳＴ制御回路１３は、ＣＡＭアクセス制御回路２０から冗長用ＣＡＭ１９に保持してある不良セルのアドレスを取得する。そのアドレスで指定されるセルは冗長されるので、ＢＩＳＴ制御回路１３は、そのセルの検証結果を“ｐａｓｓ”と判定する。
（ステップＳ４２）ＢＩＳＴ制御回路１３は、たとえば、図７に示した方法で、消去ベリファイを行う。第２の消去試験では、消去ベリファイは、各セクタの全セルに対して順に行われる。ただし、ステップＳ４１の処理で“ｐａｓｓ”と判定されたセルは除かれる。ＢＩＳＴ制御回路１３は、選択されたセルが消去ベリファイでｆａｉｌとなった場合、ステップＳ４５の処理に進み、ｐａｓｓした場合、ステップＳ４３の処理を行う。
（ステップＳ４３）ＢＩＳＴ制御回路１３は、セクタ内の全セルのベリファイが終了したか判定する。セクタ内の全セルのベリファイが終了したと判定した場合には、ステップＳ４９の処理が行われ、終了していない場合には、ステップＳ４４の処理が行われる。
（ステップＳ４４）セクタ内の全セルのベリファイが終了していない場合、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５にセクタ内の次のアドレスを指定させる。ステップＳ４４の処理の後、ステップＳ４２からの処理が繰り返される。
（ステップＳ４５）ＢＩＳＴ制御回路１３は、カウンタ１３ａのカウンタ値ＰＣがＭＡＸＰＣ以下であるか否かを判定する。ＭＡＸＰＣは、ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］×ｎ（所定の係数）で表されるＭＡＸパルス数である。なお、ＭＡＸＰＣが、消去パルスの上限値ＭＡＸ以上の場合には、ＭＡＸＰＣ＝ＭＡＸとする。ＰＣ≦ＭＡＸＰＣであればステップＳ４６の処理が行われ、ＰＣ＞ＭＡＸの場合には、ステップＳ４８の処理が行われる。また、ＭＡＸＰＣは、（ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］＋Ｖ（所定の固定値））×ｎとしてもよい（後述の変形例参照）。
（ステップＳ４６）ＢＩＳＴ制御回路１３は、動作制御回路１４に対して、セクタ内の全セルに対して所定のパルス幅の消去パルスを１つ印加させる。消去パルスは、たとえば、各セルのコントロールゲートに−９．３Ｖ、Ｐｗｅｌｌに＋９．３Ｖの大きさで印加される。
（ステップＳ４７）ＢＩＳＴ制御回路１３は、カウンタ１３ａのカウンタ値ＰＣに１を加算し、ステップＳ４１からの処理を繰り返す。
（ステップＳ４８）ＰＣ＞ＭＡＸの場合、ＢＩＳＴ制御回路１３は、たとえば、レジスタ１３ｂに格納されるフラグ値ｆｌａｇ［ｓｅｃｔｏｒ］＝Ｈと設定し、ステップＳ４９の処理に進む。
（ステップＳ４９）ＢＩＳＴ制御回路１３は、全セクタのベリファイが終了したか否かを判定する。たとえば、ＢＩＳＴ制御回路１３は、変数ｓｅｃｔｏｒを参照し、ｓｅｃｔｏｒ＝１である場合には、全セクタのベリファイが終了したと判定し、第２の消去試験を終える。全セクタのベリファイが終了していない場合には、ステップＳ５０の処理が行われる。
（ステップＳ５０）ＢＩＳＴ制御回路１３は、次のセクタに対して第２の消去試験を実施するために変数ｓｅｃｔｏｒの値から１を引く。そして、次のセクタに対して、ステップＳ４０からの処理を実施する。
（ベリファイ／冗長処理）
ベリファイ／冗長処理は、フラグ値ｆｌａｇ［ｓｅｃｔｏｒ］＝Ｈのセクタの全セルに対して行われる。
図１４は、ベリファイ／冗長処理の一例の流れを示すフローチャートである。
ベリファイ／冗長処理を開始する際、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５を制御してアドレス生成回路１６で生成されるアドレスをリセットさせる。これにより、あるセクタの最初のアドレスが指定され、そのアドレスで指定されるセルが選択される。
（ステップＳ６０）ＢＩＳＴ制御回路１３は、セクタのフラグ値ｆｌａｇ［ｓｅｃｔｏｒ］を、たとえば、レジスタ１３ｂから読み出し、ｆｌａｇ［ｓｅｃｔｏｒ］＝Ｈであるか否かを判定する。ＢＩＳＴ制御回路１３は、ｆｌａｇ［ｓｅｃｔｏｒ］＝Ｈであれば、ステップＳ６２の処理を行い、ｆｌａｇ［ｓｅｃｔｏｒ］＝ＨでなければステップＳ６１の処理を行う。
（ステップＳ６１）ＢＩＳＴ制御回路１３は、変数ｓｅｃｔｏｒの値から１を引く。そして、次のセクタのフラグ値ｆｌａｇ［ｓｅｃｔｏｒ］に対して、ステップＳ６０の判定を行う。
（ステップＳ６２）ＢＩＳＴ制御回路１３は、ＣＡＭアクセス制御回路２０から冗長用ＣＡＭ１９に保持してある不良セルのアドレスを取得する。選択しているセクタにおいて、そのアドレスで指定されるセルは冗長されるので、ＢＩＳＴ制御回路１３は、そのセルの検証結果を“ｐａｓｓ”と判定する。
（ステップＳ６３）ＢＩＳＴ制御回路１３は、たとえば、図７に示した方法で、消去ベリファイを行う。消去ベリファイは、ｆｌａｇ［ｓｅｃｔｏｒ］＝Ｈとなったセクタの全セルに対して順に行われる。ただし、ステップＳ６２の処理で“ｐａｓｓ”と判定されたセルは除かれる。ＢＩＳＴ制御回路１３は、選択されたセルが消去ベリファイでｆａｉｌとなった場合、ステップＳ６６の処理に進み、ｐａｓｓした場合、ステップＳ６４の処理を行う。
（ステップＳ６４）ＢＩＳＴ制御回路１３は、セクタ内の全セルのベリファイが終了したか判定する。セクタ内の全セルのベリファイが終了したと判定した場合には、ステップＳ６８の処理が行われ、終了していない場合には、ステップＳ６５の処理が行われる。
（ステップＳ６５）セクタ内の全セルのベリファイが終了していない場合、ＢＩＳＴ制御回路１３は、アドレスコントローラ１５にセクタ内の次のアドレスを指定させる。ステップＳ６５の処理の後、ステップＳ６３からの処理が繰り返される。
（ステップＳ６６）ＢＩＳＴ制御回路１３は、ＣＡＭアクセス制御回路２０に対して、検証にｆａｉｌしたセルの冗長が可能か問い合わせる。ＣＡＭアクセス制御回路２０は、たとえば、冗長用のメモリセルアレイ１１１ａに、まだ冗長可能なセルが残っていれば冗長可能と判定する。これにより、ステップＳ６７の処理が行われる。たとえば、冗長可能なセルが残っていなければ冗長不可能と判定され、ベリファイ／冗長処理が終了（ｆａｉｌ ｓｔｏｐ）される。
（ステップＳ６７）ＣＡＭアクセス制御回路２０は、ＢＩＳＴ制御回路１３の制御のもと、検証にｆａｉｌしたセルを、冗長用のメモリセルアレイ１１１ａのセルに置き換える冗長処理を行う。このとき検証にｆａｉｌしたセルのアドレスは、冗長用ＣＡＭ１９に格納され、冗長回路１１６は、そのセルのアドレスが指定されたときには、置き換えられた冗長用のメモリセルアレイ１１１ａのセルを選択することになる。
（ステップＳ６８）ＢＩＳＴ制御回路１３は、全セクタのベリファイが終了したか否かを判定する。たとえば、ＢＩＳＴ制御回路１３は、変数ｓｅｃｔｏｒを参照し、ｓｅｃｔｏｒ＝１である場合には、ｆｌａｇ［ｓｅｃｔｏｒ］＝Ｈとなる全セクタのベリファイが終了したと判定し、ベリファイ／冗長処理を終える。全セクタのベリファイが終了していない場合には、ステップＳ６９の処理が行われる。
（ステップＳ６９）ＢＩＳＴ制御回路１３は、変数ｓｅｃｔｏｒの値から１を引き、次のセクタに対して、ステップＳ６０からの処理を実施する。
以上のような手法によれば、第１の消去試験の際に、特異的に消去が遅いセルがあっても、それに引きずられて第２の消去試験で適用する消去パルス数が増大することを抑制できる。つまり、消去が遅い一部のセルにより第２の消去試験時での検証閾値が上がって検証基準が甘くなることを抑制できる。
したがって、消去の遅いセルを精度よく検証できるようになり、そのようなセルを冗長処理により冗長することで、半導体記憶装置の実効的な消去時間が短縮できる。また、半導体記憶装置の信頼性を向上させることができる。
また、第１の消去試験の際に、アドレスコントローラ１５は、たとえば、図５に示したように、セクタ３０内のブロックＢＫ０〜ＢＫ３３のアドレスを同じ進め方（コラムアドレス及びロウアドレスをインクリメントまたはデクリメントする）で指定する。そのため、アドレスコントローラ１５の処理を簡略化でき、回路規模の増大を抑えることができる。
（変形例）
図１５は、第２の実施の形態の半導体記憶装置の変形例を示す図である。図３に示した半導体記憶装置１０と同じ要素については同一符号を付している。
半導体記憶装置１０ａにおいて、ＢＩＳＴ制御回路１３０は、カウンタ１３ａとレジスタ１３ｂの他に加算器１３ｃを備えている。なお、加算器１３ｃは、ＢＩＳＴ制御回路１３０の外に備えられていてもよい。
加算器１３ｃは、第１の消去試験で得られた消去パルス数の値であるＳＰＴＣＮＴ［ｓｅｃｔｏｒ］に対して、固定値のパルス数を加算する。加算する固定値は、たとえば、端子ＩＮを介して外部から０以上に設定可能である。固定値が用いられる場合、第２の消去試験では、ＭＡＸパルス数（ＭＡＸＰＣ）として、ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］＋固定値に、係数ｎを乗じた値が用いられる。
たとえば、第１の消去試験で、１つのグループのセルが他のグループのセルよりも早く検証にｐａｓｓしすぎると、ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］が少なすぎ、第２の消去試験時に、検証にｆａｉｌするセルが多く発生する可能性がある。そこで、冗長されるセルの数などを参照して、その数が多すぎる場合には、ＳＰＴＣＮＴ［ｓｅｃｔｏｒ］に固定値を加えることで、第２の消去試験時での検証閾値となる消去パルス数を調整することができる。固定値は、過去の消去試験の結果などから経験的に設定される。
以上、実施の形態に基づき、本発明の半導体記憶装置の試験方法及び半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験を行い、
最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第２の消去試験を行う、半導体記憶装置の試験方法。
（付記２） 前記メモリセル群は、前記メモリセルアレイのセクタ内の一部のメモリセルであり、前記他のメモリセル群は、前記セクタ内の全メモリセルである、付記１記載の半導体記憶装置の試験方法。
（付記３） 前記消去パルス数は、前記セクタごとに求められる、付記２記載の半導体記憶装置の試験方法。
（付記４） 前記第１の消去試験の際、前記メモリセルアレイのロウアドレス及びコラムアドレスをインクリメントまたはデクリメントして、各グループ間で、ロウアドレスまたはコラムアドレスの一方が同一のメモリセルに対して、消去が完了しているか否かの検証を行っていく、付記１乃至３の何れか１つに記載の半導体記憶装置の試験方法。
（付記５） 前記消去パルス数に所定の係数を乗じた値を上限消去パルス数として、前記第２の消去試験を行う、付記１乃至４の何れか１つに記載の半導体記憶装置の試験方法。
（付記６） 前記消去パルス数に所定の値を加算した値に基づいて、前記第２の消去試験を行う、付記１乃至４の何れか１つに記載の半導体記憶装置の試験方法。
（付記７） 前記消去パルス数に所定の値を加算した値に、所定の係数を乗じた値を上限消去パルス数として、前記第２の消去試験を行う、付記６記載の半導体記憶装置の試験方法。
（付記８） 前記第１の消去試験は、
前記複数のグループに含まれる第１グループ及び第２グループに対して、第１パルス数の消去パルスを用いて、前記メモリセルの消去が完了したか否かを検証する工程と、
前記第１グループに含まれる第１メモリセルの消去が完了していないことが検出された場合、前記第１メモリセルのロウアドレス及びコラムアドレスをレジスタに格納する工程と、
前記メモリセルアレイの前記ロウアドレス及び前記コラムアドレスをインクリメントまたはデクリメントして、前記第２グループに対して、前記第１パルス数の消去パルスを用いて前記検証を行う工程と、
前記第２グループに含まれる第２メモリセルの消去が完了していないことが検出された場合、前記レジスタに格納された前記第１メモリセルの前記ロウアドレス及び前記コラムアドレスを読み出す工程と、
前記第１グループ及び前記第２グループに対して、読み出された前記ロウアドレス及び前記コラムアドレスに基づき、前記第１パルス数より大きい第２パルス数の消去パルスを用いて前記検証を行う工程と、
を含む付記１記載の半導体記憶装置の試験方法。
（付記９） メモリセルアレイと、
前記メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第２の消去試験を行う、ように半導体記憶装置を制御する試験制御回路、
を有する半導体記憶装置。
１ 半導体記憶装置
２ メモリコア
２ａ メモリセルアレイ
２ｂ リファレンスセルアレイ
２ｃ 選択回路
２ｄ 読み出し／書き込み回路
３ コマンド生成回路
４ 試験制御回路
５ 動作制御回路
６ アドレスコントローラ
７ アドレス生成回路
８ データ入出力回路

Claims (6)

  1. メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験を行い、
    最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第２の消去試験を行う、半導体記憶装置の試験方法。
  2. 前記メモリセル群は、前記メモリセルアレイのセクタ内の一部のメモリセルであり、前記他のメモリセル群は、前記セクタ内の全メモリセルである、請求項１記載の半導体記憶装置の試験方法。
  3. 前記第１の消去試験の際、前記メモリセルアレイのロウアドレス及びコラムアドレスをインクリメントまたはデクリメントして、各グループ間で、ロウアドレスまたはコラムアドレスの一方が同一のメモリセルに対して、消去が完了しているか否かの検証を行っていく、請求項１または２に記載の半導体記憶装置の試験方法。
  4. 前記消去パルス数に所定の値を加算した値に基づいて、前記第２の消去試験を行う、請求項１乃至３の何れか１項に記載の半導体記憶装置の試験方法。
  5. 前記第１の消去試験は、
    前記複数のグループに含まれる第１グループ及び第２グループに対して、第１パルス数の消去パルスを用いて、前記メモリセルの消去が完了したか否かを検証する工程と、
    前記第１グループに含まれる第１メモリセルの消去が完了していないことが検出された場合、前記第１メモリセルのロウアドレス及びコラムアドレスをレジスタに格納する工程と、
    前記メモリセルアレイの前記ロウアドレス及び前記コラムアドレスをインクリメントまたはデクリメントして、前記第２グループに対して、前記第１パルス数の消去パルスを用いて前記検証を行う工程と、
    前記第２グループに含まれる第２メモリセルの消去が完了していないことが検出された場合、前記レジスタに格納された前記第１メモリセルの前記ロウアドレス及び前記コラムアドレスを読み出す工程と、
    前記第１グループ及び前記第２グループに対して、読み出された前記ロウアドレス及び前記コラムアドレスに基づき、前記第１パルス数より大きい第２パルス数の消去パルスを用いて前記検証を行う工程と、
    を含む請求項１記載の半導体記憶装置の試験方法。
  6. メモリセルアレイと、
    前記メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第１の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第２の消去試験を行う、ように半導体記憶装置を制御する試験制御回路、
    を有する半導体記憶装置。
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