JP2013137845A5 - - Google Patents

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図7は、消去ベリファイの一例を示す図である。
消去ベリファイの際には、図3に示したメモリセルアレイ111に含まれる消去ベリファイ対象のセル40と、リファレンスセルアレイ112に含まれる消去ベリファイ用のリファレンスセル50とがセンスアンプ60に接続され、電流の比較が行われる。センスアンプ60は、たとえば、図3に示したメモリコア11のリード・ライトアンプ115に含まれる。リファレンスセル50と、セル40のセンスアンプ60への接続は、たとえば、Y制御回路114にて制御される。
(ステップS45)BIST制御回路13は、カウンタ13aのカウンタ値PCがMAXPC以下であるか否かを判定する。MAXPCは、SPTCNT[sector]×n(所定の係数)で表されるMAXパルス数である。なお、MAXPCが、消去パルスの上限値MAX以上の場合には、MAXPC=MAXとする。PC≦MAXPCであればステップS46の処理が行われ、PC>MAXの場合には、ステップS48の処理が行われる。また、MAXPCは、(SPTCNT[sector]+V(所定の固定値))×nとしてもよい(後述の変形例参照)。
(付記8) 前記第1の消去試験は、
前記複数のグループに含まれる第1グループ及び第2グループに対して、第1パルス数の消去パルスを用いて、前記メモリセルの消去が完了したか否かを検証する工程と、
前記第1グループに含まれる第1メモリセルの消去が完了していないことが検出された場合、前記第1メモリセルのロウアドレス及びコラムアドレスをレジスタに格納する工程と、
前記メモリセルアレイの前記ロウアドレス及び前記コラムアドレスをインクリメントまたはデクリメントして、前記第2グループに対して、前記第1パルス数の消去パルスを用いて前記検証を行う工程と、
前記第2グループに含まれる第2メモリセルの消去が完了していないことが検出された場合、前記レジスタに格納された前記第1メモリセルの前記ロウアドレス及び前記コラムアドレスを読み出す工程と、
前記第1グループ及び前記第2グループに対して、読み出された前記ロウアドレス及び前記コラムアドレスに基づき、前記第1パルス数より大きい第2パルス数の消去パルスを用いて前記検証を行う工程と、
を含む付記1記載の半導体記憶装置の試験方法。
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