JPH0817200A - 不揮発性半導体記憶装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【目的】 消去動作不良のメモリセルを冗長メモリセル
に置換できる不揮発性半導体記憶装置を得る。 【構成】 冗長メモリセルを有した不揮発性半導体記憶
装置１にメモリセルアレイの複数のメモリセルを一括し
て消去動作する。選択手段６、８、２１に順次アドレス
発生手段２０からアドレス信号を与え、一括消去された
複数のメモリセルのうちの所定数のメモリセルを順次選
択し、選択された所定数のメモリセルから読み出しデー
タを得る。消去メモリセル計数手段２２が選択された所
定数のメモリセルから得られた読み出しデータのうち所
定割合以上のメモリセルの消去動作が完了しているとボ
ロー信号を出力して消去動作テスト制御手段が消去動作
完了とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に一括消去可
能な不揮発性半導体記憶装置及びそのテスト方法に関す
るものである。

【０００２】

【従来の技術】この種電気的に一括消去可能な不揮発性
半導体記憶装置は、記憶容量の大容量化が進むにつれ、
歩留まりを上げるために、ノーマルなメモリセルの他に
冗長メモリセルを設けておき、ノーマルなメモリセルに
不良があれば冗長メモリセルと置き換えて良品としてい
るものである。一般に、冗長メモリセルへの置き換え
は、ウェハ製造工程まで完了した不揮発性半導体記憶装
置に対して、消去状態テストを行い、消去状態でないノ
ーマルなメモリセルを検出し、この検出されたノーマル
なメモリセルを不良メモリセルとして冗長メモリセルと
置き換えているものである。

【０００３】つまり、ウェハ製造工程まで完了した不揮
発性半導体記憶装置のメモリセルは、正常であれば、そ
のしきい値電圧が所定の値に分布しているので、その所
定の値より高い電圧をメモリセルのコントロールゲート
電極に与え、メモリセルに電流が流れることを検出する
ことによって良と判定（消去状態テスト）しているもの
である。メモリセルに電流が流れなければ、不良と判定
し、この不良と判定されたメモリセルを冗長メモリセル
に置き換えるものである。この冗長メモリセルへの置き
換えは、一般にレーザーリペア加工装置によって行われ
ているものである。なお、不良と判定されたメモリセル
が冗長メモリセルで置き換え可能以上に存在すれば、こ
の不揮発性半導体記憶装置は不良品とされるものであ
る。

【０００４】そして、消去状態テストが終了し、不良メ
モリセルの冗長メモリセルへの置き換えが終了した不揮
発性半導体記憶装置は、レーザーリペア加工装置による
冗長メモリセルへの置き換え、つまり、デコーダ等に設
けられたヒューズを切断することによる置き換えがすべ
て確実に行われているか否かのチェック、さらには、例
えば、製品スペックに対してある程度のタイミングマー
ジン、電圧マージン、温度マージン等が確保されている
か否かをチェックされるために、メモリセルの消去が行
なわれ、消去のできないメモリセルがあるかないかをチ
ェック（以下、消去動作テストと称する。）される。１
つでも消去のできないメモリセルがあれば、不良品とさ
れているものである。

【０００５】この消去動作テストについて、図２２及び
図２３を用いてさらに詳述する。図２２は不揮発性半導
体記憶装置における消去動作に関係する要部ブロック図
であり、図２２において、１は例えば１Ｍフラッシュメ
モリである不揮発性半導体記憶装置、２は複数行、複数
列、この例では１０２４行、１０２４列のマトリクス状
に配置された複数のメモリセルを有したメモリセルアレ
イで、各メモリセルはソース電極、ドレイン電極、フロ
ーティングゲート電極及びコントロールゲート電極とを
有し、消去時にソース電極に正の電圧が印加され、ドレ
イン電極がフローティング状態、コントロールゲート電
極が接地状態にされてフローティングゲート電極に蓄積
された電子をトンネル現象によってソース電極に引き抜
かれ、書き込み時にソース電極が接地状態にされ、ドレ
イン電極に正の電圧、コントロールゲート電極に正の電
圧が印加されてドレイン領域のＰＮ接合近傍に発生した
ホットエレクトロンがフローティングゲート電極に注入
され、読み出し時にソース電極が接地状態にされ、コン
トロールゲート電極に正の電圧が印加されてドレイン電
極からソース電極へ電流が流れるか否かによって記憶状
態が読み出されるものであり、各行に配置された複数の
メモリセルのコントロールゲート電極が対応した行のワ
ード線に接続され、各列に配置された複数のメモリセル
のドレイン電極が対応した列のビット線に接続され、す
べてのメモリセルのソース電極がソース線に接続されて
いるものである。

【０００６】３は複数行、複数列、この例では１０２４
行、３２列のマトリクス状に配置された複数の冗長メモ
リセルを有したカラム冗長メモリセルアレイで、各冗長
メモリセルは上記メモリセルアレイ２のメモリセルと同
一構成をしており、各行に配置された複数の冗長メモリ
セルのコントロールゲート電極は対応した行に配置され
た上記ワード線に接続され、各列に配置された複数の冗
長メモリセルは対応した列に配置された冗長用ビット線
に接続され、すべての冗長メモリセルのソース電極は上
記ソース線に接続されているものである。

【０００７】４は複数行、複数列、この例では１６行、
１０２４列のマトリクス状に配置された複数の冗長メモ
リセルを有したロウ冗長メモリセルアレイで、各冗長メ
モリセルは上記メモリセルアレイ２のメモリセルと同一
構成をしており、各行に配置された複数の冗長メモリセ
ルのコントロールゲート電極は対応した行に配置された
冗長用ワード線に接続され、各列に配置された複数の冗
長メモリセルは対応した列に配置された上記ビット線に
接続され、すべての冗長メモリセルのソース電極は上記
ソース線に接続されているものである。

【０００８】５は複数行、複数列、この例では１６行、
３２列のマトリクス状に配置された複数の冗長メモリセ
ルを有したカラム・ロウ冗長メモリセルアレイで、各冗
長メモリセルは上記メモリセルアレイ２のメモリセルと
同一構成をしており、各行に配置された複数の冗長メモ
リセルのコントロールゲート電極は対応した行に配置さ
れた上記冗長用ワード線に接続され、各列に配置された
複数の冗長メモリセルは対応した列に配置された上記冗
長用ビット線に接続され、すべての冗長メモリセルのソ
ース電極は上記ソース線に接続されているものである。

【０００９】６はロウアドレス信号を受けて上記メモリ
セルアレイ２の複数のワード線から一本のワード線を選
択するためのロウデコーダを有した行選択手段で、この
例では１０ビットのロウアドレス信号を受け、ロウアド
レス信号が置換された行を示していないときに活性状態
とされて１０２４本のワード線のうちの一本のワード線
を選択し、ロウアドレス信号が置換された行を示してい
ると非活性状態とされるものであり、各ワード線に対し
てデコーダ部及びワード線駆動部を有しているものであ
る。

【００１０】７はロウアドレス信号を受けて上記ロウ冗
長メモリセルアレイの複数の冗長用ワード線から一本の
冗長用ワード線を選択するための冗長用ロウデコーダか
らなる冗長用行選択手段で、この例では１０ビットのロ
ウアドレス信号を受け、ロウアドレス信号が置換された
行を示していると活性状態とされて１６本の冗長用ワー
ド線のうちの一本の冗長用ワード線を選択し、ロウアド
レス信号が置換された行を示していないときに非活性状
態とされるものであり、各冗長用ワード線に対してデコ
ーダ部及び冗長用ワード線駆動部を有しているものであ
る。

【００１１】８はカラムアドレス信号を受けて上記メモ
リセルアレイ２の複数の列から８列のメモリセルを選択
するための列選択手段で、この例では１０２４本のビッ
ト線に対応して設けられ、８つのグループに分割されて
グループ毎に対応したＩ／Ｏ線９に接続されるトランス
ファゲート手段と、７ビットのカラムアドレス信号を受
け、カラムアドレス信号が置換された列を示していない
ときに活性状態とされて１０２４列から８列を選択する
ための選択信号を上記トランスファゲート手段に出力、
つまり、８本のＩ／Ｏ線に対してそれぞれ１本のビット
線がトランスファゲート手段を介して接続されるように
し、カラムアドレス信号が置換された列を示していると
非活性状態とされ、各ビット線に対してデコーダ部を有
しているカラムデコーダとを備えているものである。

【００１２】１０はカラムアドレス信号を受けて上記ロ
ウ冗長メモリセルアレイの複数の列からカラムアドレス
信号が示す列の冗長用メモリセルを選択するための冗長
用列選択手段で、この例では３２本の冗長用ビット線に
対応して設けられ、置換されたビット線が接続されるＩ
／Ｏ線９に接続されるトランスファゲートと、７ビット
のカラムアドレス信号を受け、カラムアドレス信号が置
換された列を示していると活性状態とされてカラムアド
レス信号が示す列を選択するための選択信号を上記トラ
ンスファゲート手段に出力、つまり、カラムアドレス信
号が示す列の冗長用ビット線を対応したＩ／Ｏ線にトラ
ンスファゲート手段を介して接続されるようにし、カラ
ムアドレス信号が置換された列を示していないときに非
活性状態とされ、各冗長用ビット線に対してデコーダ部
を有している冗長用カラムデコーダとを備えたものであ
る。

【００１３】１１は書き込み／読み出し手段で、この例
では、上記８本のＩ／Ｏ線に対応して設けられ、それぞ
れが、読み出し時に対応したＩ／Ｏ線に定電流を流すた
めの定電流源と、対応したＩ／Ｏ線に現れた電位を検
知、増幅して対応したデータ入出力線１２に読み出しデ
ータを出力するためのセンスアンプとを有し、書き込み
時に対応したデータ入出力線１２の書き込みデータに基
づいて対応したＩ／Ｏ線に正の電圧を与える書き込み回
路とを有しているものである。

【００１４】１３は上記８本のデータ入出力線１２に現
れた上記書き込み／読み出し手段１１のセンスアンプに
て増幅された読み出しデータを受け、すべての読み出し
データが消去を示すデータ、この例では“Ｌ”レベルの
データを受けるとイレーズパス（ERASE PASS）信号を出
力する８入力ＡＮＤゲートからなる検知手段、１４はア
ドレス信号と消去動作時用内部アドレス信号とセレクト
（SEL ）信号を受け、セレクト信号に基づいて、アドレ
ス信号と消去動作時用内部アドレス信号のうちの一方の
アドレス信号を上記行選択手段６及び列選択手段８に出
力するセレクタからなるアドレス選択手段である。

【００１５】１５はアップ（UP）信号及びリセット(RES
ET) 信号を受け、リセット信号によりリセットされ、ア
ップ信号を受けることによって次のアドレスとなる消去
動作時用内部アドレス信号を上記アドレス選択手段１４
に出力するとともに、キャリー（CARRY ）信号を出力す
る消去動作時用内部アドレス信号発生手段である。１６
は上記メモリセルの消去動作時（消去及び消去ベリファ
イ）、書き込み動作時、読み出し動作時に、上記メモリ
セルのコントロールゲート電極及びソース電極それぞれ
に所定の電圧を与えるためのボルテージドライバからな
る電圧発生手段である。

【００１６】１７はスタート（START ）信号、上記検知
手段１３からのイレーズパス信号及び上記消去動作時用
内部アドレス信号発生手段１５からのキャリー信号を受
け、上記アドレス選択手段１４へのセレクト信号、上記
消去動作時用内部アドレス信号発生手段１５へのアップ
信号及びリセット信号、上記電圧発生手段１６への電圧
供給要求信号、エラー（ERROR ）信号及びコンプリート
信号（COMPLETE）信号を出力するオートイレーズシーケ
ンス制御ロジック部である消去動作テスト制御手段を兼
ねた消去動作制御手段で、図２３に示すフローチャート
に基づいて動作するものである。

【００１７】１８はチップイネーブル（／ＣＥ）信号、
アウトプットイネーブル（／ＯＥ）信号及びライトイネ
ーブル（／ＷＥ）信号を受け、データ入出力端子に接続
されるデータ線１９及びデータ入出力線１２に接続さ
れ、不揮発性半導体記憶装置における種々の制御を行う
とともに、データの入出力を制御するコマンド・ステー
タス・Ｉ／Ｏ制御ロジック部である制御手段で、消去動
作においては、上記消去動作手段１７へスタート（STAR
T ）信号を出力し、上記消去動作手段１７からのエラー
信号及びコンプリート信号を受け取るものである。

【００１８】次に、このように構成された不揮発性半導
体記憶装置の動作について、主として図２３に示したフ
ローチャートに基づいて消去動作テストのテスト方法を
説明する。まず、制御手段１８が消去動作の指令を受け
ると、スタート信号を消去動作制御手段１７に与える。
消去動作制御手段１７はスタート信号を受けると、図２
３に示したフローチャートに基づき消去動作に入る。す
なわち、ステップＳ１にて消去動作を開始すると、ステ
ップＳ２に示すように、内蔵する消去回数カウンタのカ
ウンタ値Ｘを０にするとともに、消去動作時用内部アド
レス信号発生手段１５にリセット信号を出力して消去ベ
リファイアドレスＡ（消去動作時用内部アドレス信号）
を０にする。同時に、アドレス選択手段１４にセレクト
信号を出力して選択手段１４が消去動作時用内部アドレ
ス信号発生手段１５からの消去動作時用内部アドレス信
号を行及び列選択手段６及び８に与えるようにする。

【００１９】次に、ステップＳ３にて、不良メモリセル
が存在する行または列に位置するメモリセルを除いたメ
モリセルアレイのメモリセルとロウ冗長メモリセルアレ
イの置換された行に位置する冗長メモリセル及びカラム
冗長メモリセルアレイの置換された列に位置する冗長メ
モリセルに対して、所定時間、一括消去動作を行わせ
る。つまり、電圧発生手段１６へ消去動作の電圧供給要
求信号を出力し、電圧発生手段１６がメモリセル及び冗
長メモリセルに対して所定時間、ソース電極に正の電位
を、コントロールゲート電極に接地電位を与え、メモリ
セル及び冗長メモリセルのフローティングゲート電極に
蓄積されている電子をソース電極に引き抜かせる。この
時、ドレイン電極をフローティング状態にされている。

【００２０】この一括消去動作が終了すると、ステップ
Ｓ４に進み、消去ベリファイアドレスＡにてイレーズベ
リファイを行う。つまり、消去動作時用内部アドレス信
号発生手段１５からの消去ベリファイアドレスＡを受け
た行選択手段６（又は冗長用行選択手段７）にてメモリ
セルアレイ２の特定の行のワード線（又はロウ冗長メモ
リセルアレイ４の特定の行の冗長用ワード線）が選択さ
れるとともに、列選択手段８（又は冗長列選択手段１
０）にてメモリセル２の特定の列のビット線（又はカラ
ム冗長メモリセルアレイ３の特定の列の冗長用ビット
線）選択され、消去ベリファイアドレスＡに位置するメ
モリセルの内容が、この例においては８本のＩ／Ｏ線９
に読み出されることになる。この時、電圧発生手段１６
はイレーズベリファイの電圧供給要求信号を受け、選択
されたワード線（又は冗長用ワード線）に対して通常読
み出し時の正の電圧より低い正の電圧を与え、ソース電
極に接地電位を与えているものである。

【００２１】このようにして読み出されたＩ／Ｏ線９上
の情報は書き込み／読み出し手段１１で検知、増幅され
て入出力データ線１２に伝達されて検知手段１３に入力
される。この検知手段１３では、８本の入出力データ線
１２に現れた情報がすべて“Ｌ”レベル、つまり、消去
ベリファイアドレスＡにて選択されたメモリセルがすべ
て消去状態にされたものであれば、イレーズパス信号を
出力、つまり“Ｈ”レベルの信号として出力し、ひとつ
でも“Ｈ”レベルのデータがあれば、つまり消去ベリフ
ァイアドレスＡにて選択されたメモリセルのなかに消去
状態にされていないメモリセルがあれば、イレーズパス
信号を出力しない、つまり“Ｌ”レベルの状態のままの
出力としている。

【００２２】ステップＳ５では、検知手段１３からイレ
ーズパス信号が出力されているか否かを判定し、イレー
ズパス信号が出力されていない場合は、ステップＳ６に
進む。ステップＳ６にて、消去回数カウンタのカウンタ
値Ｘに１を足してステップＳ７に進んで、消去回数カウ
ンタのカウンタ値Ｘと最大印加消去パルス数ＸMAX とを
比較して消去回数カウンタのカウンタ値Ｘが最大印加消
去パルス数ＸMAX より少なければステップＳ３に戻り、
所定時間一括消去動作が行われ、ステップＳ４→Ｓ５と
繰り返される。

【００２３】なお、最大印加消去パルス数ＸMAX は、消
去スピードの最も早いと思われるメモリセルを基準に、
このメモリセルがオーバーイレーズ状態、つまり、しき
い値電圧が０Ｖ以下になってディプレッション型のトラ
ンジスタになる前のトータル印加時間に基づいて決定さ
れるものである。メモリセルがオーバーイレーズ状態に
なると、メモリセルにデータを書き込む場合にソース電
極とドレイン電極との間が短絡状態になるため、メモリ
セルに対してホットエレクトロンを発生させるだけの電
流を流すことができず、また、メモリセルの内容を読み
出す場合でもソース電極とドレイン電極との間が短絡状
態になるためこのメモリセルが接続されるビット線は常
に接地電位へと貫通電流が流れ、メモリセルの記憶情報
が読み出せなくなるものである。つまり、オーバーイレ
ーズ状態のメモリセルが存在すると、もはや読み出しも
書き込みもできない不良品となってしまうため、オーバ
ーイレーズのメモリセルがないように、最大印加消去パ
ルス数ＸMAX が決定されているものである。

【００２４】ステップＳ７にて消去回数カウンタのカウ
ンタ値Ｘが最大印加消去パルス数ＸMAX 以上であると判
定すると、消去動作が不能であるメモリセルが存在する
と判断し、ステップＳ８に進み、消去動作を終了する。
つまり、エラー信号を制御手段１８に出力し、制御手段
１８が不揮発性半導体記憶装置１の外部にエラー信号を
出力することになる。このエラー信号が出力されると、
この不揮発性半導体記憶装置１は不良品として扱われる
ことになる。

【００２５】一方、ステップＳ５にて、検知手段１３か
らイレーズパス信号が出力されており、イレーズパスと
判定されるとステップＳ９に進む。ステップＳ９では、
消去ベリファイアドレスＡに１を足してステップＳ１０
に進む。つまり、アップ信号を消去動作時用内部アドレ
ス信号発生手段１５に与え、その消去動作時用内部アド
レス信号を次の消去動作時用内部アドレス信号として出
力させる。また、ステップＳ１０では消去動作時用内部
アドレス信号発生手段１５からの消去ベリファイアドレ
スＡが最終アドレスＡMAX であるか否かが判定される。
つまり、消去動作時用内部アドレス信号発生手段１５か
らのキャリー信号を受けて最終アドレスＡMAX であるか
否かを判定しているものである。

【００２６】ステップＳ１０にて、消去動作時用内部ア
ドレス信号発生手段１５からの消去ベリファイアドレス
Ａが最終アドレスＡMAX でないと判定されると、ステッ
プＳ４に戻り、消去動作時用内部アドレス信号発生手段
１５からの消去ベリファイアドレスＡによって選択され
るメモリセルのイレーズベリファイを行い、ステップＳ
５と繰り返される。この一連の動作が最終アドレスまで
繰り返され、ステップＳ１０にて消去動作時用内部アド
レス信号発生手段１５からの消去ベリファイアドレスＡ
が最終アドレスＡMAX で判定されるとステップＳ１１に
進み、置換されたメモリセルを除くすべてのメモリセル
及び置換されたすべての冗長用メモリセルが消去状態に
されたとして消去動作を終了する。つまり、コンプリー
ト信号を制御手段１８に出力し、制御手段１８が不揮発
性半導体記憶装置１の外部にコンプリート信号を出力す
ることになる。このコンプリート信号が出力されると、
この不揮発性半導体記憶装置１は置換されたメモリセル
を除くすべてのメモリセル及び置換されたすべての冗長
用メモリセルが消去状態にされ、良品として扱われるこ
とになる。

【００２７】上記のように構成された不揮発性半導体記
憶装置においては、すべてのメモリセルの消去スピード
が同じでないことから、消去動作テスト制御手段１７の
基、上記のように、短い一定時間にてメモリセルの一括
消去を行い、消去ベリファイアドレスに対応するメモリ
セルについてイレーズベリファイを行い、イレーズベリ
ファイにて消去されていないと判定されると、一括消去
及びイレーズベリファイを最大印加消去パルス数ＸMAX
内で消去状態になるまで繰り返えされ、消去状態になる
と次の消去ベリファイアドレスにて同様の動作が行わ
れ、最終アドレスＡMAX までイレーズパスであれば良品
とされ、最大印加消去パルス数ＸMAX まで一括消去され
ても消去状態にならないメモリセルが存在すれば、その
時点で不良品とされる消去動作テストを行っているもの
である。

【００２８】

【発明が解決しようとする課題】しかるに、上記のよう
に構成された不揮発性半導体記憶装置にあっては、メモ
リセルアレイ２における不良メモリセルを冗長メモリセ
ルに置換した後、消去動作テストを行い、ひとつでも消
去動作が不良なメモリセルが存在すると、カラム冗長メ
モリセルアレイ３またはロウ冗長メモリセルアレイ４に
まだ置換されていない冗長メモリセルが存在していよう
とも、不良品として破棄されていた。また、消去動作が
不良なメモリセルを冗長メモリセルにて置き換えようと
する考え方もなかった。

【００２９】この発明は、上記した点に鑑みてなされた
ものであり、消去動作が不良なメモリセルを冗長メモリ
セルで置換でき、歩留まりの向上が図れる不揮発性半導
体記憶装置及びそのテスト方法を得ることを目的とする
ものである。

【００３０】

【課題を解決するための手段】この発明の請求項１の発
明は、冗長メモリセルを有した不揮発性半導体記憶装置
において、消去動作テスト時に上記アドレス信号を出力
するためのアドレス信号発生手段と、消去動作テスト時
に、１消去ブロックの複数のメモリセルを一括して消去
動作を行わせ、この一括消去動作後に、アドレス信号発
生手段から１消去ブロックの複数のメモリセルのうちの
所定数のメモリセルを順次選択させるアドレス信号を出
力させ、順次選択された所定数のメモリセルからの読み
出しデータを受け、所定数のメモリセルのうち所定割合
以上のメモリセルの消去動作が完了していると消去動作
完了とし、所定割合未満であると消去動作未完了とする
テスト用制御手段を設けたものである。

【００３１】この発明の請求項２の発明は、請求項１の
発明のテスト用制御手段を、アドレス信号発生手段によ
って順次選択され所定数に所定割合を乗算した値を初期
値とし、選択された所定数のメモリセルからの読み出し
データが消去状態を示しているとカウントダウンされ、
０にカウントダウンされると消去動作完了を意味する信
号を出力する消去メモリセル計数手段を有しているもの
としたものである。

【００３２】この発明の請求項３の発明は、請求項１又
は２の発明の選択手段を、１行に配置された複数のメモ
リセルを選択する行選択手段と、所定数の列に配置され
た複数のメモリセルを選択するための列選択手段と、行
選択手段と列選択手段にて選択された所定数のメモリセ
ルからの読み出しデータのうちから１つの読み出しデー
タを選択するデータ選択手段とを有しているものとした
ものである。

【００３３】この発明の請求項４の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて複数ビッ
トの内部アドレス信号を出力するアドレスカウンタと、
このアドレスカウンタからの複数ビットの内部アドレス
信号を行選択手段に与えるための行用内部アドレス信号
として出力する行用内部アドレス信号供給手段と、アド
レスカウンタからの複数ビットの内部アドレス信号のう
ちの一部を列選択手段に与え、残りをデータ選択手段に
与えるための列用内部アドレス信号として出力する列用
内部アドレス信号供給手段とを有しているものとしたも
のである。

【００３４】この発明の請求項５の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて複数ビッ
トの内部アドレス信号を出力するアドレスカウンタと、
このアドレスカウンタからの複数ビットの内部アドレス
信号の中間ビットを下位ビットと中間ビットとの両者に
使用した行選択手段に与えるための行用内部アドレス信
号として出力する行用内部アドレス信号供給手段と、ア
ドレスカウンタからの複数ビットの内部アドレス信号の
うちの一部を列選択手段に与え、残りをデータ選択手段
に与えるための列用内部アドレス信号として出力する列
用内部アドレス信号供給手段とを有しているものとした
ものである。

【００３５】この発明の請求項６の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて複数ビッ
トの内部アドレス信号を出力するアドレスカウンタと、
このアドレスカウンタからの複数ビットの内部アドレス
信号の上位ビットを除いた内部アドレス信号を行選択手
段に与えるための行用内部アドレス信号として出力する
行用内部アドレス信号供給手段と、アドレスカウンタか
らの複数ビットの内部アドレス信号のうちの一部を列選
択手段に与え、残りをデータ選択手段に与えるための列
用内部アドレス信号として出力する列用内部アドレス信
号供給手段とを有しているものとしたものである。

【００３６】この発明の請求項７の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて第１の内
部アドレス信号を出力する下位ビットアドレスカウンタ
と、テスト用制御手段からのアップ信号及び下位ビット
アドレスカウンタからのキャリー信号に基づいてカウン
トアップされて第２の内部アドレス信号を出力する上位
ビットアドレスカウンタとを有し、上記第１及び第２の
内部アドレス信号の一方の内部アドレス信号を行選択手
段に与える行用内部アドレス信号として出力し、上記第
１及び第２の内部アドレス信号の他方の内部アドレス信
号を列選択手段及びデータ選択手段に与える列用内部ア
ドレス信号として出力するものとしたものである。

【００３７】この発明の請求項８の発明は、請求項４な
いし請求項７のいずれかに記載の発明のアドレス信号発
生手段を、行用内部アドレス信号をカウンタからの内部
アドレス信号に対してアドレス順番を変えて出力するも
のとしたものである。

【００３８】この発明の請求項９の発明は、請求項４な
いし請求項７のいずれかに記載の発明のアドレス信号発
生手段を、列用内部アドレス信号をカウンタからの内部
アドレス信号に対してアドレス順番を変えて出力するも
のとしたものである。

【００３９】この発明の請求項１０の発明は、請求項１
の発明の選択手段を、１行に配置された複数のメモリセ
ルを選択する行選択手段と、所定数の列に配置された複
数のメモリセルを選択するための列選択手段とを有した
ものとし、テスト用制御手段を、行選択手段及び列選択
手段にて選択された所定数のメモリセルからの読み出し
データを一旦保持し、クロック信号にて一旦保持された
所定数の読み出しデータを読み出すデータ保持手段と、
アドレス信号発生手段によって順次選択された所定数に
所定割合を乗算した値を初期値とし、データ保持手段を
介して読み出された上記選択された所定数のメモリセル
からの読み出しデータが消去状態を示しているとカウン
トダウンされ、０にカウントダウンされると消去動作完
了を意味する信号を出力する消去メモリセル計数手段を
有しているものとしたものである。

【００４０】この発明の請求項１１の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて複数
ビットの内部アドレス信号を出力するアドレスカウンタ
と、このアドレスカウンタからの複数ビットの内部アド
レス信号を行選択手段に与えるための行用内部アドレス
信号として出力する行用内部アドレス信号供給手段と、
アドレスカウンタからの複数ビットの内部アドレス信号
を列選択手段に与えるための列用内部アドレス信号供給
手段とを有しているものとしたものである。

【００４１】この発明の請求項１２の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて複数
ビットの内部アドレス信号を出力するアドレスカウンタ
と、このアドレスカウンタからの複数ビットの内部アド
レス信号の中間ビットを下位ビットと中間ビットとの両
者に使用した行選択手段に与えるための行用内部アドレ
ス信号として出力する行用内部アドレス信号供給手段
と、アドレスカウンタからの複数ビットの内部アドレス
信号を列選択手段に与えるための列用内部アドレス信号
供給手段とを有しているものとしたものである。

【００４２】この発明の請求項１３の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて複数
ビットの内部アドレス信号を出力するアドレスカウンタ
と、このアドレスカウンタからの複数ビットの内部アド
レス信号の上位ビットを除いた内部アドレス信号を行選
択手段に与えるための行用内部アドレス信号として出力
する行用内部アドレス信号供給手段と、アドレスカウン
タからの複数ビットの内部アドレス信号を列選択手段に
与えるための列用内部アドレス信号として出力する列用
内部アドレス信号供給手段とを有しているものとしたも
のである。

【００４３】この発明の請求項１４の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて第１
の内部アドレス信号を出力する下位ビットアドレスカウ
ンタと、テスト用制御手段からのアップ信号及び下位ビ
ットアドレスカウンタからのキャリー信号に基づいてカ
ウントアップされて第２の内部アドレス信号を出力する
上位ビットアドレスカウンタとを有し、第１及び第２の
内部アドレス信号の一方の内部アドレス信号を行選択手
段に与える行用内部アドレス信号として出力し、第１及
び第２の内部アドレス信号の他方の内部アドレス信号を
列選択手段に与える列用内部アドレス信号として出力す
るものとしたものである。

【００４４】この発明の請求項１５の発明は、請求項１
１ないし請求項１４のいずれかに記載の発明の発明のア
ドレス信号発生手段を、行用内部アドレス信号をカウン
タからの内部アドレス信号に対してアドレス順番を変え
て出力するものとしたものである。

【００４５】この発明の請求項１６の発明は、請求項１
１ないし請求項１４のいずれかに記載の発明のアドレス
信号発生手段を、列用内部アドレス信号をカウンタから
の内部アドレス信号に対してアドレス順番を変えて出力
するものとしたものである。

【００４６】この発明の請求項１７の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置における上記１
消去ブロックの複数のメモリセルを一括して所定時間、
消去動作させるステップと、選択手段に順次アドレス信
号を与え、一括消去された複数のメモリセルのうちの所
定数のメモリセルを順次選択し、選択された所定数のメ
モリセルから読み出しデータを得るステップと、選択さ
れた所定数のメモリセルから得られた読み出しデータの
うち所定割合以上のメモリセルの消去動作が完了してい
ると消去動作完了とし、所定割合未満であると消去動作
未完了とするステップとを設けたものである。

【００４７】この発明の請求項１８の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置における１消去
ブロックの複数のメモリセルを一括して所定時間、消去
動作させるステップと、選択手段に順次所定数のアドレ
ス信号を与え、各アドレス信号毎に対応したアドレス信
号の複数のメモリセルを与えられたアドレス信号順に順
次選択し、選択されたメモリセルから読み出しデータを
得るステップと、各アドレス毎に対応したアドレスの複
数のメモリセルからの読み出しデータのうちから１つの
読み出しデータを選択し、この選択された所定数の読み
出しデータのうち所定割合以上のメモリセルの消去動作
が完了していると消去動作完了とし、所定割合未満であ
ると消去動作未完了とするステップとを設けたものであ
る。

【００４８】この発明の請求項１９の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置における上記１
消去ブロックの複数のメモリセルを一括して所定時間、
消去動作させるステップと、選択手段に順次所定数のア
ドレス信号を与え、各アドレス信号毎に対応したアドレ
ス信号の複数のメモリセルを与えられたアドレス信号順
に順次選択し、選択されたメモリセルから読み出しデー
タを得るステップと、各アドレス毎に対応したアドレス
の複数のメモリセルからの読み出しデータを一旦保持
し、保持したデータを順次読み出し、所定数のアドレス
信号に対応した所定数の読み出しデータのうち所定割合
以上のメモリセルの消去動作が完了していると消去動作
完了とし、所定割合未満であると消去動作未完了とする
ステップとを設けたものである。

【００４９】

【作用】この発明の請求項１の発明にあっては、テスト
用制御手段が、順次選択された所定数のメモリセルから
の読み出しデータを受け、所定数のメモリセルのうち所
定割合以上のメモリセルの消去動作が完了していると消
去動作完了とし、所定割合未満であると消去動作未完了
として、複数のメモリセルのうちに不良のメモリセルが
ある状態でも消去動作を可能にした。

【００５０】この発明の請求項２の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
テスト用制御手段の消去メモリセル計数手段が消去動作
完了を意味する信号を容易に出力せしめる。

【００５１】この発明の請求項３の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
行選択手段と列選択手段とデータ選択手段がアドレス信
号に対する１つの読みだしデータを選択せしめる。

【００５２】この発明の請求項４の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
アドレス信号発生手段が、各行に１つ、各列に１つのメ
モリセルを選択せしめる。

【００５３】この発明の請求項５の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
アドレス信号発生手段が、１消去ブロックを構成する複
数のメモリセルの行数が列数より多いものに対して奇数
行及び偶数行にばらつかせてメモリセルを選択せしめ
る。

【００５４】この発明の請求項６の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
アドレス信号発生手段が、１消去ブロックを構成する複
数のメモリセルの行数が列数より少ないものに対して各
列に１つのメモリセルを選択せしめる。

【００５５】この発明の請求項７の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
アドレス信号発生手段が、各行に１つ、各列に１つのメ
モリセルを選択せしめる。

【００５６】この発明の請求項８の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
アドレス信号発生手段が、選択されるメモリセルの位置
をばらつかせる。

【００５７】この発明の請求項９の発明にあっては、テ
スト用制御手段が、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にし、さらに、
アドレス信号発生手段が、選択されるメモリセルの位置
をばらつかせる。

【００５８】この発明の請求項１０の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめる。

【００５９】この発明の請求項１１の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめ、か
つ、アドレス信号発生手段が、所定数のメモリセルを規
則正しく選択せしめる。

【００６０】この発明の請求項１２の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめ、か
つ、アドレス信号発生手段が、１消去ブロックを構成す
る複数のメモリセルの行数が列数より多いものに対して
奇数行及び偶数行にばらつかせてメモリセルを選択せし
める。

【００６１】この発明の請求項１３の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめ、か
つ、アドレス信号発生手段が、１消去ブロックを構成す
る複数のメモリセルの行数が列数より少ないものに対し
て各列に１つのメモリセルを選択せしめる。

【００６２】この発明の請求項１４の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめ、か
つ、アドレス信号発生手段が、各行に１つ、各列に１つ
のメモリセルを選択せしめる。

【００６３】この発明の請求項１５の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめ、か
つ、アドレス信号発生手段が、選択されるメモリセルの
位置をばらつかせる。

【００６４】この発明の請求項１６の発明にあっては、
テスト用制御手段が、複数のメモリセルのうちに不良の
メモリセルがある状態でも消去動作を可能にし、さら
に、テスト用制御手段のデータ保持手段が１アドレスに
対して読み出された複数のメモリセルからの読み出しデ
ータを一旦保持し、テスト用制御手段の消去メモリセル
計数手段がデータ保持手段からの読み出しデータを受け
て消去動作完了を意味する信号を容易に出力せしめ、か
つ、アドレス信号発生手段が、選択されるメモリセルの
位置をばらつかせる。

【００６５】この発明の請求項１７の発明にあっては、
選択された所定数のメモリセルから得られた読み出しデ
ータのうち所定割合以上のメモリセルの消去動作が完了
していると消去動作完了とし、所定割合未満であると消
去動作未完了としているため、複数のメモリセルのうち
に不良のメモリセルがある状態でも消去動作を可能にす
る。

【００６６】この発明の請求項１８の発明にあっては、
各アドレス毎に対応したアドレスの複数のメモリセルか
らの読み出しデータのうちから１つの読み出しデータを
選択し、この選択された所定数の読み出しデータのうち
所定割合以上のメモリセルの消去動作が完了していると
消去動作完了とし、所定割合未満であると消去動作未完
了としているため、複数のメモリセルのうちに不良のメ
モリセルがある状態でも消去動作を可能にする。

【００６７】この発明の請求項１９の発明にあっては、
各アドレス毎に対応したアドレスの複数のメモリセルか
らの読み出しデータを一旦保持し、保持したデータを順
次読み出し、所定数のアドレス信号に対応した所定数の
読み出しデータのうち所定割合以上のメモリセルの消去
動作が完了していると消去動作完了とし、所定割合未満
であると消去動作未完了としているため、複数のメモリ
セルのうちに不良のメモリセルがある状態でも消去動作
を可能にする。

【００６８】

【実施例】

実施例１．以下に、この発明の実施例１を図１ないし図
６に基づいて説明する。図１は不揮発性半導体記憶装
置、例えば１Ｍフラッシュメモリにおける消去動作に関
係する要部ブロック図であり、図１において、１は不揮
発性半導体記憶装置、２は複数行及び複数列のマトリク
ス状に配置された複数のメモリセルを有したメモリセル
アレイで、この実施例１においては、１０２４行、１０
２４列にメモリセルが配置されており、各メモリセルＭ
Ｃはソース電極、ドレイン電極、フローティングゲート
電極及びコントロールゲート電極とを有し、消去時にソ
ース電極に正の電圧が印加され、ドレイン電極がフロー
ティング状態、コントロールゲート電極が接地状態にさ
れてフローティングゲート電極に蓄積された電子をトン
ネル現象によってソース電極に引き抜かれ、書き込み時
にソース電極が接地状態にされ、ドレイン電極に正の電
圧、コントロールゲート電極に正の電圧が印加されてド
レイン領域のＰＮ接合近傍に発生したホットエレクトロ
ンがフローティングゲート電極に注入され、読み出し時
にソース電極が接地状態にされ、コントロールゲート電
極に正の電圧が印加されてドレイン電極からソース電極
へ電流が流れるか否かによって記憶状態が読み出される
ものであり、図２に示すように、各行に配置された複数
のメモリセルＭＣのコントロールゲート電極が対応した
行のワード線ＷＬ１、ＷＬ２…に接続され、各列に配置
された複数のメモリセルＭＣのドレイン電極が対応した
列のビット線ＢＬ１、ＢＬ２…に接続され、すべてのメ
モリセルＭＣのソース電極がソース線Ｓ１、Ｓ２…に接
続されているものである。

【００６９】３は複数行及び複数列のマトリクス状に配
置された複数の冗長メモリセルを有したカラム冗長メモ
リセルアレイで、この実施例１では１０２４行、３２列
に冗長メモリセルが配置されており、各冗長メモリセル
は上記メモリセルアレイ２のメモリセルと同一構成をし
ており、各行に配置された複数の冗長メモリセルのコン
トロールゲート電極は対応した行に配置された上記ワー
ド線ＷＬ１、ＷＬ２…に接続され、各列に配置された複
数の冗長メモリセルは対応した列に配置された冗長用ビ
ット線に接続され、すべての冗長メモリセルのソース電
極は上記ソース線Ｓ１、Ｓ２…に接続されているもので
ある。

【００７０】４は複数行及び複数列のマトリクス状に配
置された複数の冗長メモリセルを有したロウ冗長メモリ
セルアレイで、この実施例１では１６行、１０２４列に
冗長メモリセルが配置されており、各冗長メモリセルは
上記メモリセルアレイ２のメモリセルと同一構成をして
おり、各行に配置された複数の冗長メモリセルのコント
ロールゲート電極は対応した行に配置された冗長用ワー
ド線に接続され、各列に配置された複数の冗長メモリセ
ルは対応した列に配置された上記ビット線ＢＬ１、ＢＬ
２…に接続され、すべての冗長メモリセルのソース電極
は上記ソース線Ｓ１、Ｓ２…に接続されているものであ
る。

【００７１】５は複数行及び複数列のマトリクス状に配
置された複数の冗長メモリセルを有したカラム・ロウ冗
長メモリセルアレイで、この実施例１では１６行、３２
列に冗長メモリセルが配置されており、各冗長メモリセ
ルは上記メモリセルアレイ２のメモリセルと同一構成を
しており、各行に配置された複数の冗長メモリセルのコ
ントロールゲート電極は対応した行に配置された上記冗
長用ワード線に接続され、各列に配置された複数の冗長
メモリセルは対応した列に配置された上記冗長用ビット
線に接続され、すべての冗長メモリセルのソース電極は
上記ソース線に接続されているものである。

【００７２】６はロウアドレス信号を受けて上記メモリ
セルアレイ２の複数のワード線ＷＬ１、ＷＬ２…から一
本のワード線を選択するためのロウデコーダを有した行
選択手段で、この実施例では１０ビットのロウアドレス
信号を受け、ロウアドレス信号が置換された行を示して
いないときに活性状態とされて１０２４本のワード線Ｗ
Ｌ１、ＷＬ２…のうちの一本のワード線を選択し、ロウ
アドレス信号が置換された行を示していると非活性状態
とされるものであり、各ワード線ＷＬ１、ＷＬ２…に対
してデコーダ部及びワード線駆動部を有しているもので
ある。

【００７３】７はロウアドレス信号を受けて上記ロウ冗
長メモリセルアレイ４の複数の冗長用ワード線から一本
の冗長用ワード線を選択するための冗長用ロウデコーダ
からなる冗長用行選択手段で、この実施例１では１０ビ
ットのロウアドレス信号を受け、ロウアドレス信号が置
換された行を示していると活性状態とされて１６本の冗
長用ワード線のうちの一本の冗長用ワード線を選択し、
ロウアドレス信号が置換された行を示していないときに
非活性状態とされるものであり、各冗長用ワード線に対
してデコーダ部及び冗長用ワード線駆動部を有している
ものである。

【００７４】８はカラムアドレス信号を受けて上記メモ
リセルアレイ２の複数の列から特定の列のメモリセルを
選択するための列選択手段で、この実施例１では図２に
示すように１０２４本のビット線ＢＬ１、ＢＬ２…に対
応して設けられ、８つのグループに分割されてグループ
毎に対応したＩ／Ｏ線９（Ｉ／Ｏ１…）に接続されるト
ランスファゲート手段ＴＧ１、ＴＧ２…と、７ビットの
カラムアドレス信号を受け、カラムアドレス信号が置換
された列を示していないときに活性状態とされて１０２
４列から８列を選択するための選択信号を上記トランス
ファゲート手段ＴＧ１、ＴＧ２…に出力、つまり、８本
のＩ／Ｏ線に対してそれぞれ１本のビット線がトランス
ファゲート手段ＴＧ１、ＴＧ２…を介して接続されるよ
うにし、カラムアドレス信号が置換された列を示してい
ると非活性状態とされ、各ビット線に対してデコーダ部
を有しているカラムデコーダとを備えているものであ
る。

【００７５】１０はカラムアドレス信号を受けて上記カ
ラム冗長メモリセルアレイ３の複数の列からカラムアド
レス信号が示す列の冗長用メモリセルを選択するための
冗長用列選択手段で、この実施例１では３２本の冗長用
ビット線に対応して設けられ、置換されたビット線が接
続されるＩ／Ｏ線９に接続されるトランスファゲート
と、７ビットのカラムアドレス信号を受け、カラムアド
レス信号が置換された列を示していると活性状態とされ
てカラムアドレス信号が示す列を選択するための選択信
号を上記トランスファゲート手段に出力、つまり、カラ
ムアドレス信号が示す列の冗長用ビット線を対応したＩ
／Ｏ線にトランスファゲート手段を介して接続されるよ
うにし、カラムアドレス信号が置換された列を示してい
ないときに非活性状態とされ、各冗長用ビット線に対し
てデコーダ部を有している冗長用カラムデコーダとを備
えたものである。

【００７６】１１は書き込み／読み出し手段で、この実
施例１では、上記８本のＩ／Ｏ線に対応して設けられ、
それぞれが、図２に示すように読み出し時に対応したＩ
／Ｏ線９（Ｉ／Ｏ１…）に定電流を流すための定電流源
Ｉ１…と、対応したＩ／Ｏ線９（Ｉ／Ｏ１…）に現れた
電位を検知、増幅して対応したデータ入出力線１２に読
み出しデータを出力するためのセンスアンプＳ／Ａ１…
とを有し、書き込み時に対応したデータ入出力線１２の
書き込みデータに基づいて対応したＩ／Ｏ線９（Ｉ／Ｏ
１…）に正の電圧を与える書き込み回路とを有している
ものである。

【００７７】１４はアドレス信号と内部アドレス信号
（消去動作時用もしくはリペア前消去動作時用）とセレ
クト（SEL ）信号を受け、このセレクト信号に基づい
て、アドレス信号と内部アドレス信号のうちの一方のア
ドレス信号を上記行選択手段６及び列選択手段８に出力
するセレクタからなるアドレス選択手段である。

【００７８】２０はアップ（UP）信号及びリセット(RES
ET) 信号を受け、リセット信号によりリセットされ、ア
ップ信号を受けることによって次のアドレスとなるリペ
ア前消去動作時用内部アドレス信号を上記アドレス選択
手段１４に出力するとともに、キャリー（CARRY ）信号
を出力するリペア前消去動作時用内部アドレス信号発生
手段で、上記従来例で説明した消去動作時用内部アドレ
ス信号発生手段１５と兼用されたものでも良く、この実
施例１においてはリペア前消去動作時用内部アドレス信
号発生手段として機能する時には図３に示すように、ア
ップ信号を受けると１つカウントアップして１０ビット
からなるリペア前消去動作時用内部アドレス信号を出力
するアドレスカウンタ２０ａと、このアドレスカウンタ
２０ａからの１０ビットのリペア前消去動作時用内部ア
ドレス信号の各ビットに対応して設けられ、それぞれが
対応したビットの信号を伝達する１０本の共通内部アド
レス信号線２０ｂと、この共通内部アドレス信号線２０
ｂの各線に対応して設けられ、１０ビットのロウアドレ
ス信号として伝達するための行用内部アドレス信号供給
手段となるロウ用内部アドレス信号線２０ｃと、上記共
通内部アドレス信号線２０ｂの各線に対応して設けら
れ、１０ビットのカラムアドレス信号として伝達するた
めの列用内部アドレス信号供給手段となるカラム用内部
アドレス信号線２０ｄとを有しているものである。

【００７９】１６は上記メモリセルの消去動作時（消去
及び消去ベリファイを含み、リペア前消去動作テスト、
リペア後消去動作テスト及び通常動作時の消去動作を含
む）、書き込み動作時、読み出し動作時に、上記メモリ
セルのコントロールゲート電極及びソース電極それぞれ
に所定の電圧を与えるためのボルテージドライバからな
る電圧発生手段である。１７はスタート（START ）信
号、検知手段１３（図１には図示せず）からのイレーズ
パス信号及び上記消去動作時用内部アドレス信号発生手
段１５（上記リペア前消去動作時用内部アドレス信号発
生手段２０が兼用しても良い）からのキャリー信号を受
け、上記選択手段１４へのセレクト信号、上記消去動作
時用内部アドレス信号発生手段１５へのアップ信号及び
リセット信号、上記電圧発生手段１６への電圧供給要求
信号、エラー（ERROR ）信号及びコンプリート信号（CO
MPLETE）信号を出力するオートイレーズシーケンス制御
ロジック部である消去動作テスト制御手段を兼ねた消去
動作制御手段で、図１５に示すフローチャートに基づい
て動作するものである。

【００８０】２１は上記８本のデータ入出力線１２に現
れた上記書き込み／読み出し手段１１のセンスアンプに
て増幅された読み出しデータを受けるとともに、上記リ
ペア前消去動作時用内部アドレス信号発生手段２０から
のカラムアドレス信号の下位３ビットの信号及びクロッ
ク（CLK ）信号を受け、受けたカラムアドレス信号の下
位３ビットの信号に基づいて受けた８つの読み出しデー
タの一つを選択し、受けたクロック信号に同期して、選
択した読み出しデータが“Ｌ”レベル、つまり選択され
たメモリセルが消去された状態を示すとダウン（DOWN）
信号を出力、 つまり“Ｈ”レベルの信号を出力し、選択
した読み出しデータが“Ｈ”レベル、つまり選択された
メモリセルがいまだ消去されていない状態を示すとダウ
ン（DOWN）信号を出力しない、つまり、出力として
“Ｌ”レベルのままであるセレクタからなるデータ選択
手段である。

【００８１】２２はロード（LOAD）信号を受けてカウン
ト値を初期値にリセットされ、上記データ選択手段２１
からのダウン信号を受けるたびに、上記初期値から順次
一つづつカウントダウンさせ、カウントダウンした値が
０になるとボロー（BORROW）信号を出力するＰＡＳＳメ
モリセルカウンタからなる消去メモリセル計数手段で、
上記データ選択手段２１とで、所定数のメモリセル、こ
の実施例１では１０２４のメモリセル（各行に１つでか
つ各列に１つ、つまり、１０２４行１０２４列のマトリ
クス状に配置された１０２４×１０２４個のメモリセル
のうち対角線に配置された１０２４個のメモリセル）の
うちの所定割合、この実施例１では９５％（カラム及び
ロウ冗長メモリセルアレイ３及び４で置換可能な割合、
つまり９５．３＝（１０２４−１６−３２）／１０２４
×１００、１０２４は上記所定数のメモリセルの数、１
６はロウ冗長メモリセルアレイ４にて置換可能なメモリ
セルの数、３２はカラム冗長メモリセルアレイ３にて置
換可能なメモリセルの数）以上のメモリセルが消去状態
であると完了とし、それ未満であると未完了との出力を
行う検出手段を構成しているものである。

【００８２】２３はスタート（START ）信号、上記リペ
ア前消去動作時用内部アドレス信号発生手段２０からの
キャリー信号、上記データ選択手段２１からのダウン信
号及び上記消去メモリセル計数手段２２からのボロー信
号を受け、上記アドレス選択手段１４へのセレクト信
号、上記リペア前消去動作時用内部アドレス信号発生手
段２０へのアップ信号及びリセット信号、上記データ選
択手段２１へのクロック信号、上記消去メモリセル計数
手段２２へのロード信号、上記電圧発生手段１６への電
圧供給要求信号、エラー（ERROR ）信号、コンプリート
信号（COMPLETE）信号を出力するリペア前イレーズシー
ケンス制御ロジック部である消去動作テスト制御手段
で、図４及び図５に示すフローチャートに基づいて動作
するものである。

【００８３】１８はチップイネーブル（／ＣＥ）信号、
アウトプットイネーブル（／ＯＥ）信号及びライトイネ
ーブル（／ＷＥ）信号を受け、データ入出力端子に接続
されるデータ線１９及びデータ入出力線１２に接続さ
れ、不揮発性半導体記憶装置１における種々の制御を行
うとともに、データの入出力を制御するコマンド・ステ
ータス・Ｉ／Ｏ制御ロジック部である制御手段で、消去
動作においては、上記消去動作制御手段１７へスタート
（START ）信号を出力し、上記消去動作制御手段１７か
らのエラー信号及びコンプリート信号を受け取り、消去
動作の状態を不揮発性半導体記憶装置１の外部へ出力す
るとともに、リペア前の消去動作テストにおいては、上
記消去動作テスト制御手段２３へスタート（START ）信
号を出力し、上記消去動作制御手段１７からのエラー信
号、コンプリート信号及びアドレス信号を受け取り、リ
ペア前の消去動作の状態及び消去動作不良のメモリセル
のアドレスを不揮発性半導体記憶装置１の外部へ出力す
るものである。

【００８４】なお、上記行選択手段６、上記列選択手段
８及びデータ選択手段２１によって、アドレス信号を受
け、上記メモリセルアレイ２の複数のメモリセルから１
つのメモリセルを選択するための選択手段を構成してい
るものである。また、消去メモリセル計数手段２２及び
消去動作テスト制御手段２３によって、消去動作テスト
時に、１消去ブロックを構成するメモリセルアレイ２の
複数のメモリセルを一括して消去動作を行わせ、この一
括消去動作後に、上記アドレス信号発生手段であるリペ
ア前消去動作時用内部アドレス信号発生手段２０から上
記メモリセルアレイ２の複数のメモリセルのうちの所定
数のメモリセルを順次選択させるアドレス信号を出力さ
せ、順次選択された所定数のメモリセルからの読み出し
データを受け、所定数のメモリセルのうち所定割合以上
のメモリセルの消去動作が完了していると消去動作完了
とし、所定割合未満であると消去動作未完了とするテス
ト用制御手段を構成しているものである。

【００８５】次に、このように構成された不揮発性半導
体記憶装置の動作について、主として図４及び図５に示
したフローチャートに基づいてリペア前の消去動作テス
トのテスト方法を説明する。このリペア前の消去動作テ
ストは、ウェハ製造工程まで完了した不揮発性半導体記
憶装置１に対して、検出された不良のメモリセルをカラ
ムまたはロウ冗長メモリセルアレイ３または４の冗長メ
モリセルに置き換えるリペア工程の前に行われるもので
ある。

【００８６】まず、制御手段１８がリペア前の消去動作
のテストの指令を受けると、スタート信号を消去動作テ
スト制御手段２３に与える。このリペア前の消去動作の
指令は、チップイネーブル信号、アウトプットイネーブ
ル信号及びライトイネーブル信号を受ける端子、データ
線１９すべてあるいは一部にある組み合わせられた信号
を与えることにより行えば良いものである。

【００８７】消去動作テスト制御手段２３はスタート信
号を受けると、図４及び図５に示したフローチャートに
基づきリペア前の消去動作テストに入る。すなわち、ス
テップＳ１００にてリペア前の消去動作を開始すると、
ステップＳ２００に示すように、内蔵する消去回数カウ
ンタのカウンタ値Ｘを０にするとともに、アドレス選択
手段１４にセレクト信号を出力してアドレス選択手段１
４がリペア前消去動作時用内部アドレス信号発生手段２
０からのリペア前消去動作時用内部アドレス信号を行及
び列選択手段６及び８に与えるようにする。

【００８８】次に、ステップＳ３００にて、１消去ブロ
ック（この実施例１ではメモリセルアレイ２における１
０２４×１０２４のメモリセルすべてとしているが、こ
れに限られるものではなく、メモリセルアレイを複数に
分割した分割単位としても良い）のすべてのメモリセル
に対して、所定時間（例えば、１０ｍｓ）、一括消去動
作を行わせる。つまり、電圧発生手段１６へリペア前の
消去動作の電圧供給要求信号を出力し、電圧発生手段１
６がメモリセルに対して上記所定時間、ソース電極に正
の電位を、コントロールゲート電極に接地電位を与え、
メモリセルのフローティングゲート電極に蓄積されてい
る電子をソース電極に引き抜かせる。この時、ドレイン
電極はフローティング状態にされている。

【００８９】この一括消去動作が終了すると、ステップ
Ｓ４００に進み、リペア前消去動作時用内部アドレス信
号発生手段２０からのリペア前消去動作時用内部アドレ
ス信号に基づいて順次数百アドレス分のメモリセル、こ
の実施例１では１０２４個のメモリセルのイレーズベリ
ファイを行なわせ（ステップＳ４１０）、データ選択手
段２１と消去メモリセル計数手段２２とで構成される検
出手段によってこのイレーズベリファイが行われたメモ
リセルのうち消去状態にされているメモリセルがどの程
度あるかを検出し、消去状態にされているメモリセルが
全体のメモリセルに対して規定割合、この実施例１では
９５％［＝｛（チェックポイントの数）−（ロウ冗長メ
モリセルアレイの行数）−（カラム冗長メモリセルアレ
イの列数）｝／（チェックポイントの数）×１００＝
（１０２４−１６−３２）／１０２４×１００］以上で
あるかいなかを判定させ（ステップＳ４２０）、規定割
合以上であればメモリセルアレイ２におけるメモリセル
はリペア前の消去動作テストにパスしたとしてステップ
Ｓ５００に進みリペア前の消去動作テストを終了し、規
定割合未満であればステップＳ６００に進む。

【００９０】このステップＳ４００について、さらに図
５を用いて詳細に説明する。ステップＳ３００にて一括
消去動作が終了すると、ステップＳ４０１にてリペア前
消去動作時用内部アドレス信号発生手段２０にリセット
信号を出力してアドレスカウンタ２０ａからの消去ベリ
ファイアドレスＡ（リペア前消去動作時用内部アドレス
信号）を０アドレスに設定させるとともに、消去メモリ
セル計数手段２２にロード信号を出力して消去メモリセ
ル計数手段２２のカウント値ＰＣＭを初期値（ＡMAX ×
ratio 、ＡMAX はイレーズベリファイを、ratio は上記
規定割合をそれぞれ示し、この実施例１ではＡMAX は１
０２４、ratio は９５％であり、初期値は９７３であ
る）に設定させる。

【００９１】ステップＳ４０２において、リペア前消去
動作時用内部アドレス信号発生手段２０からの行選択手
段６に与えるロウアドレス（ＲＯＷ）をアドレスカウン
タ２０ａからの消去ベリファイアドレスＡから得た函数
ｆｎＲ（Ａ）とし、リペア前消去動作時用内部アドレス
信号発生手段２０からの列選択手段８に与えるカラムア
ドレス（ＣＯＬ）をアドレスカウンタ２０ａからの消去
ベリファイアドレスＡから得た函数ｆｎＣ（Ａ）とし、
リペア前消去動作時用内部アドレス信号発生手段２０か
らのデータ選択手段２１に与えるアドレス（Ｄ）をアド
レスカウンタ２０ａからの消去ベリファイアドレスＡか
ら得た函数ｆｎＤ（Ａ）とする。

【００９２】なお、ｆｎＲ（Ａ）＝Ａ、ｆｎＣ（Ａ）＝
Ａ＆０×７ｆ、ｆｎＤ（Ａ）＝Ａ》７であり、Ａは消去
ベリファイアドレスを、＆はビットアンドを、》は論理
的右シフトを、０×７ｆは１６進数で表現された値７Ｆ
を意味しているものである。上記実施例１では、ロウア
ドレスはアドレスカウンタ２０ａからの１０ビットの消
去ベリファイアドレスＡと同じ１０ビットのアドレスで
あり、カラムアドレスはアドレスカウンタ２０ａからの
１０ビットの消去ベリファイアドレスＡの上位７ビット
からなるアドレスであり、アドレス（Ｄ）はアドレスカ
ウンタ２０ａからの１０ビットの消去ベリファイアドレ
スＡの下位３ビットからなるアドレスである。また、リ
ペア前消去動作時用内部アドレス信号発生手段２０がリ
セット信号により、アドレスカウンタ２０ａからの消去
ベリファイアドレスＡを０アドレスとしてロウアドレ
ス、カラムアドレス及びアドレス（Ｄ）を出力し、アッ
プ信号を受けるごとにアドレスカウンタ２０ａの消去ベ
リファイアドレスＡに１を足してこの１を足したアドレ
スに基づいてロウアドレス、カラムアドレス及びアドレ
ス（Ｄ）を出力しているものである。

【００９３】次に、ステップ４０３にて、アドレスカウ
ンタ２０ａからの消去ベリファイアドレスＡに基づいた
ロウアドレス及びカラムアドレスにてイレーズベリファ
イを行う。つまり、アドレスカウンタ２０ａからの消去
ベリファイアドレスＡに基づいたロウアドレスを受けた
行選択手段６にてメモリセルアレイ２の特定の行のワー
ド線が選択されるとともに、アドレスカウンタ２０ａか
らの消去ベリファイアドレスＡに基づいたカラムアドレ
スを受けた列選択手段８にてメモリセル２の特定の列の
ビット線が選択され、消去ベリファイアドレスＡに基づ
いたロウアドレス及びカラムアドレスに位置するメモリ
セルの内容が、この実施令１においては８本のＩ／Ｏ線
９に読み出されることになる。この時、電圧発生手段１
６はイレーズベリファイの電圧供給要求信号を受け、選
択されたワード線に対して通常読み出し時の正の電圧よ
り低い正の電圧を与え、ソース電極に接地電位を与えて
いるものである。

【００９４】このようにして読み出されたＩ／Ｏ線９上
の情報は書き込み／読み出し手段１１で検知、増幅され
て入出力データ線１２に伝達されてデータ選択手段２１
に入力される。このデータ選択手段２１では、ステップ
Ｓ４０４にて示すように、リペア前消去動作時用内部ア
ドレス信号発生手段２０からのアドレス（Ｄ）に基づい
て８本の入出力データ線１２に現れた情報の内の１本の
入出力データ線１２に現れた情報を選択し、受けたクロ
ック信号に同期して、選択した読み出しデータが“Ｌ”
レベル、つまり選択されたメモリセルが消去された状態
を示すとダウン（DOWN）信号を出力、 つまり“Ｈ”レベ
ルの信号を出力し、選択した読み出しデータが“Ｈ”レ
ベル、つまり選択されたメモリセルがいまだ消去されて
いない状態を示すとダウン（DOWN）信号を出力しない、
つまり、出力として“Ｌ”レベルのままである。

【００９５】また、クロック信号に同期して、データ選
択手段２１の出力状態を取り込み、データ選択手段２１
の出力が“Ｌ”レベルであると、選択されたメモリセル
がいまだ消去されていない状態を示しているので、その
時のリペア前消去動作時用内部アドレス信号発生手段２
０からの消去ベリファイアドレスＡを取り込み、この消
去ベリファイアドレスＡと消去回数カウンタのカウンタ
値Ｘとを併せて消去動作未完了メモリセルのアドレスと
して制御手段１８に送り、不揮発性半導体記憶装置１の
外部に伝達される。このステップＳ４０４にて、データ
選択手段２１にてダウン信号が出力されていればステッ
プＳ４０５に進み、ダウン信号が出力されていなければ
ステップＳ４０７へ進む。

【００９６】ステップＳ４０５では、ダウン信号を受け
た消去メモリセル計数手段２２はそのカウント値ＰＣＭ
を１引いた値にし、ステップＳ４０６にて消去メモリセ
ル計数手段２２がそのカウント値ＰＣＭが０であるか否
かを判断して０になればボロー信号を出力し、０でなけ
ればボロー信号を出力しない。ボロー信号を受けると図
４のステップＳ５００に進み、メモリセルアレイ２にお
けるメモリセルはリペア前の消去動作テストにパスした
としてコンプリート信号を制御手段１８に出力する。ボ
ロー信号を受けないとステップ４０７に進む。

【００９７】ステップＳ４０７にて、消去ベリファイア
ドレスＡに１を足してステップＳ４０８に進む。つま
り、アップ信号をリペア前消去動作時用内部アドレス信
号発生手段２０に与え、その消去動作時用内部アドレス
信号を次の消去動作時用内部アドレス信号として出力さ
せる。また、ステップＳ４０８ではリペア前消去動作時
用内部アドレス信号発生手段２０からの消去ベリファイ
アドレスＡが最終アドレスＡMAX 、この実施例１では１
０２４番目であるか否かが判定される。つまり、リペア
前消去動作時用内部アドレス信号発生手段２０からのキ
ャリー信号を受けて最終アドレスＡMAX であるか否かを
判定しているものである。

【００９８】ステップＳ４０８にて、リペア前消去動作
時用内部アドレス信号発生手段２０からの消去ベリファ
イアドレスＡが最終アドレスＡMAX でないと判定される
と、ステップＳ４０２に戻り、リペア前消去動作時用内
部アドレス信号発生手段２０からの消去ベリファイアド
レスＡによって選択されるメモリセルのイレーズベリフ
ァイを行い、ステップＳ４０３→Ｓ４０４→Ｓ４０５→
Ｓ４０６→４０７（Ｓ５００）→Ｓ４０８と繰り返され
る。この一連の動作がステップＳ４０６にてボロー信号
が出力されない限り最終アドレスまで繰り返され、ステ
ップＳ４０８にてリペア前消去動作時用内部アドレス信
号発生手段２０からの消去ベリファイアドレスＡが最終
アドレスＡMAX で判定されると図４に示すステップＳ６
００に進む。

【００９９】ステップＳ６００では、消去回数カウンタ
のカウンタ値Ｘに１を足してステップＳ７００に進ん
で、消去回数カウンタのカウンタ値Ｘと最大印加消去パ
ルス数ＸMAX とを比較して消去回数カウンタのカウンタ
値Ｘが最大印加消去パルス数ＸMAX より少なければステ
ップＳ３００に戻り、所定時間一括消去動作が行われ、
ステップＳ４００→Ｓ５００→Ｓ６００（Ｓ５００）→
Ｓ７００と繰り返される。この一連の動作がステップＳ
４００にてリペア前消去動作完了、つまり、図５に示す
ステップＳ４０６にてボロー信号が出力されない限り最
大印加消去パルス数ＸMAX まで繰り返され、ステップＳ
７００にて消去回数カウンタのカウンタ値Ｘが最大印加
消去パルス数ＸMAX と判定されるとステップＳ８００に
進み、この不揮発性半導体記憶装置１は消去動作不良の
メモリセルが規定割合以上ある、つまり、ロウ冗長メモ
リセルアレイ４及びカラム冗長メモリセルアレイ３では
置換できる数以上消去動作不良のメモリセルがあると判
断して不良とするものある。

【０１００】なお、最大印加消去パルス数ＸMAX は、消
去スピードの最も早いと思われるメモリセルを基準に、
このメモリセルがオーバーイレーズ状態、つまり、しき
い値電圧が０Ｖ以下になってディプレッション型のトラ
ンジスタになる前のトータル印加時間に基づいて決定さ
れるものである。ステップＳ８００で消去動作不良のメ
モリセルが規定割合以上あると判断すると、消去動作を
終了する。つまり、エラー信号を制御手段１８に出力
し、制御手段１８が不揮発性半導体記憶装置１の外部に
エラー信号を出力することになる。このエラー信号が出
力されると、この不揮発性半導体記憶装置１は不良品と
して扱われることになる。

【０１０１】一方、ステップＳ５００にて、消去動作不
良のメモリセルが規定割合未満、つまり、消去動作が完
了したメモリセルが規定割合以上であると判断される
と、消去動作を終了する。つまり、コンプリート信号を
制御手段１８に出力し、制御手段１８が不揮発性半導体
記憶装置１の外部にコンプリート信号を出力することに
なる。このコンプリート信号が出力されると、この不揮
発性半導体記憶装置１は、例え、消去動作不良のメモリ
セルがあったとしても、その数はロウ冗長メモリセルア
レイ４及びカラム冗長メモリセルアレイ３で置換できる
数以内であると判断して良品として扱われることにな
る。

【０１０２】上記のように構成された不揮発性半導体記
憶装置においては、すべてのメモリセルの消去スピード
が同じでないことから、リペア前消去動作テスト制御手
段２２の基、上記のように、短い一定時間にて１消去ブ
ロックのすべてのメモリセルの一括消去を行い、１消去
ブロックのうちの所定数のメモリセルについて消去ベリ
ファイを行い、消去ベリファイにて規定割合未満のメモ
リセルしか消去されていないと判定されると、一括消去
及び消去ベリファイを最大印加消去パルス数ＸMAX 内で
規定割合以上のメモリセルが消去状態になるまで繰り返
えされ、規定割合以上のメモリセルが消去状態になると
良品とされ、最大印加消去パルス数ＸMAX まで一括消去
されても規定割合未満しか消去状態のメモリセルが存在
しないと、不良品とされるリペア前消去動作テストを行
っているものである。

【０１０３】そして、このリペア前消去動作テストにて
良品とされた不揮発性半導体記憶装置は、リペア前消去
動作テストにて消去状態不良とされたメモリセルが存在
する行または列を、ロウ冗長メモリセルアレイ４及びカ
ラム冗長メモリセルアレイ３の行または列と置き換えら
れる。この時、従来例で説明した消去状態テストにて不
良のメモリセルとして検出されたメモリセルが存在する
行または列も、ロウ冗長メモリセルアレイ４及びカラム
冗長メモリセルアレイ３の行または列と置き換えられ
る。その後、上記従来例で説明したと同様に、例えば、
製品スペックに対してある程度のタイミングマージン、
電圧マージン、温度マージン等が確保されているか否か
をチェックするために、消去動作制御手段１７の制御の
基、リペア後の消去動作テストが行われるものである。

【０１０４】ところで、上記不揮発性半導体記憶装置１
のリペア前消去動作テストにおいては、１消去ブロック
のうちの所定数、つまり上記実施例１においては１０２
４×１０２４個のうちの１０２４個のメモリセルについ
て消去ベリファイを行っており、また、消去ベリファイ
を行う１０２４個のメモリセルを図３に示したリペア前
消去動作時用内部アドレス信号発生手段２０にて選択し
ているものである。

【０１０５】このように１消去ブロックのうちの所定数
だけを消去ベリファイしている理由を以下に説明する。
図３に示すリペア前消去動作時用内部アドレス信号発生
手段２０は、アドレスカウンタ２０ａにて出力されるア
ドレスを、ロウアドレス及びカラムアドレス共通に用い
ている構成にしているものである。したがって、行選択
手段６及び列選択手段８にて選択され、かつ、データ選
択手段２１にて選択されて出力されるデータは、図６に
示すように、メモリセルアレイ２の対角線上に位置する
メモリセルからのデータになる。なお、図６はメモリセ
ルアレイ１の一部（３２×３２）におけるメモリセルを
格子上にて示し、リペア前消去動作時用内部アドレス信
号発生手段２０にて選択されるメモリセルの位置を○印
にて示したものである。

【０１０６】このように、メモリセルアレイ１の対角線
上に位置するメモリセルに対して消去ベリファイを行う
ものとしているため、各行に対して１個、各列に対して
も１個だけのメモリセルの消去ベリファイが行われるこ
とになる。メモリセルアレイ２においては、一般に行単
位、列単位で不良が発生することが多いため、各行に対
して１個、各列に対して１個の消去ベリファイを行え
ば、メモリセルの消去完了の分布を見誤る恐れが少な
く、しかも、メモリセルアレイ１における不良メモリセ
ルのロウまたはカラム冗長メモリセルアレイ４または３
への置換は、行単位、列単位で行われるため、各行、各
列当たり１個のメモリセルについて消去動作の不良が存
在すればその行、列はすべて置換されるため、同じ行に
位置する他のメモリセルについてまで消去ベリファイを
行う必要がないものである。

【０１０７】しかも、各行に対して１個、各列に対して
も１個だけのメモリセルの消去ベリファイが行われるた
め、｛（チェックポイントの数）−（ロウ冗長メモリセ
ルアレイの行数）−（カラム冗長メモリセルアレイの列
数）｝／（チェックポイントの数）×１００を、リペア
前の消去動作テストにおいて、良品と不良品とを区別す
るための、消去状態にされたメモリセルの所定割合とす
ることができ、１消去ブロック内でのメモリセルの消去
状態の分布を見誤る恐れが少ないものである。なお、１
行に２個以上のメモリセルの消去ベリファイを行うもの
とするとし、規定割合を上記式に基づいたものとする
と、規定割合未満であっても良品が存在する可能性があ
り、そのため、規定割合を上記式に基づいたものより低
いものとすると、不良品を良品とする可能性が生じて１
消去ブロック内でのメモリセルの消去状態の分布を見誤
る恐れが生じてくるものである。

【０１０８】上記のように構成された不揮発性半導体記
憶装置にあっては、従来行えなかった、消去動作不良の
メモリセルの冗長メモリセルへの置き換えが可能となっ
たため、歩留まりが向上するという効果を有するもので
ある。

【０１０９】実施例２．図７ないし図９はこの発明の実
施例２を示すものである。この実施例２と上記実施例１
との相違点は、リペア前に一括消去後、消去ベリファイ
を行うメモリセルを選択するためにアドレス信号を発生
するリペア前消去動作時用内部アドレス信号発生手段２
０からのアドレス信号の発生の仕方を変えただけであ
り、その他の点については上記実施例１と全く同様であ
る。

【０１１０】従って、リペア前消去動作時用内部アドレ
ス信号発生手段２０について、主として説明する。図７
はこの実施例２に用いられるリペア前消去動作時用内部
アドレス信号発生手段２０を示すものであり、アップ信
号を受けると１つカウントアップして１０ビットからな
るリペア前消去動作時用内部アドレス信号を出力するア
ドレスカウンタ２０ａと、このアドレスカウンタ２０ａ
からの１０ビットのリペア前消去動作時用内部アドレス
信号の各ビットに対応して設けられ、それぞれが対応し
たビットの信号を伝達する１０本の共通内部アドレス信
号線２０ｂと、この共通内部アドレス信号線２０ｂの各
線に対応して設けられ、共通内部アドレス信号線２０ｂ
の各線に対してスクランブルをかけて、つまり、この実
施例では上位２ビットを下位２ビットになるようにし
て、１０ビットのロウアドレス信号として伝達するため
のロウ用内部アドレス信号線２０ｃと、上記共通内部ア
ドレス信号線２０ｂの各線に対応して設けられ、１０ビ
ットのカラムアドレス信号として伝達するためのカラム
用内部アドレス信号線２０ｄとを有しているものであ
る。

【０１１１】このように構成したことにより、上記実施
例１と同様に、一回の消去ベリファイにおいて、各行に
対して１個、各列に対しても１個だけのメモリセルの消
去ベリファイが行われるので、上記実施例１と同様に動
作し、同様の効果を奏する他、メモリセルアレイ２にお
ける消去ベリファイを行われるメモリセルの分布がばら
ばらになり、メモリセルアレイ２における右上、左下に
位置するメモリセルも消去ベリファイが行われるため、
製造工程において多少のバラツキか生じても、消去完了
チェックの信頼度がさらに向上するという効果を有して
いるものである。

【０１１２】すなわち、カラムアドレスはアップ信号を
受けるたびに、１番地づづ増加したアドレスとされるも
のの、ロウアドレスはアップ信号を受けるたびに、複数
番地増加したアドレスとされるものである。

【０１１３】この点につき、さらに図８及び図９を用い
て概念的に説明する。つまり、この実施例２において
は、１消去ブロックとして１０２４×１０２４のメモリ
セルを対象としているが、図面に書き表しがたいので、
１消去ブロックとして３２×３２のメモリセルを対象と
したものを図示して説明する。この場合、図８に示すよ
うに、アドレスカウンタ２０ａからは６ビットのリペア
前消去動作時用内部アドレス信号が出力され、カラムア
ドレス信号としてリペア前消去動作時用内部アドレス信
号そのままの形で出力され、つまり、Ｑ０→Ｃ０、Ｑ１
→Ｃ１、Ｑ２→Ｃ２、Ｑ３→Ｃ３、Ｑ４→Ｃ４、Ｑ５→
Ｃ５として出力され、ロウアドレス信号としてリペア前
消去動作時用内部アドレス信号の上位２ビットを下位２
ビットになるようにして出力され、つまりＱ０→Ｒ２、
Ｑ１→Ｒ３、Ｑ２→Ｒ４、Ｑ３→Ｒ５、Ｑ４→Ｒ０、Ｑ
５→Ｒ１として出力されるものである。

【０１１４】その結果、一回の消去ベリファイにおい
て、図９に○印にて示すように、アップ信号を受けるた
びにカラムアドレスは１番地づつ、ロウアドレスは４番
地づづずれたメモリセルが消去ベリファイされることに
なり、１消去ブロックにおける消去ベリファイが行われ
るメモリセルの分布は全体に散らばることになる。な
お、この実施例２においては、ロウアドレスにスクラン
ブルをかけた構成にしたが、カラムアドレスにスクラン
ブルをかけた構成にしてもよいものである。この場合、
１消去ブロックにおける消去ベリファイが行われるメモ
リセルの分布は、図９を９０゜回転させた状態に分布す
ることになるものであり、同様の効果を奏するものであ
る。

【０１１５】実施例３．図１０ないし図１２はこの発明
の実施例３を示すものである。この実施例３と上記実施
例１との相違点は、上記実施例１のものが１消去ブロッ
ク、つまり、メモリセルアレイ２が１０２４×１０２４
のメモリセルを有して、ロウの数とカラムの数が同じも
のを対象としているが、この実施例３のものは１消去ブ
ロックのロウの数がカラムの数より多い、つまり、ロウ
の数がカラムの数の２倍、例えば１０２４×５１２のメ
モリセルになっているものを対象としているものであ
り、基本的には、リペア前に一括消去後、消去ベリファ
イを行うメモリセルを選択するためにアドレス信号を発
生するリペア前消去動作時用内部アドレス信号発生手段
２０からのアドレス信号の発生の仕方を変え、その他の
点については上記実施例１と全く同様にして対処できる
ものである。

【０１１６】従って、リペア前消去動作時用内部アドレ
ス信号発生手段２０について、主として説明する。図１
０はこの実施例３に用いられるリペア前消去動作時用内
部アドレス信号発生手段２０を示すものであり、アップ
信号を受けると１つカウントアップして９ビット（１消
去ブロックのカラムの数が５１２であるため、９ビット
で良い）からなるリペア前消去動作時用内部アドレス信
号を出力するアドレスカウンタ２０ａと、このアドレス
カウンタ２０ａからの９ビットのリペア前消去動作時用
内部アドレス信号の各ビットに対応して設けられ、それ
ぞれが対応したビットの信号を伝達する９本の共通内部
アドレス信号線２０ｂと、この共通内部アドレス信号線
２０ｂの各線に対応して設けられるとともに、中間のビ
ットに対して最下位ビットを追加して設けられ、１０ビ
ットのロウアドレス信号を伝達するためのロウ用内部ア
ドレス信号線２０ｃと、上記共通内部アドレス信号線２
０ｂの各線に対応して設けられ、共通内部アドレス信号
線２０ｂの各線に対してスクランブルをかけて、つま
り、この実施例では上位２ビットを下位２ビットになる
ようにして、９ビットのカラムアドレス信号として伝達
するためのカラム用内部アドレス信号線２０ｄとを有し
ているものである。

【０１１７】つまり、アドレスカウンタ２０ａは、１消
去ブロックのカラム数に相当するビット数（カラム用内
部アドレス線２０ｄの数と同じ）のリペア前消去動作時
用内部アドレス信号を共通内部アドレス信号線２０ｂに
出力し、１消去ブロックのロウ数に相当するロウ用内部
アドレス線２０ｃは、その最上位ビットから順に共通内
部アドレス信号線２０ｂの最上位ビットから接続し、残
った下位ビットは共通内部アドレス信号線２０ｂの中間
ビットに接続しているものである。

【０１１８】このように構成したことにより、一回の消
去ベリファイにおいて、各列に対して１個、かつ異なっ
た行のメモリセルの消去ベリファイが行われるので、上
記実施例１と同様の効果を奏する他、メモリセルアレイ
２における消去ベリファイを行われるメモリセルの分布
がばらばらになっているものである。

【０１１９】この点につき、さらに図１１及び図１２を
用いて概念的に説明する。つまり、この実施例３におい
ては、１消去ブロックとして１０２４×５１２のメモリ
セルを対象としているが、図面に書き表しがたいので、
１消去ブロックとして３２×１６のメモリセルを対象と
したものを図示して説明する。この場合、図１１に示す
ように、アドレスカウンタ２０ａからは４ビットのリペ
ア前消去動作時用内部アドレス信号が出力され、カラム
アドレス信号としてペア前消去動作時用内部アドレス信
号の上位２ビットを下位２ビットになるようにして出力
され、つまり、Ｑ０→Ｃ２、Ｑ１→Ｃ３、Ｑ２→Ｃ０、
Ｑ３→Ｃ１として出力され、ロウアドレス信号としてリ
ペア前消去動作時用内部アドレス信号の３ビット目、つ
まり、カラムアドレス信号として入れ替えられる上位２
ビットの下位のビットを最下位ビットとし、２ビット目
以降リペア前消去動作時用内部アドレス信号の１ビット
目以降となるようにして出力され、つまりＱ０→Ｒ１、
Ｑ１→Ｒ２、Ｑ２→Ｒ３及びＲ０、Ｑ３→Ｒ４として出
力されるものである。

【０１２０】その結果、一回の消去ベリファイにおい
て、図１２に○印にて示すように、アップ信号を受ける
たびにカラムアドレス及びロウアドレスが異なったメモ
リセルが消去ベリファイされることになり、１消去ブロ
ックにおける消去ベリファイが行われるメモリセルの分
布は全体に散らばることになる。なお、この実施例３に
おいては、１消去ブロック当たり、ロウの数がカラムの
数の２倍のものを示したが、逆に、カラムの数がロウの
数の２倍の場合には、図１０及び図１１に示したロウ用
内部アドレス信号線２０ｃをカラム用内部アドレス信号
線２０ｄに、カラム用内部アドレス信号線２０ｄをロウ
用内部アドレス信号線２０ｃに変更すれば良く、実施例
３と同様の効果を奏するものである。

【０１２１】実施例４．図１３ないし図１５はこの発明
の実施例４を示すものである。この実施例４と上記実施
例１との相違点は、上記実施例１のものが１消去ブロッ
ク、つまり、メモリセルアレイ２が１０２４×１０２４
のメモリセルを有して、ロウの数とカラムの数が同じも
のを対象としているが、この実施例４のものは１消去ブ
ロックのカラムの数がロウの数より多い、つまり、カラ
ムの数がロウの数の２倍、例えば５１２×１０２４のメ
モリセルになっているものを対象とし、上記実施例３と
はまた別の方法を示すものであり、基本的には、リペア
前に一括消去後、消去ベリファイを行うメモリセルを選
択するためにアドレス信号を発生するリペア前消去動作
時用内部アドレス信号発生手段２０からのアドレス信号
の発生の仕方を変え、その他の点については上記実施例
１と全く同様にして対処できるものである。

【０１２２】従って、リペア前消去動作時用内部アドレ
ス信号発生手段２０について、主として説明する。図１
３はこの実施例４に用いられるリペア前消去動作時用内
部アドレス信号発生手段２０を示すものであり、アップ
信号を受けると１つカウントアップして１０ビット（１
消去ブロックのカラムの数が１０２４であるため）から
なるリペア前消去動作時用内部アドレス信号を出力する
アドレスカウンタ２０ａと、このアドレスカウンタ２０
ａからのリペア前消去動作時用内部アドレス信号の各ビ
ットに対応して設けられ、それぞれが対応したビットの
信号を伝達する１０本の共通内部アドレス信号線２０ｂ
と、この共通内部アドレス信号線２０ｂの最上位ビット
を除いた９ビットの各線に対応して設けられるととも
に、それぞれが対応したビットの信号を伝達する９ビッ
トのロウアドレス信号を伝達するためのロウ用内部アド
レス信号線２０ｃと、上記共通内部アドレス信号線２０
ｂの各線に対応して設けられ、共通内部アドレス信号線
２０ｂの各線に対応して設けられるとともに、それぞれ
が対応したビットの信号を伝達する１０ビットのカラム
アドレス信号として伝達するためのカラム用内部アドレ
ス信号線２０ｄとを有しているものである。

【０１２３】つまり、アドレスカウンタ２０ａは、１消
去ブロックのカラム数に相当するビット数（カラム用内
部アドレス線２０ｄの数と同じ）のリペア前消去動作時
用内部アドレス信号を共通内部アドレス信号線２０ｂに
出力し、１消去ブロックのロウ数に相当するロウ用内部
アドレス線２０ｃは、その最下位ビットから順に共通内
部アドレス信号線２０ｂの最下位ビットから接続し、残
った共通内部アドレス信号線２０ｂの上位ビットはロウ
アドレス用とは使用しないものである。このように構成
したことにより、一回の消去ベリファイにおいて、各列
に対して１個のメモリセルの消去ベリファイが行われる
ので、上記実施例１と同様の効果を奏するものである。

【０１２４】この点につき、さらに図１４及び図１５を
用いて概念的に説明する。つまり、この実施例４におい
ては、１消去ブロックとして５１２×１０２４のメモリ
セルを対象としているが、図面に書き表しがたいので、
１消去ブロックとして１６×３２のメモリセルを対象と
したものを図示して説明する。この場合、図１４に示す
ように、アドレスカウンタ２０ａからは５ビットのリペ
ア前消去動作時用内部アドレス信号が出力され、カラム
アドレス信号としてペア前消去動作時用内部アドレス信
号をそのまま出力し、ロウアドレス信号としてリペア前
消去動作時用内部アドレス信号の最上位ビットを除いた
４ビットの信号をそのまま出力しているものである。

【０１２５】その結果、一回の消去ベリファイにおい
て、図１５に○印にて示すように、アップ信号を受ける
たびにカラムアドレス及びロウアドレスが異なったメモ
リセルが消去ベリファイされることになる。なお、この
実施例４において、メモリセルアレイ２における消去ベ
リファイを行われるメモリセルの分布がばらばらになる
ようにするには、図７に示した実施例２のように共通内
部アドレス信号線２０ｂとロウ用内部アドレス線２０ｃ
との間にスクランブルをかければ良いものである。

【０１２６】実施例５．図１６ないし図１９はこの発明
の実施例５を示すものであり、図１に示した実施例１と
同一符号は同一又は相当部分を示し、図１６は図１に相
当する不揮発性半導体記憶装置における消去動作に関係
する要部ブロック図であり、図１６において、２は複数
行及び複数列のマトリクス状に配置された複数のメモリ
セルを有したメモリセルアレイで、この実施例１におい
ては、図１７に示すように５１２行、４０９６列にメモ
リセルが配置され、８つのＩ／Ｏ線９に対応して列方向
に８分割されて８つのメモリセルブロック２ａ〜２ｈを
有しているものであり、各行に配置された複数のメモリ
セルのコントロールゲート電極が対応した行のワード線
に接続され、各列に配置された複数のメモリセルのドレ
イン電極が対応した列のビット線に接続され、すべての
メモリセルＭＣのソース電極がソース線に接続されてい
るものである。

【０１２７】２０は上記実施例１に示したものと同様の
リペア前消去動作時用内部アドレス信号発生手段で、図
１８に示すように、アドレスカウンタ２０ａからのリペ
ア前消去動作時用内部アドレス信号のビット数を、行の
数に相当する９ビットにしてあるものである。上記従来
例で説明した消去動作時用内部アドレス信号発生手段１
５と兼用されたものでも良く、この実施例１においては
リペア前消去動作時用内部アドレス信号発生手段として
機能する時には図３に示すように、アップ信号を受ける
と１つカウントアップして１０ビットからなるリペア前
消去動作時用内部アドレス信号を出力するアドレスカウ
ンタ２０ａと、このアドレスカウンタ２０ａからの１０
ビットのリペア前消去動作時用内部アドレス信号の各ビ
ットに対応して設けられ、それぞれが対応したビットの
信号を伝達する１０本の共通内部アドレス信号線２０ｂ
と、この共通内部アドレス信号線２０ｂの各線に対応し
て設けられ、１０ビットのロウアドレス信号として伝達
するためのロウ用内部アドレス信号線２０ｃと、上記共
通内部アドレス信号線２０ｂの各線に対応して設けら
れ、１０ビットのカラムアドレス信号として伝達するた
めのカラム用内部アドレス信号線２０ｄとを有している
ものである。

【０１２８】２４はリセット信号（RESET ）信号、プリ
セット（PRESET）信号、クロック(CLK) 信号を受け、リ
セット信号を受けてリセットされ、プリセット信号を受
けると８本のデータ入出力線１２に現れた上記書き込み
／読み出し手段１１のセンスアンプにて増幅された読み
出しデータを受けて一時ラッチ（保持）し、クロック信
号に基づいて一時ラッチした８つの読みだしデータを順
次シフトしてダウン（DOWN）信号として出力、つまり、
シフトされて読み出されるデータが“Ｌ”レベル、つま
り選択されたメモリセルが消去された状態を示すとダウ
ン（DOWN）信号を出力、 つまり“Ｈ”レベルの信号を出
力し、シフトされて読み出されるデータが“Ｈ”レベ
ル、つまり選択されたメモリセルがいまだ消去されてい
ない状態を示すとダウン（DOWN）信号を出力しない、つ
まり、出力として“Ｌ”レベルのままであるプリセッタ
ブルシフトレジスタのデータ保持手段からなるデータ出
力手段である。

【０１２９】２２はロード（LOAD）信号を受けてカウン
ト値を初期値にリセットされ、上記データ出力手段２４
からのダウン信号を受けるたびに、上記初期値から順次
一つづつカウントダウンさせ、カウントダウンした値が
０になるとボロー（BORROW）信号を出力するＰＡＳＳメ
モリセルカウンタからなる消去メモリセル計数手段で、
上記データ出力手段２４とで、所定数のメモリセル、こ
の実施例５では４０９６のメモリセル（各ブロック２ａ
〜２ｈにおける各行に１つでかつ各列に１つ、つまり、
図１４に示すように、各ブロックの５１２行５１２列の
マトリクス状に配置された５１２×５１２個のメモリセ
ルのうち対角線（図１４に斜線にて示す）に配置された
５１２個のメモリセル）のうちの所定割合（カラム及び
ロウ冗長メモリセルアレイ３及び４で置換可能な割合）
以上のメモリセルが消去状態であると完了とし、それ未
満であると未完了との出力を行う検出手段を構成してい
るものである。

【０１３０】２３はスタート（START ）信号、上記リペ
ア前消去動作時用内部アドレス信号発生手段２０からの
キャリー信号、上記データ出力手段２４からのダウン信
号及び上記消去メモリセル計数手段２２からのボロー信
号を受け、上記アドレス選択手段１４へのセレクト信
号、上記リペア前消去動作時用内部アドレス信号発生手
段２０へのアップ信号及びリセット信号、上記データ出
力手段２４へのクロック信号及びリセット信号及びプリ
セット信号、上記消去メモリセル計数手段２２へのロー
ド信号、上記電圧発生手段１６への電圧供給要求信号、
エラー（ERROR ）信号、コンプリート信号（COMPLETE）
信号を出力するリペア前イレーズシーケンス制御ロジッ
ク部である消去動作テスト制御手段で、図４及び図１９
に示すフローチャートに基づいて動作するものである。

【０１３１】なお、上記行選択手段６及び上記列選択手
段８によって、アドレス信号を受け、上記メモリセルア
レイ２の複数のメモリセルから所定のメモリセルを選択
するための選択手段を構成しているものである。また、
上記消去メモリセル計数手段２２、上記消去動作テスト
制御手段２３及び上記データ出力手段２４によって消去
動作テスト時に、１消去ブロックを構成する上記メモリ
セルアレイ２の複数のメモリセルを一括して消去動作を
行わせ、この一括消去動作後に、上記アドレス信号発生
手段であるリペア前消去動作時用内部アドレス手段発生
手段２０から上記メモリセルアレイ２の複数のメモリセ
ルのうちの所定数のメモリセルを順次選択させるアドレ
ス信号を出力させ、順次選択された所定数のメモリセル
からの読み出しデータを受け、上記所定数のメモリセル
のうち所定割合以上のメモリセルの消去動作が完了して
いると消去動作完了とし、所定割合未満であると消去動
作未完了とするテスト用制御手段を構成しているもので
ある。

【０１３２】次に、このように構成された不揮発性半導
体記憶装置の動作について、主として図４及び図１９に
示したフローチャートに基づいてリペア前の消去動作テ
ストのテスト方法を説明する。まず、制御手段１８がリ
ペア前の消去動作のテストの指令を受けると、スタート
信号を消去動作テスト制御手段２３に与える。消去動作
テスト制御手段２３はスタート信号を受けると、図４及
び図１９に示したフローチャートに基づきリペア前の消
去動作テストに入る。

【０１３３】すなわち、ステップＳ１００にてリペア前
の消去動作を開始すると、ステップＳ２００に示すよう
に、内蔵する消去回数カウンタのカウンタ値Ｘを０にす
るとともに、アドレス選択手段１４にセレクト信号を出
力してアドレス選択手段１４がリペア前消去動作時用内
部アドレス信号発生手段２０からのリペア前消去動作時
用内部アドレス信号を行及び列選択手段６及び８に与え
るようにする。

【０１３４】次に、ステップＳ３００にて、１消去ブロ
ック（この実施例５ではメモリセルアレイ２における５
１２×４０９６のメモリセル）のすべてのメモリセルに
対して、所定時間（例えば、１０ｍｓ）、一括消去動作
を行わせる。つまり、電圧発生手段１６へリペア前の消
去動作の電圧供給要求信号を出力し、電圧発生手段１６
がメモリセルに対して上記所定時間、ソース電極に正の
電位を、コントロールゲート電極に接地電位を与え、メ
モリセルのフローティングゲート電極に蓄積されている
電子をソース電極に引き抜かせる。この時、ドレイン電
極はフローティング状態にされている。

【０１３５】この一括消去動作が終了すると、ステップ
Ｓ４００に進み、この実施例５では４０９６個のメモリ
セルのイレーズベリファイを行なわせ（ステップＳ４１
０）、データ選択手段２１と消去メモリセル計数手段２
２とで構成される検出手段によってこのイレーズベリフ
ァイが行われたメモリセルのうち消去状態にされている
メモリセルがどの程度あるかを検出し、消去状態にされ
ているメモリセルが全体のメモリセルに対して規定割合
以上であるかいなかを判定させ（ステップＳ４２０）、
規定割合以上であればメモリセルアレイ２におけるメモ
リセルはリペア前の消去動作テストにパスしたとしてス
テップＳ５００に進みリペア前の消去動作テストを終了
し、規定割合未満であればステップＳ６００に進む。

【０１３６】このステップＳ４００について、さらに図
１９を用いて詳細に説明する。ステップＳ３００にて一
括消去動作が終了すると、ステップＳ４５１にてリペア
前消去動作時用内部アドレス信号発生手段２０にリセッ
ト信号を出力してアドレスカウンタ２０ａからの消去ベ
リファイアドレスＡ（リペア前消去動作時用内部アドレ
ス信号）を０アドレスに設定させるとともに、消去メモ
リセル計数手段２２にロード信号を出力して消去メモリ
セル計数手段２２のカウント値ＰＣＭを初期値（ＡMAX
×ＤMAX ×ratio 、ＡMAX は消去ベリファイアドレスの
最大値、ＤMAX はＩ／Ｏ線の数を、ratio は上記規定割
合をそれぞれ示し、この実施例５においてはＡMAX は５
１２、ＤMAX は８である）に設定させる。ステップＳ４
５２において、リペア前消去動作時用内部アドレス信号
発生手段２０からの行選択手段６に与えるロウアドレス
（ＲＯＷ）をアドレスカウンタ２０ａからの消去ベリフ
ァイアドレスＡから得た函数ｆｎＲ（Ａ）とし、リペア
前消去動作時用内部アドレス信号発生手段２０からの列
選択手段８に与えるカラムアドレス（ＣＯＬ）をアドレ
スカウンタ２０ａからの消去ベリファイアドレスＡから
得た函数ｆｎＣ（Ａ）とする。

【０１３７】なお、ｆｎＲ（Ａ）＝Ａ、ｆｎＣ（Ａ）＝
Ａであり、Ａは消去ベリファイアドレスを意味している
ものである。上記実施例５では、ロウアドレス及びカラ
ムアドレスともにアドレスカウンタ２０ａからの１０ビ
ットの消去ベリファイアドレスＡと同じ１０ビットのア
ドレスである。また、リペア前消去動作時用内部アドレ
ス信号発生手段２０がリセット信号により、アドレスカ
ウンタ２０ａからの消去ベリファイアドレスＡを０アド
レスとしてロウアドレス及びカラムアドレスを出力し、
アップ信号を受けるごとにアドレスカウンタ２０ａの消
去ベリファイアドレスＡに１を足してこの１を足したア
ドレスに基づいてロウアドレス及びカラムアドレスを出
力しているものである。

【０１３８】次に、ステップ４５３にて、アドレスカウ
ンタ２０ａからの消去ベリファイアドレスＡに基づいた
ロウアドレス及びカラムアドレスにてイレーズベリファ
イを行う。つまり、アドレスカウンタ２０ａからの消去
ベリファイアドレスＡに基づいたロウアドレスを受けた
行選択手段６にてメモリセルアレイ２の特定の行のワー
ド線が選択されるととも、アドレスカウンタ２０ａから
の消去ベリファイアドレスＡに基づいたカラムアドレス
を受けた列選択手段８にてメモリセル２の特定の列のビ
ット線が選択され、消去ベリファイアドレスＡに基づい
たロウアドレス及びカラムアドレスに位置するメモリセ
ルの内容が、この実施例５においては８本のＩ／Ｏ線９
に読み出されることになる。この時、電圧発生手段１６
はイレーズベリファイの電圧供給要求信号を受け、選択
されたワード線に対して通常読み出し時の正の電圧より
低い正の電圧を与え、ソース電極に接地電位を与えてい
るものである。

【０１３９】このようにして読み出されたＩ／Ｏ線９上
の情報は書き込み／読み出し手段１１で検知、増幅され
て入出力データ線１２に伝達されてデータ出力手段２４
に入力される。このデータ出力択手段２４では、一旦入
力された８つの読み出しデータをラッチし、クロック信
号に基づいて、Ｉ／Ｏ線９のＩ／Ｏ１にて伝達されたデ
ータを出力する（ステップＳ４５４）。次に、このデー
タ出力手段２４はステップＳ４５５にて示すように、ク
ロック信号に同期して読み出したデータが“Ｌ”レベ
ル、つまり選択されたメモリセルが消去された状態を示
すとダウン（DOWN）信号を出力、 つまり“Ｈ”レベルの
信号を出力し、選択した読み出しデータが“Ｈ”レベ
ル、つまり選択されたメモリセルがいまだ消去されてい
ない状態を示すとダウン（DOWN）信号を出力しない、つ
まり、出力として“Ｌ”レベルのままである。

【０１４０】また、クロック信号に同期して、データ出
力手段２４の出力状態を取り込み、データ選択手段２１
の出力が“Ｌ”レベルであると、選択されたメモリセル
がいまだ消去されていない状態を示しているので、その
時のリペア前消去動作時用内部アドレス信号発生手段２
０からの消去ベリファイアドレスＡを取り込み、この消
去ベリファイアドレスＡと消去回数カウンタのカウンタ
値Ｘとを併せて消去動作未完了メモリセルのアドレスと
して制御手段１８に送り、不揮発性半導体記憶装置１の
外部に伝達される。

【０１４１】このステップＳ４５５にて、データ出力手
段２４にてダウン信号が出力されていればステップＳ４
５６に進み、ダウン信号が出力されていなければステッ
プＳ４５８へ進む。ステップＳ４５６では、ダウン信号
を受けた消去メモリセル計数手段２２はそのカウント値
ＰＣＭを１引いた値にし、ステップＳ４５７にて消去メ
モリセル計数手段２２がそのカウント値ＰＣＭが０であ
るか否かを判断して０になればボロー信号を出力し、０
でなければボロー信号を出力しない。ボロー信号を受け
ると図４のステップＳ５００に進み、メモリセルアレイ
２におけるメモリセルはリペア前の消去動作テストにパ
スしたとしてコンプリート信号を制御手段１８に出力す
る。ボロー信号を受けないとステップ４５８に進む。

【０１４２】ステップＳ４５８にて、データ出力手段２
４から読み出すデータを次のものとし、これがデータ出
力手段２４に一旦ラッチされた最後のデータを越えてい
るか否かをステップＳ４６１で判定し、越えていれば。
ステップＳ４６０に進み、越えていなければステップＳ
４５５に戻って上記と同様の動作を繰り返す。この実施
例５においては、クロック信号をデータ出力手段２４に
与えることによって、一旦ラッチしているデータをシフ
トさせることによって次のＩ／Ｏ線に伝達されたデータ
を読み出し（ステップＳ４５８）、クロック信号を８つ
与えることによってステップＳ４５９からステップＳ４
６０に進むようになっているものである。

【０１４３】このようにして、ステップＳ４５７にて、
消去メモリセル計数手段２２のカウント値ＰＣＭが０に
ならない限り、データ出力手段２４に一旦ラッチされた
８つのデータについて消去状態になっているか否かが判
定されて、ステップＳ４６０に進む。このステップＳ４
６０にて消去ベリファイアドレスＡに１を足してステッ
プＳ４６１に進む。つまり、アップ信号をリペア前消去
動作時用内部アドレス信号発生手段２０に与え、その消
去動作時用内部アドレス信号を次の消去動作時用内部ア
ドレス信号として出力させる。また、ステップＳ４６１
ではリペア前消去動作時用内部アドレス信号発生手段２
０からの消去ベリファイアドレスＡが最終アドレスＡMA
X 、この実施例１では５１２番目であるか否かが判定さ
れる。つまり、リペア前消去動作時用内部アドレス信号
発生手段２０からのキャリー信号を受けて最終アドレス
ＡMAX であるか否かを判定しているものである。

【０１４４】ステップＳ４６１にて、リペア前消去動作
時用内部アドレス信号発生手段２０からの消去ベリファ
イアドレスＡが最終アドレスＡMAX でないと判定される
と、ステップＳ４５２に戻り、リペア前消去動作時用内
部アドレス信号発生手段２０からの消去ベリファイアド
レスＡによって選択されるメモリセルのイレーズベリフ
ァイを行い、ステップＳ４５３→Ｓ４５４→Ｓ４５５→
Ｓ４５６→４５７→Ｓ４５８（Ｓ５００）→Ｓ４５９→
Ｓ４６０→Ｓ４６１と繰り返される。この一連の動作が
ステップＳ４５７にてボロー信号が出力されない限り最
終アドレスまで繰り返され、ステップＳ４６１にてリペ
ア前消去動作時用内部アドレス信号発生手段２０からの
消去ベリファイアドレスＡが最終アドレスＡMAX で判定
されると図４に示すステップＳ６００に進む。

【０１４５】ステップＳ６００では、消去回数カウンタ
のカウンタ値Ｘに１を足してステップＳ７００に進ん
で、消去回数カウンタのカウンタ値Ｘと最大印加消去パ
ルス数ＸMAX とを比較して消去回数カウンタのカウンタ
値Ｘが最大印加消去パルス数ＸMAX より少なければステ
ップＳ３００に戻り、所定時間一括消去動作が行われ、
ステップＳ４００→Ｓ５００→Ｓ６００（Ｓ５００）→
Ｓ７００と繰り返される。この一連の動作がステップＳ
４００にてリペア前消去動作完了、つまり、図１９に示
すステップＳ４５７にてボロー信号が出力されない限り
最大印加消去パルス数ＸMAX まで繰り返され、ステップ
Ｓ７００にて消去回数カウンタのカウンタ値Ｘが最大印
加消去パルス数ＸMAX と判定されるとステップＳ８００
に進み、この不揮発性半導体記憶装置１は消去動作不良
のメモリセルが規定割合以上ある、つまり、ロウ冗長メ
モリセルアレイ４及びカラム冗長メモリセルアレイ３で
は置換できる数以上消去動作不良のメモリセルがあると
判断して不良とするものある。

【０１４６】ステップＳ８００で消去動作不良のメモリ
セルが規定割合以上あると判断すると、消去動作を終了
する。つまり、エラー信号を制御手段１８に出力し、制
御手段１８が不揮発性半導体記憶装置１の外部にエラー
信号を出力することになる。このエラー信号が出力され
ると、この不揮発性半導体記憶装置１は不良品として扱
われることになる。一方、ステップＳ５００にて、消去
動作不良のメモリセルが規定割合未満、つまり、消去動
作が完了したメモリセルが規定割合以上であると判断さ
れると、消去動作を終了する。つまり、コンプリート信
号を制御手段１８に出力し、制御手段１８が不揮発性半
導体記憶装置１の外部にコンプリート信号を出力するこ
とになる。このコンプリート信号が出力されると、この
不揮発性半導体記憶装置１は、例え、消去動作不良のメ
モリセルがあったとしても、その数はロウ冗長メモリセ
ルアレイ４及びカラム冗長メモリセルアレイ３で置換で
きる数以内であると判断して良品として扱われることに
なる。

【０１４７】そして、このリペア前消去動作テストにて
良品とされた不揮発性半導体記憶装置は、リペア前消去
動作テストにて消去状態不良とされたメモリセルが存在
する行または列を、ロウ冗長メモリセルアレイ４及びカ
ラム冗長メモリセルアレイ３の行または列と置き換えら
れる。この時、従来例で説明した消去状態テストにて不
良のメモリセルとして検出されたメモリセルが存在する
行または列も、ロウ冗長メモリセルアレイ４及びカラム
冗長メモリセルアレイ３の行または列と置き換えられ
る。その後、上記従来例で説明したと同様に、例えば、
製品スペックに対してある程度のタイミングマージン、
電圧マージン、温度マージン等が確保されているか否か
をチェックするために、消去動作制御手段１７の制御の
基、リペア後の消去動作テストが行われるものである。

【０１４８】このように構成された実施例５のものにあ
っても、上記実施例１と同様の効果を奏するものであ
る。なお、この実施例５においては、メモリセルアレイ
２における各メモリセルブロック２ａ〜２ｈにおいて消
去ベリファイを行われるメモリセルの分布がばらばらに
なるようにするには、図７に示した実施例２のように共
通内部アドレス信号線２０ｂとロウ用内部アドレス線２
０ｃとの間にスクランブルをかければ良いものである。

【０１４９】実施例６．図２０はこの発明の実施例６を
示すものである。この実施例６は上記実施例１における
リペア前消去動作時用内部アドレス信号発生手段２０と
して、消去動作時に用いられる消去動作用内部アドレス
信号発生手段１７を兼ねた具体的一例を示したものであ
る。従って、リペア前消去動作時用内部アドレス信号発
生手段２０について説明する。図２０は消去動作用内部
アドレス信号発生手段１７と兼用されるリペア前消去動
作時用内部アドレス信号発生手段２０を示すものであ
り、図２０において、２０ａ１はｎL ビット、この実施
例では１０ビットのコラム用内部アドレス信号を出力す
るための下位ビットアドレスカウンタで、消去動作制御
手段１７からのアップ信号と消去動作テスト制御手段２
３からのアップ信号とを受けたオアゲート手段からなる
第１の論理手段２０ｅの出力によってカウントアップす
るものである。２０ａ２はｎH ビット、この実施例では
１０ビットのロウ用内部アドレス信号を出力するための
上位ビットアドレスカウンタで、消去動作制御手段１７
からのアップ信号と下位ビットアドレスカウンタ２０ａ
１からのキャリー信号とを受けたオアゲート手段からな
る第２の論理手段２０ｆの出力によってカウントアップ
するものであり、キャリー信号がリペア前消去動作時用
内部アドレス信号発生手段２０及び消去動作用内部アド
レス信号発生手段１７に与えられるものである。

【０１５０】このように構成された実施例６のものにお
いても実施例１と同様の効果を奏するものである。な
お、上記実施例６では、下位ビットアドレスカウンタ２
０ａ１からコラム用内部アドレス信号を出力し、上位ビ
ットアドレスカウンタ２０ａ２からロウ用内部アドレス
信号を出力するものとしたが、逆に下位ビットアドレス
カウンタ２０ａ１からロウ用内部アドレス信号を出力
し、上位ビットアドレスカウンタ２０ａ２からカラム用
内部アドレス信号を出力するものとしても良く、また、
ロウ用内部アドレス信号または・及びカラム用内部アド
レス信号について、図７に示した実施例２のようにスク
ランブルをかけても良いものである。さらに、図２０に
示したリペア前消去動作時用内部アドレス信号発生手段
２０を図１に示した実施例１に適用したものとして説明
したが、図１６に示した実施例５に適用したものとして
も良いものである。

【０１５１】実施例７．図２１はこの発明の実施例７を
示すものであり、図２１において図１に示した実施例１
と同一符号は同一又は相当部分を示すものであり、１は
メモリセルアレイ２、カラム冗長メモリセルアレイ３、
ロウ冗長メモリセルアレイ４、ロウ・カラム冗長メモリ
セルアレイ５、行選択手段６、冗長用行選択手段７、列
選択手段８、冗長用列選択手段１０、書き込み／読み出
し手段１１、アドレス選択手段１４、制御手段１８等を
備えた不揮発性半導体記憶装置で、上記実施例１のもの
に対して消去動作テスト手段１７等のリペア前消去動作
テストを行う機能を備えていないもの、要するに図２１
で示した従来例と同様のものである。

【０１５２】２５は上記不揮発性半導体記憶装置１の消
去動作テストを行う試験装置で、アドレス信号発生手段
２６、検出手段２７及び消去動作テスト制御手段２８に
よって構成されているものであり、例えばメモリパター
ンジェネレータ（Memory pattern generator）によって
構成されているものである。上記アドレス信号発生手段
２６は、テスト用制御手段２８からのアップ信号及びリ
セット信号を受け、リセット信号によってによりリセッ
トされ、アップ信号によってカウントアップするもので
あり、消去動作テスト時に上記不揮発性半導体記憶装置
１の行選択手段６及び列選択手段８にリペア前消去動作
時用内部アドレス信号を出力するためのものであり、上
記実施例１で示したリペア前消去動作時用内部アドレス
信号発生手段２０または上記実施例２で示したリペア前
消去動作時用内部アドレス信号発生手段２０に相当する
ものであり、また、上記不揮発性半導体記憶装置１のメ
モリセルアレイ１における１消去ブロックの形態によっ
ては上記実施例３または実施例４で示したリペア前消去
動作時用内部アドレス信号発生手段２０に相当するもの
であっても良い。

【０１５３】上記検出手段２７は、上記アドレス信号発
生手段２６からの１アドレスによって上記不揮発性半導
体記憶装置１から読み出された複数のメモリセル（この
実施例７では８つのメモリセル）から１つのメモリセル
を選択し、一括消去後の選択された所定数のメモリセル
（この実施例７ではメモリセルアレイ２の対角線上に配
置された１０２４個のメモリセル、または実施例２で説
明したメモリセルアレイ１の全体に分布（図９参照）さ
れた１０２４個のメモリセル等）のうちの所定割合（こ
の実施例７では上記実施例１と同様に９５％）以上のメ
モリセルが消去状態であると完了とし、それ未満である
と未完了との出力を行うものであり、上記実施例１で示
したデータ選択手段２１と消去メモリセル計数手段２２
とで構成される検出手段に相当するものである。

【０１５４】なお、上記検出手段２７は、上記実施例５
で示したデータ出力手段２４と消去メモリセル計数手段
２２とで構成される検出手段に相当するものであっても
良い。この場合、上記検出手段２７は上記アドレス信号
発生手段２６からの１アドレスによって上記不揮発性半
導体記憶装置１から読み出された複数のメモリセル（こ
の実施例７では８つのメモリセル）を一旦保持し、所定
数のアドレス信号に対する保持された読み出しデータ
（この実施例７では、実施例５と同様に４０９６個のメ
モリセルから読み出されたデータ）のうちの所定割合以
上のメモリセルが消去状態であると完了とし、それ未満
であると未完了との出力を行うものとすればよい。

【０１５５】上記消去動作テスト制御手段２８は、消去
動作テスト時に、上記不揮発性半導体記憶装置１の１消
去ブロック、この実施例７ではメモリセルアレイ２の複
数のメモリセルを一括して消去動作を行わせ、この一括
消去動作後に、上記アドレス信号発生手段２６から上記
メモリセルアレイ２の複数のメモリセルのうちの所定数
のメモリセルを順次選択させるアドレス信号を出力さ
せ、上記検出手段２７からの完了または未完了を示す信
号を受けるものであり、上記実施例１に示した消去動作
テスト制御手段２３に相当するものであり、図４及び図
５に示したフローチャートに基づいて動作するものであ
る。なお、上記消去動作テスト制御手段２８は上記実施
例５に示した消去動作テスト制御手段２３に相当するも
のであっても良く、この場合は図４及び図１９に示した
フローチャートに基づいて動作するものである。

【０１５６】次に、このように構成された試験装置２５
を用いて不揮発性半導体記憶装置１の試験方法について
説明する。説明を簡略化するため、消去動作テスト制御
手段２８は図４及び図５に示したフローチャートに基づ
いて動作するものとする。まず、消去動作テスト制御手
段２８がリペア前の消去動作テストに入ると、図４及び
図５に示したフローチャートに基づき動作を開始する。
すなわち、ステップＳ１００にてリペア前の消去動作を
開始すると、ステップＳ２００に示すように、内蔵する
消去回数カウンタのカウンタ値Ｘを０にする。

【０１５７】次に、ステップＳ３００にて、１消去ブロ
ック（この実施例７ではメモリセルアレイ２における１
０２４×１０２４のメモリセル）のすべてのメモリセル
に対して、所定時間（例えば、１０ｍｓ）、一括消去動
作を行わせる。つまり、不揮発性半導体記憶装置１に内
蔵の電圧発生手段へ消去動作の電圧供給要求信号を出力
し、電圧発生手段がメモリセルに対して上記所定時間、
ソース電極に正の電位を、コントロールゲート電極に接
地電位を与え、メモリセルのフローティングゲート電極
に蓄積されている電子をソース電極に引き抜かせる。こ
の時、ドレイン電極はフローティング状態にされてい
る。

【０１５８】この一括消去動作が終了すると、ステップ
Ｓ４００に進み、アドレス信号発生手段２６からアドレ
ス信号を不揮発性半導体記憶装置１に出力させ、このア
ドレス信号に基づいて順次所定数のメモリセル、この実
施例７では１０２４個のメモリセルのイレーズベリファ
イを行なわせ（ステップＳ４１０）、イレーズベリファ
イされた所定数のメモリセルから読み出されたデータを
検出手段２７が受ける。そして、検出手段２７によって
このイレーズベリファイが行われたメモリセルのうち消
去状態にされているメモリセルがどの程度あるかを検出
し、消去状態にされているメモリセルが全体のメモリセ
ルに対して規定割合、この実施例７では９５％以上であ
るかいなかを判定させ（ステップＳ４２０）、規定割合
以上であればメモリセルアレイ２におけるメモリセルは
リペア前の消去動作テストにパスしたとしてステップＳ
５００に進みリペア前の消去動作テストを終了し、規定
割合未満であればステップＳ６００に進む。

【０１５９】このステップＳ４００について、さらに図
５を用いて詳細に説明する。ステップＳ３００にて一括
消去動作が終了すると、ステップＳ４０１にてアドレス
信号発生手段２６にリセット信号を出力してロウアドレ
ス及びカラムアドレスの両者を０アドレスに設定させる
とともに、検出手段２７のカウント値ＰＣＭを初期値に
設定させる。ステップＳ４０２において、アドレス信号
発生手段２６からの行選択手段６に与えるロウアドレス
（ＲＯＷ）を函数ｆｎＲ（Ａ）とするとともに、列選択
手段８に与えるカラムアドレス（ＣＯＬ）を函数ｆｎＣ
（Ａ）とし、検出手段２７にに与えるアドレス（Ｄ）を
函数ｆｎＤ（Ａ）とする。

【０１６０】次に、ステップ４０３にて、アドレス信号
発生手段２６からのロウアドレス及びカラムアドレスに
基づいたメモリセルアレイ２のメモリセルがイレーズベ
リファイされる。つまり、アドレス信号発生手段２６か
らのロウアドレスを受けた行選択手段６にてメモリセル
アレイ２の特定の行のワード線が選択されるととも、ア
ドレス信号発生手段２６からのカラムアドレスを受けた
列選択手段８にてメモリセル２の特定の列のビット線が
選択され、メモリセルの内容が、この実施例７において
は８本のＩ／Ｏ線９に読み出されることになる。この
時、電圧発生手段はイレーズベリファイの電圧供給要求
信号を受け、選択されたワード線に対して通常読み出し
時の正の電圧より低い正の電圧を与え、ソース電極に接
地電位を与えているものである。

【０１６１】このようにして読み出されたＩ／Ｏ線９上
の情報は書き込み／読み出し手段１１で検知、増幅され
て入出力データ線１２に伝達されて制御手段１８を介し
て検出手段２７に伝達される。検出手段２７では、ステ
ップＳ４０４にて示すように、アドレス信号発生手段２
６からのアドレス（Ｄ）に基づいて８本の入出力データ
線１２に現れた情報の内の１本の入出力データ線１２に
現れた情報を選択し、受けたクロック信号に同期して、
選択した読み出しデータが“Ｌ”レベル、つまり選択さ
れたメモリセルが消去された状態を示すか、選択した読
み出しデータが“Ｈ”レベル、つまり選択されたメモリ
セルがいまだ消去されていない状態を示すかを判断す
る。このステップＳ４０４にて、選択されたメモリセル
が消去された状態を示せばステップＳ４０５に進み、選
択されたメモリセルがいまだ消去されていない状態を示
せばステップＳ４０７へ進む。

【０１６２】ステップＳ４０５では、検出手段２７は、
そのカウント値ＰＣＭを１引いた値にし、ステップＳ４
０６にてそのカウント値ＰＣＭが０であるか否かを判断
して０になれば消去動作完了を示す信号を消去動作テス
ト制御手段２８に出力し、０でなければ消去動作が未完
了を示す信号を消去動作テスト制御手段２８に出力す
る。消去動作完了を示す信号を受けると図４のステップ
Ｓ５００に進み、メモリセルアレイ２におけるメモリセ
ルはリペア前の消去動作テストにパスしたとして消去動
作を終了する。消去動作が未完了を示す信号を受けると
ステップ４０７に進む。ステップＳ４０７にて、消去ベ
リファイアドレスＡに１を足してステップＳ４０８に進
む。つまり、アップ信号をアドレス信号発生手段２６に
与え、ロウアドレス信号及びカラムアドレス信号それぞ
れを次のロウアドレス信号及びカラムアドレス信号とし
て出力させる。

【０１６３】また、ステップＳ４０８ではアドレス信号
発生手段２６からの消去ベリファイアドレスＡが最終ア
ドレスＡMAX であるか否かが判定される。つまり、アド
レス信号発生手段２６からのキャリー信号を受けて最終
アドレスＡMAX であるか否かを判定している。ステップ
Ｓ４０８にて、アドレス信号発生手段２０からの消去ベ
リファイアドレスＡが最終アドレスＡMAX でないと判定
されると、ステップＳ４０２に戻り、アドレス信号発生
手段２６からの消去ベリファイアドレスＡによって選択
されるメモリセルのイレーズベリファイを行い、ステッ
プＳ４０３→Ｓ４０４→Ｓ４０５→Ｓ４０６→４０７
（Ｓ５００）→Ｓ４０８と繰り返される。この一連の動
作がステップＳ４０６にて消去動作完了を示す信号が出
力されない限り最終アドレスまで繰り返され、ステップ
Ｓ４０８にてアドレス信号発生手段２６からの消去ベリ
ファイアドレスＡが最終アドレスＡMAX で判定されると
図４に示すステップＳ６００に進む。

【０１６４】ステップＳ６００では、カウンタ値Ｘに１
を足してステップＳ７００に進んで、カウンタ値Ｘと最
大印加消去パルス数ＸMAX とを比較してカウンタ値Ｘが
最大印加消去パルス数ＸMAX より少なければステップＳ
３００に戻り、所定時間一括消去動作が行われ、ステッ
プＳ４００→Ｓ５００→Ｓ６００（Ｓ５００）→Ｓ７０
０と繰り返される。この一連の動作がステップＳ４００
にてリペア前消去動作完了、つまり、図５に示すステッ
プＳ４０６にてボロー信号が出力されない限り最大印加
消去パルス数ＸMAX まで繰り返され、ステップＳ７００
にてカウンタ値Ｘが最大印加消去パルス数ＸMAX と判定
されるとステップＳ８００に進み、この不揮発性半導体
記憶装置１は消去動作不良のメモリセルが規定割合以上
ある、つまり、ロウ冗長メモリセルアレイ４及びカラム
冗長メモリセルアレイ３では置換できる数以上消去動作
不良のメモリセルがあると判断して不良とするものあ
る。

【０１６５】ステップＳ８００で消去動作不良のメモリ
セルが規定割合以上あると判断すると、消去動作を終了
する。つまり、エラー信号を制御手段１８に出力し、制
御手段１８が不揮発性半導体記憶装置１の外部にエラー
信号を出力することになる。このエラー信号が出力され
ると、この不揮発性半導体記憶装置１は不良品として扱
われることになる。一方、ステップＳ５００にて、消去
動作不良のメモリセルが規定割合未満、つまり、消去動
作が完了したメモリセルが規定割合以上であると判断さ
れると、消去動作を終了する。この消去動作が終了する
と、この不揮発性半導体記憶装置１は、例え、消去動作
不良のメモリセルがあったとしても、その数はロウ冗長
メモリセルアレイ４及びカラム冗長メモリセルアレイ３
で置換できる数以内であると判断して良品として扱われ
ることになる。

【０１６６】なお、上記説明は消去動作テスト制御手段
２８は図４及び図５に示したフローチャートに基づいて
動作するものとして説明したが、消去動作テスト制御手
段２８が図４及び図１９に示したフローチャートに基づ
いて動作するものについていかに説明する。図４に示さ
れたフローチャートの動作は上記説明と同じであるから
説明を省略し、図１９に基づいて動作する点だけを説明
する。ステップＳ３００にて一括消去動作が終了する
と、ステップＳ４５１にて内部アドレス信号発生手段２
６にリセット信号を出力して消去ベリファイアドレスＡ
を０アドレスに設定させるとともに、検出手段２７のカ
ウント値ＰＣＭを初期値に設定させる。

【０１６７】ステップＳ４５２において、アドレス信号
発生手段２６からの行選択手段６に与えるロウアドレス
（ＲＯＷ）を函数ｆｎＲ（Ａ）とし、列選択手段８に与
えるカラムアドレス（ＣＯＬ）を函数ｆｎＣ（Ａ）とす
る。アドレス信号発生手段２６がリセット信号により、
ロウアドレス及びカラムアドレスを０アドレスとして出
力し、アップ信号を受けるごとに消去ベリファイアドレ
スＡに１を足してこの１を足したアドレスに基づいてロ
ウアドレス及びカラムアドレスを出力しているものであ
る。

【０１６８】次に、ステップ４５３にて、アドレス信号
発生手段２６からのロウアドレス及びカラムアドレスに
てイレーズベリファイを行う。つまり、アドレス信号発
生手段２６からのロウアドレスを受けた行選択手段６に
てメモリセルアレイ２の特定の行のワード線が選択され
るととも、アドレス信号発生手段２６からのカラムアド
レスを受けた列選択手段８にてメモリセル２の特定の列
のビット線が選択され、この実施例７においては８本の
Ｉ／Ｏ線９に読み出されることになる。この時、電圧発
生手段はイレーズベリファイの電圧供給要求信号を受
け、選択されたワード線に対して通常読み出し時の正の
電圧より低い正の電圧を与え、ソース電極に接地電位を
与えているものである。

【０１６９】このようにして読み出されたＩ／Ｏ線９上
の情報は書き込み／読み出し手段１１で検知、増幅され
て入出力データ線１２に伝達されて制御手段１８を介し
て検出手段２７に伝達される。検出手段２７では一旦入
力された８つの読み出しデータをラッチし、クロック信
号に基づいて、Ｉ／Ｏ線９のＩ／Ｏ１にて伝達されたデ
ータを読み出す（ステップＳ４５４）。次に、検出手段
２７はステップＳ４５５にて示すように、クロック信号
に同期して読み出したデータが“Ｌ”レベル、つまり選
択されたメモリセルが消去された状態を示すか、選択し
た読み出しデータが“Ｈ”レベル、つまり選択されたメ
モリセルがいまだ消去されていない状態を示すかを判断
する。

【０１７０】このステップＳ４５５にて、検出手段２７
にて選択されたメモリセルが消去された状態を示してい
ればステップＳ４５６に進み、選択されたメモリセルが
いまだ消去されていない状態を示していなければステッ
プＳ４５８へ進む。ステップＳ４５６では、選択された
メモリセルが消去された状態を示していればカウント値
ＰＣＭを１引いた値にし、ステップＳ４５７にてカウン
ト値ＰＣＭが０であるか否かを判断して０になれば消去
動作完了を示す信号を出力し、０でなければ消去動作が
未完了を示す信号を出力する。消去動作完了を示す信号
を受けると図４のステップＳ５００に進み、メモリセル
アレイ２におけるメモリセルはリペア前の消去動作テス
トにパスしたとして消去動作を終了する。消去動作が未
完了を示す信号を受けるとステップ４５８に進む。

【０１７１】ステップＳ４５８にて、検出手段２６にて
読み出すデータを次のものとし、これが検出手段２６に
一旦ラッチされた最後のデータを越えているか否かをス
テップＳ４６１で判定し、越えていれば。ステップＳ４
６０に進み、越えていなければステップＳ４５５に戻っ
て上記と同様の動作を繰り返す。このようにして、ステ
ップＳ４５７にて、検出手段２６のカウント値ＰＣＭが
０にならない限り、検出手段２６に一旦ラッチされた８
つのデータについて消去状態になっているか否かが判定
されて、ステップＳ４６０に進む。このステップＳ４６
０にて消去ベリファイアドレスＡに１を足してステップ
Ｓ４６１に進む。つまり、アップ信号をアドレス信号発
生手段２６に与え、そのロウアドレス信号及びカラムア
ドレス信号をロウアドレス信号及びカラムアドレス信号
として出力させる。また、ステップＳ４６１ではアドレ
ス信号発生手段２６からの消去ベリファイアドレスＡが
最終アドレスＡMAX であるか否かが判定される。つま
り、アドレス信号発生手段２６からのキャリー信号を受
けて最終アドレスＡMAX であるか否かを判定している。

【０１７２】ステップＳ４６１にて、アドレス信号発生
手段２６からの消去ベリファイアドレスＡが最終アドレ
スＡMAX でないと判定されると、ステップＳ４５２に戻
り、アドレス信号発生手段２６からの消去ベリファイア
ドレスＡによって選択されるメモリセルのイレーズベリ
ファイを行い、ステップＳ４５３→Ｓ４５４→Ｓ４５５
→Ｓ４５６→４５７→Ｓ４５８（Ｓ５００）→Ｓ４５９
→Ｓ４６０→Ｓ４６１と繰り返される。この一連の動作
がステップＳ４５７にて消去動作完了を示す出力されな
い限り最終アドレスまで繰り返され、ステップＳ４６１
にてアドレス信号発生手段２６からの消去ベリファイア
ドレスＡが最終アドレスＡMAX で判定されると図４に示
すステップＳ６００に進む。

【０１７３】ステップＳ６００では、カウンタ値Ｘに１
を足してステップＳ７００に進んで、カウンタ値Ｘと最
大印加消去パルス数ＸMAX とを比較してカウンタ値Ｘが
最大印加消去パルス数ＸMAX より少なければステップＳ
３００に戻り、所定時間一括消去動作が行われ、ステッ
プＳ４００→Ｓ５００→Ｓ６００（Ｓ５００）→Ｓ７０
０と繰り返される。この一連の動作がステップＳ４００
にてリペア前消去動作完了、つまり、図１９に示すステ
ップＳ４５７にて消去動作完了を示す信号が出力されな
い限り最大印加消去パルス数ＸMAX まで繰り返され、ス
テップＳ７００にてカウンタ値Ｘが最大印加消去パルス
数ＸMAX と判定されるとステップＳ８００に進み、この
不揮発性半導体記憶装置１は消去動作不良のメモリセル
が規定割合以上ある、つまり、ロウ冗長メモリセルアレ
イ４及びカラム冗長メモリセルアレイ３では置換できる
数以上消去動作不良のメモリセルがあると判断して不良
とするものである。

【０１７４】ステップＳ８００で消去動作不良のメモリ
セルが規定割合以上あると判断すると、消去動作を終了
する。つまり、エラー信号を制御手段１８に出力し、制
御手段１８が不揮発性半導体記憶装置１の外部にエラー
信号を出力することになる。このエラー信号が出力され
ると、この不揮発性半導体記憶装置１は不良品として扱
われることになる。一方、ステップＳ５００にて、消去
動作不良のメモリセルが規定割合未満、つまり、消去動
作が完了したメモリセルが規定割合以上であると判断さ
れると、消去動作を終了する。消去動作を終了すると、
この不揮発性半導体記憶装置１は、例え、消去動作不良
のメモリセルがあったとしても、その数はロウ冗長メモ
リセルアレイ４及びカラム冗長メモリセルアレイ３で置
換できる数以内であると判断して良品として扱われるこ
とになる。

【０１７５】

【発明の効果】この発明の請求項１の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置において、消去
動作テスト時にアドレス信号を出力するためのアドレス
信号発生手段と、消去動作テスト時に、１消去ブロック
の複数のメモリセルを一括して消去動作を行わせ、この
一括消去動作後に、アドレス信号発生手段から１消去ブ
ロックの複数のメモリセルのうちの所定数のメモリセル
を順次選択させるアドレス信号を出力させ、順次選択さ
れた所定数のメモリセルからの読み出しデータを受け、
所定数のメモリセルのうち所定割合以上のメモリセルの
消去動作が完了していると消去動作完了とし、所定割合
未満であると消去動作未完了とするテスト用制御手段を
設けたものとしたので、複数のメモリセルのうちに不良
のメモリセルがある状態でも消去動作を可能にし、消去
動作不良のメモリセルを冗長メモリセルに置換できると
いう効果を有するものである。

【０１７６】この発明の請求項２の発明は、請求項１の
発明のテスト用制御手段を、アドレス信号発生手段によ
って順次選択され所定数に所定割合を乗算した値を初期
値とし、選択された所定数のメモリセルからの読み出し
データが消去状態を示しているとカウントダウンされ、
０にカウントダウンされると消去動作完了を意味する信
号を出力する消去メモリセル計数手段を有しているもの
としたので、上記請求項１と同様の効果を有する他、消
去動作完了を意味する信号を容易に出力できるという効
果を有するものである。

【０１７７】この発明の請求項３の発明は、請求項１又
は２の発明の選択手段を、１行に配置された複数のメモ
リセルを選択する行選択手段と、所定数の列に配置され
た複数のメモリセルを選択するための列選択手段と、行
選択手段と列選択手段にて選択された所定数のメモリセ
ルからの読み出しデータのうちから１つの読み出しデー
タを選択するデータ選択手段とを有しているものとした
ので、請求項１と同様の効果を有するものである。

【０１７８】この発明の請求項４の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて複数ビッ
トの内部アドレス信号を出力するアドレスカウンタと、
このアドレスカウンタからの複数ビットの内部アドレス
信号を行選択手段に与えるための行用内部アドレス信号
として出力する行用内部アドレス信号供給手段と、アド
レスカウンタからの複数ビットの内部アドレス信号のう
ちの一部を列選択手段に与え、残りをデータ選択手段に
与えるための列用内部アドレス信号として出力する列用
内部アドレス信号供給手段とを有しているものとしたの
で、請求項１と同様の効果を有するものである。

【０１７９】この発明の請求項５の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて複数ビッ
トの内部アドレス信号を出力するアドレスカウンタと、
このアドレスカウンタからの複数ビットの内部アドレス
信号の中間ビットを下位ビットと中間ビットとの両者に
使用した行選択手段に与えるための行用内部アドレス信
号として出力する行用内部アドレス信号供給手段と、ア
ドレスカウンタからの複数ビットの内部アドレス信号の
うちの一部を列選択手段に与え、残りをデータ選択手段
に与えるための列用内部アドレス信号として出力する列
用内部アドレス信号供給手段とを有しているものとした
ので、請求項１と同様の効果を有する他、１消去ブロッ
クを構成する複数のメモリセルの行数が列数より多いも
のに対して奇数行及び偶数行にばらつかせてメモリセル
を選択でき、製造時の位置による製造バラツキが生じて
も全体にチェックできるという効果を有するものであ
る。

【０１８０】この発明の請求項６の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて複数ビッ
トの内部アドレス信号を出力するアドレスカウンタと、
このアドレスカウンタからの複数ビットの内部アドレス
信号の上位ビットを除いた内部アドレス信号を行選択手
段に与えるための行用内部アドレス信号として出力する
行用内部アドレス信号供給手段と、アドレスカウンタか
らの複数ビットの内部アドレス信号のうちの一部を列選
択手段に与え、残りをデータ選択手段に与えるための列
用内部アドレス信号として出力する列用内部アドレス信
号供給手段とを有しているものとしたので、請求項１と
同様の効果を有する他、簡単な構成にて１消去ブロック
を構成する複数のメモリセルの行数が列数より少ないも
のに対して各列に１つのメモリセルを選択できるという
効果を有するものである。

【０１８１】この発明の請求項７の発明は、請求項３の
発明のアドレス信号発生手段を、テスト用制御手段から
のアップ信号に基づいてカウントアップされて第１の内
部アドレス信号を出力する下位ビットアドレスカウンタ
と、テスト用制御手段からのアップ信号及び下位ビット
アドレスカウンタからのキャリー信号に基づいてカウン
トアップされて第２の内部アドレス信号を出力する上位
ビットアドレスカウンタとを有し、上記第１及び第２の
内部アドレス信号の一方の内部アドレス信号を行選択手
段に与える行用内部アドレス信号として出力し、上記第
１及び第２の内部アドレス信号の他方の内部アドレス信
号を列選択手段及びデータ選択手段に与える列用内部ア
ドレス信号として出力するものとしたので、請求項１と
同様の効果を有するものである。

【０１８２】この発明の請求項８の発明は、請求項４な
いし請求項７のいずれかに記載の発明のアドレス信号発
生手段を、行用内部アドレス信号をカウンタからの内部
アドレス信号に対してアドレス順番を変えて出力するも
のとしたので、請求項１と同様の効果を有する他、選択
されるメモリセルの位置をばらつかせることができ、製
造時の位置による製造バラツキが生じても全体にチェッ
クできるという効果を有するものである。

【０１８３】この発明の請求項９の発明は、請求項４な
いし請求項７のいずれかに記載の発明のアドレス信号発
生手段を、列用内部アドレス信号をカウンタからの内部
アドレス信号に対してアドレス順番を変えて出力するも
のとしたので、請求項１と同様の効果を有する他、選択
されるメモリセルの位置をばらつかせることができ、製
造時の位置による製造バラツキが生じても全体にチェッ
クできるという効果を有するものである。

【０１８４】この発明の請求項１０の発明は、請求項１
の発明の選択手段を、１行に配置された複数のメモリセ
ルを選択する行選択手段と、所定数の列に配置された複
数のメモリセルを選択するための列選択手段とを有した
ものとし、テスト用制御手段を、行選択手段及び列選択
手段にて選択された所定数のメモリセルからの読み出し
データを一旦保持し、クロック信号にて一旦保持された
所定数の読み出しデータを読み出すデータ保持手段と、
アドレス信号発生手段によって順次選択された所定数に
所定割合を乗算した値を初期値とし、データ保持手段を
介して読み出された上記選択された所定数のメモリセル
からの読み出しデータが消去状態を示しているとカウン
トダウンされ、０にカウントダウンされると消去動作完
了を意味する信号を出力する消去メモリセル計数手段を
有しているものとしたので、請求項１と同様の効果を有
する他、消去動作完了を意味する信号を容易に出力でき
るという効果を有するものである。

【０１８５】この発明の請求項１１の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて複数
ビットの内部アドレス信号を出力するアドレスカウンタ
と、このアドレスカウンタからの複数ビットの内部アド
レス信号を行選択手段に与えるための行用内部アドレス
信号として出力する行用内部アドレス信号供給手段と、
アドレスカウンタからの複数ビットの内部アドレス信号
を列選択手段に与えるための列用内部アドレス信号供給
手段とを有しているものとしたので、請求項１０と同様
の効果を有するものである。

【０１８６】この発明の請求項１２の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて複数
ビットの内部アドレス信号を出力するアドレスカウンタ
と、このアドレスカウンタからの複数ビットの内部アド
レス信号の中間ビットを下位ビットと中間ビットとの両
者に使用した行選択手段に与えるための行用内部アドレ
ス信号として出力する行用内部アドレス信号供給手段
と、アドレスカウンタからの複数ビットの内部アドレス
信号を列選択手段に与えるための列用内部アドレス信号
供給手段とを有しているものとしたので、請求項１０と
同様の効果を有する他、１消去ブロックを構成する複数
のメモリセルの行数が列数より多いものに対して奇数行
及び偶数行にばらつかせてメモリセルを選択でき、製造
時の位置による製造バラツキが生じても全体にチェック
できるという効果を有するものである。

【０１８７】この発明の請求項１３の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて複数
ビットの内部アドレス信号を出力するアドレスカウンタ
と、このアドレスカウンタからの複数ビットの内部アド
レス信号の上位ビットを除いた内部アドレス信号を行選
択手段に与えるための行用内部アドレス信号として出力
する行用内部アドレス信号供給手段と、アドレスカウン
タからの複数ビットの内部アドレス信号を列選択手段に
与えるための列用内部アドレス信号として出力する列用
内部アドレス信号供給手段とを有しているものとしたの
で、請求項１０と同様の効果を有する他、簡単な構成に
て１消去ブロックを構成する複数のメモリセルの行数が
列数より少ないものに対して各列に１つのメモリセルを
選択できるという効果を有するものである。

【０１８８】この発明の請求項１４の発明は、請求項１
０の発明のアドレス信号発生手段を、テスト用制御手段
からのアップ信号に基づいてカウントアップされて第１
の内部アドレス信号を出力する下位ビットアドレスカウ
ンタと、テスト用制御手段からのアップ信号及び下位ビ
ットアドレスカウンタからのキャリー信号に基づいてカ
ウントアップされて第２の内部アドレス信号を出力する
上位ビットアドレスカウンタとを有し、第１及び第２の
内部アドレス信号の一方の内部アドレス信号を行選択手
段に与える行用内部アドレス信号として出力し、第１及
び第２の内部アドレス信号の他方の内部アドレス信号を
列選択手段に与える列用内部アドレス信号として出力す
るものとしたので、請求項１と同様の効果を有するもの
である。

【０１８９】この発明の請求項１５の発明は、請求項１
１ないし請求項１４のいずれかに記載の発明の発明のア
ドレス信号発生手段を、行用内部アドレス信号をカウン
タからの内部アドレス信号に対してアドレス順番を変え
て出力するものとしたので、請求項１０と同様の効果を
有する他、選択されるメモリセルの位置をばらつかせる
ことができ、製造時の位置による製造バラツキが生じて
も全体にチェックできるという効果を有するものであ
る。

【０１９０】この発明の請求項１６の発明は、請求項１
１ないし請求項１４のいずれかに記載の発明のアドレス
信号発生手段を、列用内部アドレス信号をカウンタから
の内部アドレス信号に対してアドレス順番を変えて出力
するものとしたので、請求項１０と同様の効果を有する
他、選択されるメモリセルの位置をばらつかせることが
でき、製造時の位置による製造バラツキが生じても全体
にチェックできるという効果を有するものである。

【０１９１】この発明の請求項１７の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置における上記１
消去ブロックの複数のメモリセルを一括して所定時間、
消去動作させるステップと、選択手段に順次アドレス信
号を与え、一括消去された複数のメモリセルのうちの所
定数のメモリセルを順次選択し、選択された所定数のメ
モリセルから読み出しデータを得るステップと、選択さ
れた所定数のメモリセルから得られた読み出しデータの
うち所定割合以上のメモリセルの消去動作が完了してい
ると消去動作完了とし、所定割合未満であると消去動作
未完了とするステップとを設けたので、複数のメモリセ
ルのうちに不良のメモリセルがある状態でも消去動作を
可能にし、消去動作不良のメモリセルを冗長メモリセル
に置換できるという効果を有するものである。

【０１９２】この発明の請求項１８の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置における１消去
ブロックの複数のメモリセルを一括して所定時間、消去
動作させるステップと、選択手段に順次所定数のアドレ
ス信号を与え、各アドレス信号毎に対応したアドレス信
号の複数のメモリセルを与えられたアドレス信号順に順
次選択し、選択されたメモリセルから読み出しデータを
得るステップと、各アドレス毎に対応したアドレスの複
数のメモリセルからの読み出しデータのうちから１つの
読み出しデータを選択し、この選択された所定数の読み
出しデータのうち所定割合以上のメモリセルの消去動作
が完了していると消去動作完了とし、所定割合未満であ
ると消去動作未完了とするステップとを設けたので、複
数のメモリセルのうちに不良のメモリセルがある状態で
も消去動作を可能にし、消去動作不良のメモリセルを冗
長メモリセルに置換できるという効果を有するものであ
る。

【０１９３】この発明の請求項１９の発明は、冗長メモ
リセルを有した不揮発性半導体記憶装置における上記１
消去ブロックの複数のメモリセルを一括して所定時間、
消去動作させるステップと、選択手段に順次所定数のア
ドレス信号を与え、各アドレス信号毎に対応したアドレ
ス信号の複数のメモリセルを与えられたアドレス信号順
に順次選択し、選択されたメモリセルから読み出しデー
タを得るステップと、各アドレス毎に対応したアドレス
の複数のメモリセルからの読み出しデータを一旦保持
し、保持したデータを順次読み出し、所定数のアドレス
信号に対応した所定数の読み出しデータのうち所定割合
以上のメモリセルの消去動作が完了していると消去動作
完了とし、所定割合未満であると消去動作未完了とする
ステップとを設けたので、複数のメモリセルのうちに不
良のメモリセルがある状態でも消去動作を可能にし、消
去動作不良のメモリセルを冗長メモリセルに置換できる
という効果を有するものである。

【図面の簡単な説明】

【図１】この発明の実施例１を示す要部ブロック図。

【図２】この発明の実施例１におけるメモリセルアレイ
及びその周辺回路を示す簡略図。

【図３】この発明の実施例１におけるリペア前消去動作
時用内部アドレス信号発生手段２０を示す図。

【図４】この発明の実施例１における消去動作テスト制
御手段２３の動作を示すフローチャート。

【図５】図４のステップ４００をさらに詳細に示すフロ
ーチャート。

【図６】この発明の実施例１における選択されるメモリ
セルの位置を説明するための簡略図。

【図７】この発明の実施例２におけるリペア前消去動作
時用内部アドレス信号発生手段２０を示す図。

【図８】この発明の実施例２におけるリペア前消去動作
時用内部アドレス信号発生手段２０を説明するための
図。

【図９】この発明の実施例２における選択されるメモリ
セルの位置を説明するための簡略図。

【図１０】この発明の実施例３におけるリペア前消去動
作時用内部アドレス信号発生手段２０を示す図。

【図１１】この発明の実施例３におけるリペア前消去動
作時用内部アドレス信号発生手段２０を説明するための
図。

【図１２】この発明の実施例３における選択されるメモ
リセルの位置を説明するための簡略図。

【図１３】この発明の実施例４におけるリペア前消去動
作時用内部アドレス信号発生手段２０を示す図。

【図１４】この発明の実施例４におけるリペア前消去動
作時用内部アドレス信号発生手段２０を説明するための
図。

【図１５】この発明の実施例４における選択されるメモ
リセルの位置を説明するための簡略図。

【図１６】この発明の実施例５を示す要部ブロック図。

【図１７】この発明の実施例５における選択されるメモ
リセルの位置を説明するための簡略図。

【図１８】この発明の実施例５におけるリペア前消去動
作時用内部アドレス信号発生手段２０を示す図。

【図１９】この発明の実施例５における図４のステップ
４００をさらに詳細に示すフローチャート。

【図２０】この発明の実施例６におけるリペア前消去動
作時用内部アドレス信号発生手段２０を示す図。

【図２１】この発明の実施例７を示す要部ブロック図。

【図２２】従来の不揮発性半導体記憶装置を示す要部ブ
ロック図。

【図２３】従来の不揮発性半導体記憶装置の消去動作制
御手段１７の動作を示すフローチャート。

【符号の説明】

１ 不揮発性半導体記憶装置、 ２ メモリセルア
レイ、３ カラム冗長メモリセルアレイ、 ４ ロウ冗
長メモリセルアレイ、６ 行選択手段、
８ 列選択手段、２０ リペア前消去動作時用内部
アドレス信号発生手段、２１ データ選択手段、
２２ 消去メモリセル計数手段、２３ 消去動作
テスト制御手段、 ２４ データ出力手段、

Claims (19)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込み、消去可能であり、一
   括消去される１消去ブロックを構成する複数のメモリセ
   ル、 これら複数のメモリセルのうち不良のメモリセルが存在
   すると、その不良のメモリセルと置換される複数の冗長
   メモリセル、 アドレス信号を受け、上記複数のメモリセルから所定の
   メモリセルを選択するための選択手段、 消去動作テスト時に上記アドレス信号を出力するための
   アドレス信号発生手段、 上記消去動作テスト時に、上記１消去ブロックの複数の
   メモリセルを一括して消去動作を行わせ、この一括消去
   動作後に、上記アドレス信号発生手段から上記１消去ブ
   ロックの複数のメモリセルのうちの所定数のメモリセル
   を順次選択させるアドレス信号を出力させ、順次選択さ
   れた所定数のメモリセルからの読み出しデータを受け、
   上記所定数のメモリセルのうち所定割合以上のメモリセ
   ルの消去動作が完了していると消去動作完了とし、所定
   割合未満であると消去動作未完了とするテスト用制御手
   段を備えた不揮発性半導体記憶装置。
2. 【請求項２】 テスト用制御手段は、上記アドレス信号
   発生手段によって順次選択され所定数に所定割合を乗算
   した値を初期値とし、上記選択された所定数のメモリセ
   ルからの読み出しデータが消去状態を示しているとカウ
   ントダウンされ、０にカウントダウンされると消去動作
   完了を意味する信号を出力する消去メモリセル計数手段
   を有していることを特徴とする請求項１記載の不揮発性
   半導体記憶装置。
3. 【請求項３】 １消去ブロックの複数のメモリセルは複
   数行、複数列に配置され、 選択手段は、上記複数行のうちの１行に配置された複数
   のメモリセルを選択する行選択手段と、上記複数列のう
   ちの所定数の列に配置された複数のメモリセルを選択す
   るための列選択手段と、上記行選択手段と列選択手段に
   て選択された所定数のメモリセルからの読み出しデータ
   のうちから１つの読み出しデータを選択するデータ選択
   手段とを有していることを特徴とする請求項１又は請求
   項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 １消去ブロックの複数のメモリセルにお
   ける行数と列数とが同じであり、 アドレス信号発生手段は、テスト用制御手段からのアッ
   プ信号に基づいてカウントアップされて複数ビットの内
   部アドレス信号を出力するアドレスカウンタと、このア
   ドレスカウンタからの複数ビットの内部アドレス信号を
   行選択手段に与えるための行用内部アドレス信号として
   出力する行用内部アドレス信号供給手段と、上記アドレ
   スカウンタからの複数ビットの内部アドレス信号のうち
   の一部を列選択手段に与え、残りをデータ選択手段に与
   えるための列用内部アドレス信号として出力する列用内
   部アドレス信号供給手段とを有していることを特徴とす
   る請求項３記載の不揮発性半導体記憶装置。
5. 【請求項５】 複数のメモリセルにおける行数が列数よ
   り多く、 アドレス信号発生手段は、テスト用制御手段からのアッ
   プ信号に基づいてカウントアップされて複数ビットの内
   部アドレス信号を出力するアドレスカウンタと、このア
   ドレスカウンタからの複数ビットの内部アドレス信号の
   中間ビットを下位ビットと中間ビットとの両者に使用し
   た行選択手段に与えるための行用内部アドレス信号とし
   て出力する行用内部アドレス信号供給手段と、上記アド
   レスカウンタからの複数ビットの内部アドレス信号のう
   ちの一部を列選択手段に与え、残りをデータ選択手段に
   与えるための列用内部アドレス信号として出力する列用
   内部アドレス信号供給手段とを有していることを特徴と
   する請求項３記載の不揮発性半導体記憶装置。
6. 【請求項６】 １消去ブロックの複数のメモリセルにお
   ける行数が列数より少なく、 アドレス信号発生手段は、テスト用制御手段からのアッ
   プ信号に基づいてカウントアップされて複数ビットの内
   部アドレス信号を出力するアドレスカウンタと、このア
   ドレスカウンタからの複数ビットの内部アドレス信号の
   上位ビットを除いた内部アドレス信号を行選択手段に与
   えるための行用内部アドレス信号として出力する行用内
   部アドレス信号供給手段と、上記アドレスカウンタから
   の複数ビットの内部アドレス信号のうちの一部を列選択
   手段に与え、残りをデータ選択手段に与えるための列用
   内部アドレス信号として出力する列用内部アドレス信号
   供給手段とを有していることを特徴とする請求項３記載
   の不揮発性半導体記憶装置。
7. 【請求項７】 アドレス信号発生手段は、テスト用制御
   手段からのアップ信号に基づいてカウントアップされて
   第１の内部アドレス信号を出力する下位ビットアドレス
   カウンタと、テスト用制御手段からのアップ信号及び下
   位ビットアドレスカウンタからのキャリー信号に基づい
   てカウントアップされて第２の内部アドレス信号を出力
   する上位ビットアドレスカウンタとを有し、上記第１及
   び第２の内部アドレス信号の一方の内部アドレス信号を
   行選択手段に与える行用内部アドレス信号として出力
   し、上記第１及び第２の内部アドレス信号の他方の内部
   アドレス信号を列選択手段及びデータ選択手段に与える
   列用内部アドレス信号として出力するものであることを
   特徴とする請求項３記載の不揮発性半導体記憶装置。
8. 【請求項８】 アドレス信号発生手段は、行用内部アド
   レス信号をカウンタからの内部アドレス信号に対してア
   ドレス順番を変えて出力することを特徴とする請求項４
   ないし請求項７のいずれかに記載の不揮発性半導体記憶
   装置。
9. 【請求項９】 アドレス信号発生手段は、列用内部アド
   レス信号をカウンタからの内部アドレス信号に対してア
   ドレス順番を変えて出力することを特徴とする請求項４
   ないし請求項７のいずれかに記載の不揮発性半導体記憶
   装置。
10. 【請求項１０】 １消去ブロックの複数のメモリセルは
    複数行、複数列に配置され、 選択手段は、上記複数行のうちの１行に配置された複数
    のメモリセルを選択する行選択手段と、上記複数列のう
    ちの所定数の列に配置された複数のメモリセルを選択す
    るための列選択手段とを有し、 テスト用制御手段は、上記行選択手段及び列選択手段に
    て選択された所定数のメモリセルからの読み出しデータ
    を一旦保持し、クロック信号にて一旦保持された所定数
    の読み出しデータを読み出すデータ保持手段と、上記ア
    ドレス信号発生手段によって順次選択された所定数に所
    定割合を乗算した値を初期値とし、上記データ保持手段
    を介して読み出された上記選択された所定数のメモリセ
    ルからの読み出しデータが消去状態を示しているとカウ
    ントダウンされ、０にカウントダウンされると消去動作
    完了を意味する信号を出力する消去メモリセル計数手段
    を有していることを特徴とする請求項１記載の不揮発性
    半導体記憶装置。
11. 【請求項１１】 １消去ブロックの複数のメモリセルに
    おける行数と列数とが同じであり、 アドレス信号発生手段は、テスト用制御手段からのアッ
    プ信号に基づいてカウントアップされて複数ビットの内
    部アドレス信号を出力するアドレスカウンタと、このア
    ドレスカウンタからの複数ビットの内部アドレス信号を
    行選択手段に与えるための行用内部アドレス信号として
    出力する行用内部アドレス信号供給手段と、上記アドレ
    スカウンタからの複数ビットの内部アドレス信号を列選
    択手段に与えるための列用内部アドレス信号供給手段と
    を有していることを特徴とする請求項１０記載の不揮発
    性半導体記憶装置。
12. 【請求項１２】 複数のメモリセルにおける行数が列数
    より多く、 アドレス信号発生手段は、テスト用制御手段からのアッ
    プ信号に基づいてカウントアップされて複数ビットの内
    部アドレス信号を出力するアドレスカウンタと、このア
    ドレスカウンタからの複数ビットの内部アドレス信号の
    中間ビットを下位ビットと中間ビットとの両者に使用し
    た行選択手段に与えるための行用内部アドレス信号とし
    て出力する行用内部アドレス信号供給手段と、上記アド
    レスカウンタからの複数ビットの内部アドレス信号を列
    選択手段に与えるための列用内部アドレス信号供給手段
    とを有していることを特徴とする請求項１０記載の不揮
    発性半導体記憶装置。
13. 【請求項１３】 １消去ブロックの複数のメモリセルに
    おける行数が列数より少なく、 アドレス信号発生手段は、テスト用制御手段からのアッ
    プ信号に基づいてカウントアップされて複数ビットの内
    部アドレス信号を出力するアドレスカウンタと、このア
    ドレスカウンタからの複数ビットの内部アドレス信号の
    上位ビットを除いた内部アドレス信号を行選択手段に与
    えるための行用内部アドレス信号として出力する行用内
    部アドレス信号供給手段と、上記アドレスカウンタから
    の複数ビットの内部アドレス信号を列選択手段に与える
    ための列用内部アドレス信号として出力する列用内部ア
    ドレス信号供給手段とを有していることを特徴とする請
    求項１０記載の不揮発性半導体記憶装置。
14. 【請求項１４】 アドレス信号発生手段は、テスト用制
    御手段からのアップ信号に基づいてカウントアップされ
    て第１の内部アドレス信号を出力する下位ビットアドレ
    スカウンタと、テスト用制御手段からのアップ信号及び
    下位ビットアドレスカウンタからのキャリー信号に基づ
    いてカウントアップされて第２の内部アドレス信号を出
    力する上位ビットアドレスカウンタとを有し、上記第１
    及び第２の内部アドレス信号の一方の内部アドレス信号
    を行選択手段に与える行用内部アドレス信号として出力
    し、上記第１及び第２の内部アドレス信号の他方の内部
    アドレス信号を列選択手段に与える列用内部アドレス信
    号として出力するものであることを特徴とする請求項１
    ０記載の不揮発性半導体記憶装置。
15. 【請求項１５】 アドレス信号発生手段は、行用内部ア
    ドレス信号をカウンタからの内部アドレス信号に対して
    アドレス順番を変えて出力することを特徴とする請求項
    １１ないし請求項１４のいずれかに記載の不揮発性半導
    体記憶装置。
16. 【請求項１６】 アドレス信号発生手段は、列用内部ア
    ドレス信号をカウンタからの内部アドレス信号に対して
    アドレス順番を変えて出力することを特徴とする請求項
    １１ないし請求項１４のいずれかに記載の不揮発性半導
    体記憶装置。
17. 【請求項１７】 電気的に書き込み、消去可能であり、
    一括消去される１消去ブロックを構成する複数のメモリ
    セルと、これら複数のメモリセルのうち不良のメモリセ
    ルが存在すると、その不良のメモリセルと置換される複
    数の冗長メモリセルと、アドレス信号を受け、上記複数
    のメモリセルから１つのメモリセルを選択するための選
    択手段とを有した不揮発性半導体記憶装置における上記
    １消去ブロックの複数のメモリセルを一括して所定時
    間、消去動作させるステップ、 上記選択手段に順次アドレス信号を与え、一括消去され
    た複数のメモリセルのうちの所定数のメモリセルを順次
    選択し、選択された所定数のメモリセルから読み出しデ
    ータを得るステップ、 上記選択された所定数のメモリセルから得られた読み出
    しデータのうち所定割合以上のメモリセルの消去動作が
    完了していると消去動作完了とし、所定割合未満である
    と消去動作未完了とするステップを備えた不揮発性半導
    体記憶装置のテスト方法。
18. 【請求項１８】 電気的に書き込み、消去可能であり、
    一括消去される１消去ブロックを構成する複数のメモリ
    セルと、これら複数のメモリセルのうち不良のメモリセ
    ルが存在すると、その不良のメモリセルと置換される複
    数の冗長メモリセルと、アドレス信号を受け、上記複数
    のメモリセルから１つのメモリセルを選択するための選
    択手段とを有した不揮発性半導体記憶装置における上記
    １消去ブロックの複数のメモリセルを一括して所定時
    間、消去動作させるステップ、 上記選択手段に順次所定数のアドレス信号を与え、各ア
    ドレス信号毎に対応したアドレス信号の複数のメモリセ
    ルを与えられたアドレス信号順に順次選択し、選択され
    たメモリセルから読み出しデータを得るステップ、 各アドレス毎に対応したアドレスの複数のメモリセルか
    らの読み出しデータのうちから１つの読み出しデータを
    選択し、この選択された所定数の読み出しデータのうち
    所定割合以上のメモリセルの消去動作が完了していると
    消去動作完了とし、所定割合未満であると消去動作未完
    了とするステップを備えた不揮発性半導体記憶装置のテ
    スト方法。
19. 【請求項１９】 電気的に書き込み、消去可能であり、
    一括消去される１消去ブロックを構成する複数のメモリ
    セルと、これら複数のメモリセルのうち不良のメモリセ
    ルが存在すると、その不良のメモリセルと置換される複
    数の冗長メモリセルと、アドレス信号を受け、上記複数
    のメモリセルから１つのメモリセルを選択するための選
    択手段とを有した不揮発性半導体記憶装置における上記
    １消去ブロックの複数のメモリセルを一括して所定時
    間、消去動作させるステップ、 上記選択手段に順次所定数のアドレス信号を与え、各ア
    ドレス信号毎に対応したアドレス信号の複数のメモリセ
    ルを与えられたアドレス信号順に順次選択し、選択され
    たメモリセルから読み出しデータを得るステップ、 各アドレス毎に対応したアドレスの複数のメモリセルか
    らの読み出しデータを一旦保持し、保持したデータを順
    次読み出し、上記所定数のアドレス信号に対応した所定
    数の読み出しデータのうち所定割合以上のメモリセルの
    消去動作が完了していると消去動作完了とし、所定割合
    未満であると消去動作未完了とするステップを備えた不
    揮発性半導体記憶装置のテスト方法。