KR100739257B1 - 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자에 관한 것으로, 플래시 메모리 소자의 OTP 블럭의 재프로그램 동작을 방지하는 OTP 제어부를 구비하여 처음 OTP 프로그램 단계를 진행 후 재프로그램 방지 단계를 실시하여 오작동으로 인하여 프로그램 동작이 다시 실시되어도 선택 신호 발생부를 디스에이블시켜 OTP 메모리 셀에 저장된 데이터가 손상되는 것을 방지하는 플래시 메모리 소자를 개시한다.
OPT, 재프로그램, 워드라인 선택부

Description

플래시 메모리 소자{Flash memory device}
도 1은 일반적인 플래시 메모리 소자의 셀 블럭을 나타내는 블럭도이다.
도 2는 종래 기술에 따른 플래시 메모리 소자의 OTP 블럭의 프로그램 단계를 나타내는 순서도이다.
도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 회로도이다.
도 4는 도 3의 OTP 제어 회로의 상세 회로도이다.
도 5는 도 4의 퓨즈 캐패시터를 나타내는 소자의 단면도이다.
도 6은 본 발명의 일실시예에 따른 플래시 메모리 소자의 OTP 블럭의 프로그램, 쓰기 방지 동작, 읽기 동작 단계를 나타내는 순서도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : OTP 제어부 120 : 고전압 전송부
130 : 선택 신호 출력부 140 : 블럭 워드라인 제어부
150 : 워드라인 선택부 160 : OTP 메모리 셀 어레이
111 : 충전 전압 발생부 112 : 퓨즈 캐패시터
113 : 방전부 114 : 제어 신호 발생부
본 발명은 플래시 메모리 소자에 관한 것으로, 특히, 플래시 메모리 소자의 원타임 프로그램 블럭을 제어하는 회로에 관한 것이다.
비휘발성 메모리 소자는 전원이 공급되지 않아도 데이터가 지워지지 않는 소자이며, 사용자의 필요에 의해 선택적으로 프로그램하기 위하여 사용되고 있다. 이 중 플래쉬 메모리 소자(FLASH memory device)는 프로그램(program)하고 리드(read)하는 동작을 여러번 수행할 수 있는 멀티 타임 프로그래머블(Multi Time Programmable) 블럭과, 프로그램하고 리드하는 동작을 한번만 수행하는 원 타임 프로그래머블(One Time Programmable; 이하'OTP') 블럭으로 구분될 수 있다.
도 1은 일반적은 플래시 메모리 소자의 셀 블럭도이다.
도 1을 참조하면 플래시 메모리 소의 셀 블럭(10)은 셀에 대한 정보를 저장하고 있는 다수의 스페셜 블럭(11), 사용자 프로그램(user program)을 프로그램하고 읽을 수 있는 OTP 블럭(12), 및 외부의 입력 데이터를 프로그램하고 리드하는 동작을 여러번 수행할 수 있는 다수의 노멀 메모리 셀블럭을 포함하는 메인 블럭(13)을 포함한다.
OTP 블럭(12)은 고유의 데이터가 한번 기록된 후 이 영역에 기록된 데이터에 대한 소거동작을 수행하지 못하도록 하는 방법으로 OTP 블럭에 기록된 데이터를 보호한다.
도 2는 종래 기술에 따른 플래시 메모리 소자의 원타임 프로그래머블 블럭의 프로그램 동작을 나타내는 순서도이다.
도 2를 참조하면, OTP 블럭의 프로그램 동작은 OTP 디스에이블 단계, OTP 엑세스 엔트리 단계, OTP 인에이블 단계, OTP 프로그램 명령 단계, OTP 어드레스 입력 단계, OTP 데이터 입력 단계, OTP 프로그램 단계, OTP 종료 명령 단계, 및 OTP 디스에이블 단계를 순차적으로 실시하여 진행된다.
OTP 엑세스 엔트리 단계의 경우 생산자와 한정된 사용자에게만 공개되어 있는데, 엔트리가 유출되거나 사용자의 잘못된 사용 또는 오동작에 기인된 OTP 블럭의 엑세스가 발생하는 경우, 초기의 목적에서 벗어난 프로그램 단계 즉, 재프로그램 동작이 실행되어 처음 입력된 OTP 데이터가 손상될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 OTP 블럭의 재프로그램 동작을 방지하는 OTP 제어부를 구비하여 처음 OTP 프로그램 단계를 진행 후 재프로그램 방지 단계를 실시하여 오작동으로 인하여 프로그램 동작이 다시 실시되어도 선택 신호 발생부를 디스에이블시켜 OTP 메모리 셀에 저장된 데이터가 손상되는 것을 방지하는 플래시 메모리 소자를 제공하는 데 있다.
본 발명의 일실시예에 따른 플래시 메모리 소자는 OTP 제어부와, 고전압 전 송부와, 블럭 워드라인 제어부와, 선택 신호 출력부와, OTP 메모리 셀 어레이를 포함한다.
OTP 제어부는 쓰기 방지 신호와 프로그램 신호와 읽기 신호에 응답하여 OTP 제어 신호를 출력한다. OTP 제어부는 처음 프로그램 동작 이후에는 프로그램 신호에 관계없이 동작한다.고전압 전송부는 외부 신호들에 응답하여 블럭 워드라인에 고전압을 전송한다. 블럭 워드라인 제어부는 OTP 제어 신호에 응답하여 블럭 워드라인을 디스차지하거나 프리차지한다. 선택 신호 출력부는 블럭 워드라인의 전위 레벨에 응답하여 다수의 워드라인 선택 신호와 드레인 선택 신호 및 소스 선택 신호를 출력한다. OTP 메모리 셀 어레이는 다수의 OTP 메모리 셀들을 포함하며, 다수의 워드라인 선택 신호와 드레인 선택 신호 및 소스 선택 신호에 응답하여 다수의 OTP 메모리 셀들에 OTP 데이터를 한번 프로그램하거나, 다수의 OTP 메모리 셀들에 프로그램된 OTP 데이터를 독출한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 회로도이다.
도 3을 참조하면, 플래시 메모리 소자는 OTP 제어부(110), 고전압 전송부(120), 선택 신호 출력부(130), 블럭 워드라인 제어부(140), 워드라인 선택 부(150), 및 OTP 메모리 셀 어레이(160)를 포함한다.
OTP 제어부(110)는 쓰기 방지 신호(OTPBREAK)와 프로그램 프리차지 신호(PGMPRECHb) 및 독출 신호(READ)에 응답하여 OTP 제어 신호(OTP_CTRL)를 출력한다.
고전압 전송부(120)는 제1 내지 제4 NMOS 트랜지스터(N1 내지 N4)를 포함한다. 제1 및 제2 NMOS 트랜지스터(N1 및 N2)는 고전압(VPP)과 블럭 워드라인(BLKWL) 사이에 직렬 연결되며, 제1 외부 신호(GA) 및 제2 외부 신호(GB)에 각각 응답하여 턴온된다. 따라서 고전압(VPP)을 블럭 워드라인(BLKWL)에 연결하거나 차단한다. 제3 및 제4 NMOS 트랜지스터(N3 및 N4)는 고전압(VPP)과 블럭 워드라인(BLKWL) 사이에 다이오드 접속되며 블럭 워드라인(BLKWL)의 전위를 일정하게 유지시킨다.
선택 신호 출력부(130)는 제5 및 제6 트랜지스터(N5 및 N6)를 포함한다. 제5 트랜지스터(N5)는 블럭 워드라인 제어부(140)의 제어 신호(CS2)에 응답하여 외부의 디코딩 신호(SELGND)를 드레인 선택 라인에 출력한다. 제6 트랜지스터(N6)는 블럭 워드라인 제어부(140)의 제어 신호(CS2)에 응답하여 외부의 디코딩 신호(SELGND)를 소스 선택 라인에 출력한다. 디코딩 신호(SELGND)는 프로그램 또는 독출 동작 이후 드레인 선택 신호(DSL)와 소스 선택 신호(SSL)를 디스차지 시키기 위한 신호이다.
블럭 워드라인 제어부(140)는 제7 및 제8 NMOS 트랜지스터(N7 및 N8)와 제1 및 제2 낸드 게이트(ND1 및 ND2)를 포함한다. 제1 낸드 게이트(ND1)는 OTP 제어 신호(OTP_CTRL)와 블럭 인에이블 신호(SPAREEN)를 논리 조합하여 조합신호(CS1)를 출력한다. 제7 NMOS 트랜지스터(N7)는 제1 낸드 게이트(ND1)의 출력단과 블럭 워드라 인(BLKWL) 사이에 연결되고, 프리차지 신호(PRE)신호에 응답하여 조합신호(CS1)를 블럭 워드라인(BLKWL)에 인가하거나 차단한다. 제2 낸드 게이트(ND2)는 조합신호(CS1)와 인에이블 신호(EN)를 논리 조합하여 제어 신호(CS2)를 출력한다. 제8 NMOS 트랜지스터(N8)는 블럭 워드라인(BLKWL)과 접지 전압(VSS) 사이에 연결되고 제어 신호(CS2)에 응답하여 블럭 워드라인(BLKWL)을 접지 전압(VSS)과 연결하여 디스차지하거나 블럭 워드라인(BLKWL)과 접지 전압(VSS)을 차단한다.
워드라인 선택부(150)는 다수의 NMOS 트랜지스터(N9 내지 N12)를 포함한다. 다수의 NMOS 트랜지스터(N9 내지 N12)는 각각 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드라인(GWL0 내지 GWL31), 글로벌 소스 선택 라인(GSSL)에 연결된다. 다수의 NMOS 트랜지스터(N9 내지 N12)의 게이트들은 블럭 워드라인(BLKWL)에 연결되어 블럭 워드라인(BLKWL)의 전위에 응답하여 각각 드레인 선택 신호(DSL), 다수의 워드라인 선택 신호(WL0 내지 WL31), 및 소스 선택 신호(SSL)를 출력한다.
OTP 메모리 셀 어레이(160)는 다수의 메모리 셀(미도시)들이 스트링 구조로 연결되어 드레인 선택 신호(DSL), 다수의 워드라인 선택 신호(WL0 내지 WL31), 및 소스 선택 신호(SSL)에 응답하여 입력되는 데이터를 프로그램하거나 독출한다.
도 4는 도 3의 OTP 제어부(110)의 상세 회로도이다.
도 4를 참조하면 OTP 제어부(110)는 충전 전압 발생부(111), 퓨즈 캐패시터(112), 방전부(113), 및 제어 신호 발생부(114)를 포함한다.
충전 전압 발생부(111)는 제3 낸드 게이트(ND3), 제13 및 제14 NMOS 트랜지스터(N13 및 N14), 및 인버터(I1)를 포함한다. 제3 낸드 게이트(ND3)는 전원 전 압(VDD)과 쓰기 방지 신호(OTPBREAK)를 논리 조합하여 조합 신호(CS3)를 생성한다. 인버터(I1)는 쓰기 방지 신호(OTPBREAK)를 반전시켜 제13 NMOS 트랜지스터의 게이트로 출력한다. 제13 NMOS 트랜지스터(N13)는 고전압(VPP)이 연결된 노드(NB)와 접지 전압(VSS) 사이에 연결되고, 인버터(I1)의 출력 신호에 응답하여 노드(NB)를 디스차지한다. 제14 NMOS 트랜지스터(N14)는 전원 전압(VDD)과 노드(NB) 사이에 연결되고, 조합 신호(CS3)에 응답하여 전원 전압(VDD)을 노드(NB)에 인가한다.
퓨즈 캐패시터(112)는 노드(NB)와 노드(NC) 사이에 연결되며, 양단에 고전압이 인가되면 브레이크다운(Breakdown) 현상이 일어나고, 한번 브레이크다운 현상이 일어나면 더 이상 절연되지 못한다. 따라서, 캐패시터의 역할을 하지 못하고 양단(NB 와 NC 사이)에 전류 패스(current path)가 형성된다. 퓨즈 캐패시터(112)는 노드(NC)의 전위를 제어 신호(CS4)로 하여 출력한다.
방전부(113)는 제15 NMOS 트랜지스터(N15)와 저항(R1)을 포함한다. 제15 NMOS 트랜지스터(N15)와 저항(R1)은 노드(NC)와 접지 전압(VSS) 사이에 직렬 연결된다. 제15 NMOS 트랜지스터(N15)는 외부 신호(High)에 응답하여 노드(NC)의 전압을 저항(R1)을 통해 방전되도록 한다. 외부 신호(High)는 제15 NMOS 트랜지스터(N15)를 선영영역(Linear region)에서 동작시키기 위하여 턴온 전압보다 전위가 낮은 신호이다.
제어 신호 발생부(114)는 제16 NMOS 트랜지스터(N16), 노어 게이트(NR1), 제4 낸드 게이트(ND4)를 포함한다. 제16 NMOS 트랜지스터(N16)는 조합 신호(CS3)에 응답하여 제어 신호(CS4)를 노어 게이트(NR1)로 출력한다. 노어 게이트(NR1)는 제 16 NMOS 트랜지스터(N16)를 통해 입력된 제어 신호(CS4)와 프로그램 프리차지 신호(PGMPREb)를 논리 조합하여 조합신호(CS5)를 출력한다. 낸드 게이트(ND4)는 조합신호(CS5)와 읽기 신호(READ)를 논리 조합하여 OTP 제어 신호(OTP_CTRL)로 출력한다.
도 5a는 도 4의 퓨즈 캐패시터(112)에 고전압이 인가되기 전의 상태를 나타내는 소자의 단면도이다.
도 5a를 참조하면, 퓨즈 캐패시터(112)는 소자분리막(28)에 의해 정해진 액티브 영역을 갖는 반도체 기판(20)과, 플래쉬 메모리 소자의 플로팅 게이트로 사용되며 반도체 기판(20)의 액티브 영역에 오믹 콘택(ohmic contact)되는 제 1 도전층(21)과, 플래쉬 메모리 소자의 유전체막으로 사용되며 제 1 도전층(21)상에 배치된 절연층(22)과, 플래쉬 메모리 소자의 컨트롤 게이트로 사용되며 절연층(22)상에 배치된 제 2 도전층(23)을 구비한다. 도면부호 24, 25, 26, 27은 퓨즈 캐패시터(112) 일측과 타측에 각각 연결되는 금속 배선을 나타내는 것으로, 금속 배선(24)(26)에 도 4에 도시된 노드(NB), 노드NC)가 각각 연결되어 고전압이 인가된다. 그리고, 제 1 도전층(21) 및 금속 배선(27) 하부 및 이들 사이의 액티브 영역에는 불순물 이온 예를 들어, 고농도 n형 도전형 이온 주입에 의한 오믹 콘택층(20a)을 구성한다.
도 5b는 도 4의 퓨즈 캐패시터(112)에 고전압이 인가된 후의 상태를 나타내는 소자의 단면도이다.
도 5b를 참조하면, 노드(NB)와 노드(NC)를 통해 고전압이 인가되면 절연 층(22)(22a)의 절연성이 파괴되어 제 1 도전층(21)과 제 2 도전층(23) 또는 반도체 기판(20)과 제 1 도전층(21)간에 단락(short)이 일어난다. 이때부터는 경로 A를 통해서 전류패스가 형성된다. 따라서 노드(NB)와 노드(NC)가 단락(short)된다.
도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 OTP 블럭의 프로그램, 쓰기 방지 동작, 읽기 동작 단계를 나타내는 순서도이다.
도 3 내지 도6을 참조하여 본 발명의 일실시 예에 따른 플래시 메모리 소자의 OTP 프로그램 동작 및 OTP 읽기 동작을 설명하면 다음과 같다.
본 발명의 OTP 블럭 프로그램 동작 단계(200)는 종래 기술에서 기술한 OTP 프로그램 동작 단계와 그 동작 순서와 방법이 유사하므로 상세한 설명은 생략하도록 한다.
본 발명의 OTP 블럭 쓰기 방지 동작 단계(300)를 설명하면 다음과 같다.
OTP 블럭 프로그램 동작 단계(200)를 실시한 후, OTP 블럭이 디스에이블 된 상태(310)에서 OTP 블럭에 접근하기 위한 엑세스 엔트리를 실시(320)한다. 이어 OTP 블럭이 인에이블(330) 된다. 이 후, 쓰기 방지 동작의 시작을 위한 제 3 OTP 명령(340)이 인가된다. 또한, OTP 블럭의 쓰기 방지 동작을 실시할 메모리 셀들의 어드레스가 입력된(350)다. 제 4 OTP 명령(360)이 인가되어 OTP 쓰기 방지 동작(370)이 시작된다.
OTP 쓰기 방지 동작(370)에 대해 자세히 설명하면 다음과 같다.
쓰기 방지 신호(OTPBREAK)가 로우 레벨에서 하이 레벨로 천이되어 OTP 제어부(110)에 인가된다. 따라서 제3 낸드 게이트(ND3)는 로우 레벨의 조합 신호(CS3) 를 출력한다. 또한 하이 레벨의 쓰기 방지 신호(OTPBREAK)는 인버터(I1)에 의해 반전되어 제13 낸드 게이트(N13)를 턴오프시킨다. 따라서 노드(NB)는 고접압(VPP)이 인가되어 프리차지된다. 이때, 노드(NC)는 제15 NMOS 트랜지스터(N15)와 저항(R1)을 통하여 접지 전압(VSS)와 연결되어 있으므로, 노드(NB)와 노드(NC)사이에는 고전장(高電場)이 인가된다. 따라서 퓨즈 캐패시터(112)는 절연층(22)(22a)의 절연성이 파괴되어 제 1 도전층(21)과 제 2 도전층(23) 또는 반도체 기판(20)과 제 1 도전층(21)간에 단락(short)이 일어난다. 따라서, 노드(NB)와 노드(NC)는 단락된다.
이 후, OTP 종료 명령(380)이 인가되어 OTP 블럭이 디스에이블(390) 된다.
만약, OTP 블럭 쓰기 방지 동작 단계(300) 종료 후, 엔트리가 유출되거나 사용자의 잘못된 사용 또는 오동작에 기인한 OTP 블럭의 엑세스가 발생하여 재프로그램(rewrite) 동작이 일어날 경우를 설명하면 다음과 같다.
충전 전압 발생부(111)는 로우 레벨의 쓰기 방지 신호(OTPBREAK)와 전원 전압(VDD)을 인가받은 제3 낸드 게이트(ND3)는 하이 레벨의 조합 신호(CS3)를 출력한다. 하이 레벨의 조합 신호(CS3)에 응답하여 노드(NB)는 하이 레벨로 프리차지 된다. 퓨즈 캐패시터(112)는 쓰기 방지 동작 단계(300)에서 단락되어 노드(NC)는 하이 레벨의 제어 신호(CS4)를 출력한다. 제어 신호 발생부(114)의 제16 NMOS 트랜지스터(N16)는 조합 신호(CS3)에 응답하여 턴온되어 하이 레벨의 제어 신호(CS4)를 노어 게이트(NR1)에 출력한다. 쓰기 동작 시 로우 레벨을 갖는 프로그램 프리차지 신호(PGMPREb)신호와 하이 레벨의 제어 신호(CS4)에 응답하여 노어 게이트는 로우 레벨의 조합 신호(CS5)를 출력한다. 제4 낸드 게이트(ND4)는 로우 레벨의 조합 신 호(CS5)와 쓰기 동작시 로우 레벨을 갖는 읽기 신호(READ)를 논리 조합하여 하이 레벨의 하이 레벨의 OTP 제어 신호(OTP_CTRL)를 출력한다.
하이 레벨의 OTP 제어 신호(OTP_CTRL)는 블럭 워드라인 제어부(140)의 제1 낸드 게이트(ND1)에 인가된다. 제1 낸드 게이트(ND1)는 하이 레벨의 OTP 제어 신호(OTP_CTRL)와 하이 레벨의 블럭 인에이블 신호(SPAREEN)를 논리 조합하여 로우 레벨의 조합신호(CS1)를 출력한다. 제2 낸드 게이트(ND2)는 로우 레벨의 조합신호(CS1)와 하이 레벨의 인에이블 신호(EN)를 논리 조합하여 하이 레벨의 조합 신호(CS2)를 출력한다. 제8 NMOS 트랜지스터(N8)는 하이 레벨의 조합 신호(CS2)에 응답하여 턴온되어 노드(QA)와 접지 전압(VSS)을 연결하여 블럭 워드라인(BLKWL)을 로우 레벨로 디스차지 한다. 따라서, 워드라인 선택부(150)는 디스에이블된다. 이로 인하여 재프로그램 동작이 방지된다.
이 후, OTP 읽기 동작 단계(400)를 설명하면 다음과 같다.
OTP 읽기 동작 단계(400)는 OTP 블럭이 디스에이블 된 상태(410)에서 OTP 블럭에 접근하기 위한 엑세스 엔트리를 실시(420)한다. 이어 OTP 블럭이 인에이블(430) 된다. 이 후, 읽기 시작을 위한 제 5 OTP 명령(440)이 인가된다. 또한, OTP 블럭의 읽기 동작을 실시할 메모리 셀들의 어드레스가 입력된(450)다. 제 6 OTP 명령(460)이 인가되어 OTP 읽기 동작(470)이 시작된다.
OTP 읽기 동작(470)을 상세하게 설명하면 다음과 같다.
읽기 동작시 하이레벨로 천이되는 읽기 신호(READ)에 따라 제4 낸드 게이트(ND4)는 로우 레벨의 OTP 제어 신호(OTP_CTRL)를 출력한다.
로우 레벨의 OTP 제어 신호(OTP_CTRL)는 블럭 워드라인 제어부(140)의 제1 낸드 게이트(ND1)에 인가된다. 제1 낸드 게이트(ND1)는 로우 레벨의 OTP 제어 신호(OTP_CTRL)와 하이 레벨의 블럭 인에이블 신호(SPAREEN)를 논리 조합하여 하이 레벨의 조합신호(CS1)를 출력한다. 제2 낸드 게이트(ND2)는 하이 레벨의 조합신호(CS1)와 하이 레벨의 인에이블 신호(EN)를 논리 조합하여 로우 레벨의 조합 신호(CS2)를 출력한다. 제8 NMOS 트랜지스터(N8)는 로우 레벨의 조합 신호(CS2)에 응답하여 턴오프되어 노드(QA)와 접지 전압(VSS)을 분리한다. 따라서, 워드라인 선택부(150)는 인에이블된다. 이로 인하여 읽기 동작이 실행된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시예에 따르면, 플래시 메모리 소자의 OTP 블럭의 재프로그램 동작을 방지하는 OTP 제어부를 구비하여 처음 OTP 프로그램 단계를 진행 후 재프로그램 방지 단계를 실시하여 오작동으로 인하여 프로그램 동작이 다시 실시되어도 선택 신호 발생부를 디스에이블시켜 OTP 메모리 셀에 저장된 데이터가 손상되는 것을 방지할 수 있다.

Claims (11)

  1. 쓰기 방지 신호와 프로그램 신호와 읽기 신호에 응답하여 OTP 제어 신호를 출력하는 OTP 제어부;
    외부 신호들에 응답하여 블럭 워드라인에 고전압을 전송하는 고전압 전송부;
    상기 OTP 제어 신호에 응답하여 상기 블럭 워드라인을 디스차지하거나 프리차지하는 블럭 워드라인 제어부;
    상기 블럭 워드라인의 전위 레벨에 응답하여 다수의 워드라인 선택 신호와 드레인 선택 신호 및 소스 선택 신호를 출력하는 선택 신호 출력부; 및
    다수의 OTP 메모리 셀들을 포함하며, 상기 다수의 워드라인 선택 신호와 상기 드레인 선택 신호 및 상기 소스 선택 신호에 응답하여 상기 다수의 OTP 메모리 셀들에 OTP 데이터를 프로그램하는 OTP 메모리 셀 어레이를 포함하며,
    상기 OTP 제어부는 퓨즈 캐패시터를 포함하며, 상기 퓨즈 캐패시터의 퓨즈 동작에 따라 처음 프로그램 동작 이후에는 상기 프로그램 신호에 관계없이 상기 OTP 제어 신호가 생성되지 않도록 동작하는 플래시 메모리 소자.
  2. 제 1 항에 있어서, 상기 OTP 제어부는
    상기 쓰기 방지 신호에 응답하여 조합신호를 생성하고, 제1 노드를 하이 레벨로 프리차지하거나 로우 레벨로 디스차지하여 충전 전압을 생성하는 충전 전압 발생부;
    상기 제1 노드와 제어 신호를 출력하는 제2 노드 사이에 연결되고, 상기 제1 노드와 상기 제2 노드 사이에 고전장이 형상되면 단락되어 상기 제1 노드와 상기 제2 노드 사이에 전류 패스를 형성하는 상기 퓨즈 캐패시터;
    상기 제2 노드 사이에 연결되어 상기 제2 노드에 인가된 전압을 방전시키는 방전부; 및
    상기 제어 신호와 상기 프로그램 신호와 상기 읽기 신호를 논리 조합하여 상기 OTP 제어 신호를 출력하는 제어 신호 발생부를 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서, 상기 충전 전압 발생부는
    전원 전압과 상기 쓰기 방지 신호를 논리 조합하여 상기 조합신호를 출력하는 낸드 게이트;
    상기 조합 신호에 응답하여 상기 제1 노드에 전원 전압을 인가하는 제1 트랜지스터;
    상기 쓰기 방지 신호를 반전시켜 출력하는 인버터; 및
    상기 인버터의 출력 신호에 응답하여 상기 제1 노드에 접지 전압을 인가하는 제2 트랜지스터를 포함하는 플래시 메모리 소자.
  4. 제 2 항에 있어서, 상기 퓨즈 캐패시터는
    소자분리막에 의해 정해진 액티브 영역을 갖는 반도체 기판;
    플래쉬 메모리 소자의 플로팅 게이트로 사용되며 상기 액티브 영역에 오믹 콘택되는 제 1 도전층;
    플래쉬 메모리 소자의 유전체막으로 사용되며 상기 제 1 도전층상에 형성되는 절연층; 및
    플래쉬 메모리 소자의 컨트롤 게이트로 사용되며 상기 절연층상에 형성되는 제 2 도전층을 포함하며,
    상기 제 1 도전층과 상기 제 2 도전층에 상기 고전장이 형성되면, 상기 절연층이 파괴되어 상기 제 1 도전층과 상기 제 2 도전층, 또는 상기 반도체 기판과 상기 제 1 도전층간에 단락이 일어나는 플래시 메모리 소자.
  5. 제 2 항에 있어서, 상기 방전부는
    상기 제2 노드에 연결되고, 선영영역에서 동작하도록 제어하는 외부 하이 신호에 응답하여 상기 제2 노드의 전류를 제어하는 트랜지스터; 및
    상기 트랜지스터와 접지 전압 사이에 연결되어 상기 제2 노드를 일정시간 동안 디스차지하는 저항을 포함하는 플래시 메모리 소자.
  6. 제 2 항에 있어서, 상기 제어 신호 발생부는
    상기 조합 신호에 응답하여 상기 제어 신호를 스위칭하는 트랜지스터;
    상기 트랜지스터를 통해 인가된 상기 제어 신호와 상기 프로그램 신호를 논리 조합하여 내부 조합 신호를 생성하는 노어 게이트; 및
    상기 내부 조합 신호와 상기 읽기 신호를 논리 조합하여 상기 OTP 제어 신호를 생성하는 낸드 게이트를 포함하는 플래시 메모리 소자.
  7. 제 1 항에 있어서, 상기 고전압 전송부는
    상기 블럭 워드라인과 고전압 단자에 직렬 연결되고, 상기 외부 신호들에 각각 응답하여 상기 블럭 워드라인에 상기 고전압을 인가하는 제1 및 제2 트랜지스터; 및
    상기 블럭 워드라인과 고전압 단자에 직렬 다이오드 접속되어 상기 블럭 워드라인의 전위를 일정하게 유지시키는 제3 및 제4 트랜지스터를 포함하는 플래시 메모리 소자.
  8. 제 1 항에 있어서, 상기 블럭 워드라인 제어부는
    상기 OTP 제어 신호와 블럭 인에이블 신호를 논리 조합하여 조합 신호를 출력하는 제1 낸드 게이트;
    프리차지 신호에 응답하여 상기 조합신호를 상기 블럭 워드라인에 인가하여 프리차지하는 제1 트랜지스터;
    상기 조합 신호와 인에이블 신호를 논리 조합하여 제어 신호를 출력하는 제2 낸드 게이트; 및
    상기 제어 신호에 응답하여 상기 블럭 워드라인에 접지 전압을 인가하여 디스차지하는 제2 트랜지스터를 포함하는 플래시 메모리 소자.
  9. 제 1 항에 있어서, 상기 선택 신호 출력부는
    다수의 글로벌 워드라인과 각각 연결되어 상기 블럭 워드라인의 전위에 응답하여 상기 다수의 워드라인 신호를 출력하는 제1 트랜지스터들;
    글로벌 드레인 선택 라인과 연결되어 상기 블럭 워드라인의 전위에 응답하여 상기 드레인 선택 신호를 출력하는 제2 트랜지스터; 및
    글로벌 소스 선택 라인과 연결되어 상기 블럭 워드라인의 전위에 응답하여 상기 소스 선택 신호를 출력하는 제2 트랜지스터를 포함하는 플래시 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제어 신호에 응답하여 상기 드레인 선택 신호 및 상기 소스 선택 신호를 생성하는 선택 신호 출력부를 더 포함하는 플래시 메모리 소자.
  11. 제 10 항에 있어서, 상기 선택 신호 출력부는
    상기 제어 신호에 응답하여 외부 그라운드 신호를 상기 드레인 선택 신호로 출력하는 제3 트랜지스터; 및
    상기 제어 신호에 응답하여 외부 그라운드 신호를 상기 소스 선택 신호로 출력하는 제4 트랜지스터를 포함하는 플래시 메모리 소자.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6182187B1 (en) 1993-04-07 2001-01-30 Compaq Computer Corporation System ROM including a flash EPROM and a ROM for storing primary boot code replacing a block flash EPROM
JP2001035176A (ja) 1999-07-19 2001-02-09 Toshiba Corp 不揮発性半導体メモリの制御方法
US6731536B1 (en) 2001-03-05 2004-05-04 Advanced Micro Devices, Inc. Password and dynamic protection of flash memory data
KR20050046520A (ko) * 2003-11-13 2005-05-18 삼성전자주식회사 오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6182187B1 (en) 1993-04-07 2001-01-30 Compaq Computer Corporation System ROM including a flash EPROM and a ROM for storing primary boot code replacing a block flash EPROM
JP2001035176A (ja) 1999-07-19 2001-02-09 Toshiba Corp 不揮発性半導体メモリの制御方法
US6731536B1 (en) 2001-03-05 2004-05-04 Advanced Micro Devices, Inc. Password and dynamic protection of flash memory data
KR20050046520A (ko) * 2003-11-13 2005-05-18 삼성전자주식회사 오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US058055865, US06226199

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