JP2007193913A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ保護機能を有し安全なデータ管理ができる不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１１は、書込み、消去、及び読み出し可能な公開データ領域１１Ａと、公開データ領域１１Ａに対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域１１Ｃとを備える。一致検出回路２６は、鍵データ領域１１Ｃから読み出した鍵情報と、外部から入力されたパスワードとを照合し一致するか否かを検出する。そして、制御回路１６は、一致検出回路２６により鍵情報とパスワードとが一致することが検出された場合、公開データ領域１１Ａに対する書込み、消去、及び読み出しを許可し、一致しないことが検出された場合、公開データ領域１１Ａに対する書込み、及び読み出しを禁止する。
【選択図】 図１

Description

この発明は、不揮発性半導体記憶装置に関するものであり、例えばＮＡＮＤ型フラッシュメモリに関するものである。

近年、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが様々な機器で用いられている。ＮＡＮＤ型フラッシュメモリでは、電源が投入され、内部電源回路が安定動作状態になった後に、パワーオンリード(Power On Read)が実行される。

パワーオンリードは、公開コマンドではアクセスできない非公開のメモリアドレス（非公開ブロックのアドレス）から、メモリ素子の動作に必要な各種パラメータ情報および動作不良を起こす不良アドレス情報を読み出すものである（例えば、特許文献１参照）。パワーオンリード終了後、前者の各種パラメータ情報を必要なレジスタに格納し、また後者の不良アドレス情報によって不良アドレスの置き換え（リダンダンシアドレスへの置き換え）を行う。

この一連の作業が終了した後、ＮＡＮＤ型フラッシュメモリは通常動作可能状態（以下、レディ状態と記す）となる。しかしながら、このようなＮＡＮＤ型フラッシュメモリは、不特定ユーザからのデータ読み出しを禁止するデータ保護機能を有しておらず、安全なデータ管理を行うことはできなかった。
特開２００４−１５２４１３号公報

この発明は、データ保護機能を有し安全なデータ管理ができる不揮発性半導体記憶装置を提供することを目的とする。

この発明の一実施態様の不揮発性半導体記憶装置は、複数の不揮発性メモリセルから構成され、外部より書込み、消去、及び読み出し可能な通常データ領域と、前記通常データ領域に対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域とを備えたメモリセルアレイと、前記鍵データ領域から読み出した前記鍵情報を記憶する鍵データ記憶回路と、外部から入力されたパスワードを記憶するパスワード記憶回路と、前記鍵データ記憶回路に記憶された前記鍵情報と前記パスワード記憶回路に記憶された前記パスワードとを照合し、前記鍵情報と前記パスワードとが一致するか否かを検出する検出回路と、前記検出回路により前記鍵情報と前記パスワードとが一致することが検出された場合、前記通常データ領域に対する書込み、消去、及び読み出しを許可し、前記鍵情報と前記パスワードとが一致しないことが検出された場合、前記通常データ領域に対する書込み、及び読み出しを禁止する制御回路とを具備することを特徴とする。

この発明によれば、データ保護機能を有し安全なデータ管理ができる不揮発性半導体記憶装置を提供することが可能である。

以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、この発明の第１実施形態の不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリについて説明する。

図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、データレジスタ１４、カラムデコーダ１５、制御回路１６、ＩＯバッファ１７、アドレスレジスタ１８、コマンドレジスタ１９、パワーオンリセット回路２０、レディ／ビジー（Ready／Busy）回路２１、高電圧発生回路２２、初期設定データラッチ回路２３、パスワードラッチ回路２４、「鍵」データラッチ回路２５、一致検出回路２６、及び「鍵」有無検知回路２７を備えている。

メモリセルアレイ１１は、データの電気的書き換えが可能な複数の不揮発性メモリセルをマトリクス状に配列して構成されている。不揮発性メモリセルは、浮遊ゲートと制御ゲートとが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有している。

メモリセルアレイ１１は、記憶領域として、公開データ領域１１Ａ、初期設定データ領域１１Ｂ、及び「鍵」データ領域１１Ｃを有する。公開データ領域１１Ａは、ユーザがデータを書込み、消去、及び読み出し可能な通常データ領域（公開ブロック）である。初期設定データ領域１１Ｂは、ユーザが書込み、消去及び読み出しを実行できない領域（非公開ブロック）である。初期設定データ領域１１Ｂには、パワーオンリセットの動作時に、初期動作及び機能を設定するために必要な各種パラメータ情報、および動作不良を起こすアドレス情報が記憶される。「鍵」データ領域１１Ｃは、ユーザが書込み及び消去はできるが、読み出しは実行できない領域（非公開ブロック）であり、この領域の記憶情報をＮＡＮＤ型フラッシュメモリの外部に出力することはできない。「鍵」データ領域１１Ｃには、公開データ領域１１Ａに対してユーザによるアクセス、例えば書込み、及び読み出しを許可するかあるいは禁止するかの判定に用いる「鍵」情報が記憶される。

図２は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１の具体的な構成を示す回路図である。１６個のメモリセルＭＣが直列に接続されて１つのＮＡＮＤセルユニットＮＣＵを構成している。複数のＮＡＮＤセルユニットＮＣＵには、ワード線ＷＬｎ（ｎ＝０〜１５）が共通に配設されており、複数のＮＡＮＤセルユニットＮＣＵが、データ消去の最小単位となるブロックＢ０，Ｂ１，…，Ｂｎを構成している。複数のセルブロックＢ０，Ｂ１，…，Ｂｎは、ビット線ＢＬを共通にして配置されている。このようなメモリセルアレイ１１において、例えば、ブロックＢｎ−１が初期設定データ領域１１Ｂとして設定され、セルブロックＢｎが「鍵」データ領域１１Ｃとして設定されている。

初期設定データ領域１１Ｂ及び「鍵」データ領域１１Ｃは、ビット線ＢＬ及びワード線ＷＬｎの選択駆動により、データの書込み、消去、及び読み出しの各動作が可能である。しかし、ＮＡＮＤ型フラッシュメモリの通常のメモリ動作では、外部からのアクセルが禁止されている。したがって、データの一括消去あるいはブロック単位の消去の際にも、初期設定データ領域１１Ｂ及び「鍵」データ領域１１Ｃは消去対象から除外される。

ＮＡＮＤ型フラッシュメモリの場合、前述したように例えば、「鍵」データ領域１１Ｃの最小単位は、データ消去の最小単位であるブロックＢｎである。ブロックＢｎは、他のブロックと同じ構造を持っている。そのため、レイアウトや回路動作については、通常のＮＡＮＤ型フラッシュメモリの場合と同様であり、設計が容易である。これに対して、「鍵」データ領域１１Ｃに記憶される「鍵」情報のデータサイズが小さい場合などは、通常のブロックＢ０〜Ｂｎ−２に比べて、ブロックＢｎをワード線が少ないブロック構成、例えば後述するページ単位としてもよい。これにより、ブロックＢｎを他のセルブロックＢ０〜Ｂｎ−１と同じ構造とした場合よりも、ブロックＢｎすなわち「鍵」データ領域１１Ｃの占有面積を小さくすることができる。

また、前述したように例えば、初期設定データ領域１１Ｂの最小単位は、データ消去の最小単位であるブロックＢｎ−１である。ブロックＢｎ−１は、他のブロックと同じ構造を持っているため、設計が容易である。しかし、初期設定データ領域１１Ｂに記憶される初期設定データのデータサイズが小さい場合などは、通常のブロックＢ０〜Ｂｎ−２に比べて、ブロックＢｎをワード線が少ないブロック構成としてもよい。これにより、ブロックＢｎ−１を他のセルブロックＢ０〜Ｂｎ−２と同じ構造とした場合よりも、ブロックＢｎ−１すなわち初期設定データ領域１１Ｂの占有面積を小さくすることができる。

また、ＮＡＮＤ型フラッシュメモリには、複数のメモリセルＭＣから同時にデータの読み出しを行う、「ページ」と称する複数のカラムアドレスからなるページ単位がある。各ページＰｎ（ｎ＝０〜１５）には、“０”〜“１５”まで順番にアドレスがふられている。通常のメモリ動作では、指定されたページアドレスに対し、一斉にデータの読み出し動作が行われる。

以下に、メモリセルアレイ１１以外の構成について説明する。

ＩＯバッファ１７には、記憶場所を示すアドレスＡＤ、動作を指令するコマンドＣＭＤ、及びデータＤＡが入力され、またＩＯバッファ１７からはデータＤＡが出力される。アドレスレジスタ１８は、アドレスＡＤを記憶すると共に、ロウデコーダ１２とカラムデコーダ１５にアドレスＡＤを出力する。ロウデコーダ１２は、アドレスＡＤに基づいてワード線を選択し駆動する。カラムデコーダ１５は、アドレスＡＤに基づいてビット線を選択し駆動する。センスアンプ１３は、アドレスＡＤにて指定されたメモリセルに記憶されたデータを読み出し増幅して、データレジスタ１４へ出力する。

コマンドレジスタ１９は、コマンドＣＭＤを記憶すると共に、制御回路１６へコマンドＣＭＤを出力する。パワーオンリセット回路２０は、電源が投入されたとき、この電源の投入を検知して、パワーオンリセットの指示信号を制御回路１６に出力する。レディ／ビジー回路２１は、制御回路１６からの指示により、レディ状態であることを示すレディ信号Ｒ、またはビジー状態であることを示すビジー信号Ｂを外部へ出力する。

制御回路１６は、読出し制御部１６Ａ、書込み制御部１６Ｂ、消去制御部１６Ｃ、アドレス生成部１６Ｄ、鍵書込み・消去制御部１６Ｅ、パスワード入力制御部１６Ｆ、及び通常動作禁止制御部１６Ｇを有している。読出し制御部１６Ａは、メモリセルアレイ１１からの読み出し動作を制御する。書込み制御部１６Ｂは、メモリセルアレイ１１への書き込み動作を制御する。消去制御部１６Ｃは、消去コマンドが入力されたときに、高電圧発生回路２２を動作させて消去電圧を生成し消去動作を制御する。

アドレス生成部１６Ｄは、消去コマンドが入力されたときに、消去対象のアドレスを生成する。鍵書込み・消去制御部１６Ｅは、このＮＡＮＤ型フラッシュメモリがレディ状態になったとき動作可能となり、「鍵」データ領域１１Ｃに対する「鍵」情報の書込み、及び消去動作を制御する。パスワード入力制御部１６Ｆは、ユーザにより入力された、「鍵」情報と照合されるべきデータ（ここでは、このデータをパスワードという）をパスワードラッチ回路２４に格納する。さらに、通常動作禁止制御部１６Ｇは、パスワードラッチ回路２４に格納されたパスワードと、「鍵」データラッチ回路２５に格納された「鍵」情報とが一致する場合、レディ信号を出力してＮＡＮＤ型フラッシュメモリを通常動作状態にし、不一致の場合、通常動作を禁止して再び消去コマンドまたはパスワード入力コマンドのいずれかのみ受け付ける状態に戻す。なお、通常動作とは、公開データ領域１１Ａに対してユーザによる書込み、消去、及び読み出しを許可する状態をいう。

次に、第１実施形態のＮＡＮＤ型フラッシュメモリの動作について説明する。

図３は、第１実施形態のＮＡＮＤ型フラッシュメモリの動作を示すフローチャートである。

ＮＡＮＤ型フラッシュメモリに電源が投入されると、パワーオンリセット回路２０により電源の投入が検知され、電源検知信号が制御回路１６に出力される。制御回路１６は、電源検知信号を受け取ると、内部電源回路が安定動作状態になるまで待機し（ステップＳ１）、その後、パワーオンリード(ＰＯＲ)動作を開始する（ステップＳ２）。

パワーオンリード動作では、制御回路１６は、非公開ブロックに割り当てられた初期設定データ領域１１Ｂからセンスアンプ１３により初期設定データを読み出し、データレジスタ１４を経由して初期設定データラッチ回路２３に初期設定データを格納する。これと共に、初期設定データに基づいて、ＮＡＮＤ型フラッシュメモリを初期状態に設定する。詳述すると、公開コマンドでアクセスできない非公開ブロックに割り当てられた初期設定データ領域１１Ｂから、ＮＡＮＤ型フラッシュメモリの動作に必要な各種パラメータ情報および動作不良を起こす不良アドレス情報を読み出す。そして、各種パラメータ情報及び不良アドレス情報を初期設定データラッチ回路２３に格納し、また不良アドレス情報によって不良アドレスの置き換え（リダンダンシアドレスへの置き換え）を行う（ステップＳ３）。

続いて、制御回路１６は、非公開ブロックに割り当てられた「鍵」データ領域１１Ｃから「鍵」情報を読み出し、「鍵」データラッチ回路２５に格納する（ステップＳ４）。そして、「鍵」有無検知回路２７により「鍵」情報の有無を検知する（ステップＳ５）。

「鍵」有無検知回路２７により、「鍵」データ領域１１Ｃに「鍵」情報が記憶されていないことが検知されると、従来と同様に、通常動作禁止制御部１６ＧによりＮＡＮＤ型フラッシュメモリはレディ状態とされ、レディ／ビジー回路２１よりレディ信号Ｒが外部に出力される（ステップＳ６）。なお、ＮＡＮＤ型フラッシュメモリがレディ状態となっていない場合は、レディ／ビジー回路２１よりビジー信号Ｂが外部に出力される。

一方、「鍵」データ領域１１Ｃに「鍵」情報が記憶されていることが検知されると、通常動作禁止制御部１６Ｇにより通常動作が禁止されて、すなわちレディ状態にはならず、特定のコマンドのみ受け付ける状態となる（ステップＳ７）。特定のコマンドとは、公開データ領域１１Ａ及び「鍵」データ領域１１Ｃを消去する消去コマンド、またはパスワードを受け取り、パスワードと「鍵」情報とを照合するパスワード入力コマンドである。

特定のコマンドとして、消去コマンドあるいはパスワード入力コマンドのいずれがＩＯバッファ１７に入力されたかを判定する（ステップＳ８）。消去コマンドが入力された場合には、アドレス生成部１６Ｄが消去対象アドレスを生成する。そして、消去制御部１６Ｃが高電圧発生回路２２を動作させて、消去対象アドレスが指定する公開データ領域１１Ａ内のデータを消去し、続いて、鍵書込み・消去制御部１６Ｅが高電圧発生回路２２を動作させて、消去対象アドレスが指定する「鍵」データ領域１１Ｃ内のデータを消去する（ステップＳ９）。このとき、アドレス生成部１６Ｄは、公開データ領域１１Ａの消去対象アドレス、ついで「鍵」データ領域１１Ｃの消去対象アドレスの順でアドレスを生成する。そして、前述したように、消去制御部１６Ｃが、公開データ領域１１Ａ内のデータを消去し、その後、鍵書込み・消去制御部１６Ｅが「鍵」データ領域１１Ｃ内のデータを消去する。これにより、以下のような問題が生じるのを防止する。消去コマンドにより、例えば「鍵」データ領域１１Ｃ、公開データ領域１１Ａの順序で消去を行うと、「鍵」データ領域１１Ｃの消去が終了した直後に電源が切れた場合、「鍵」データ領域１１Ｃ内の「鍵」情報のみが消去され、公開データ領域１１Ａのデータが未消去となる場合が想定される。このような場合、「鍵」情報が記憶されていないものと検出され、ＮＡＮＤ型フラッシュメモリがレディ状態となり、通常動作が可能、すなわち公開データ領域１１Ａ内のデータの読み出しが可能となってしまう。そこで、公開データ領域１１Ａ、「鍵」データ領域１１Ｃの順序で消去動作を実行すれば、このような問題が生じることはなく、安全なデータ保護が可能となる。

また、ステップＳ８において、パスワード入力コマンドがＩＯバッファ１７に入力された場合には、続いてパスワードがＩＯバッファ１７に入力される（ステップＳ１０）。そして、パスワード入力制御部１６Ｆは、ＩＯバッファ１７に入力されたパスワードをパスワードラッチ回路２４に格納する。

続いて、一致検出回路２６により、パスワードラッチ回路２４に格納されたパスワードデータと、「鍵」データラッチ回路２５に格納された「鍵」情報とが一致するか否かを検出し、検出結果（例えば、不一致検出信号）を通常動作禁止制御部１６Ｇに出力する（ステップＳ１１）。

パスワードと「鍵」情報とが一致したときは、通常動作禁止制御部１６ＧによりＮＡＮＤ型フラッシュメモリはレディ状態となって通常動作が可能となり、レディ／ビジー回路２１よりレディ信号Ｒが外部に出力される（ステップＳ６）。なお、ＮＡＮＤ型フラッシュメモリがレディ状態になれば、鍵書込み・消去制御部１６Ｅが有効になり、「鍵」情報の書込みおよび消去が行えるようになる（ステップＳ１２及びＳ１３）。一方、パスワードデータと「鍵」情報とが不一致ならば、再び、通常動作禁止制御部１６Ｇにより通常動作が禁止されて、特定のコマンドのみ受け付ける状態となり、消去コマンドまたはパスワード入力コマンドのみ受け付ける状態に戻る（ステップＳ７）。

ここで、パスワードと「鍵」情報とが一致すると判断するいくつかの例を述べる。外部から入力されるパスワードは所定の長さのデータからなり、パスワードと「鍵」情報とが一致するか否かは、以下の（１）〜（３）示す場合が考えられる。

（１）ユーザにより入力されたパスワードと、「鍵」データ領域１１Ｃに記憶されていた「鍵」情報とが完全に一致した場合。

（２）ユーザにより入力されたパスワードと、「鍵」データ領域１１Ｃに記憶されていた「鍵」情報の特定の一部とが一致した場合。

（３）ユーザにより入力されたパスワードが「鍵」情報の一部である復号化プログラムによって処理され、この処理データが「鍵」情報の別の一部と一致した場合。

このように予め定めたいずれかの条件を満たしたときに、一致検出回路２６によりパスワードデータと「鍵」情報とが一致すると判断される。

また、「鍵」情報をＮＡＮＤ型フラッシュメモリに記録するための「鍵」書込みコマンドも備える。この「鍵」書込みコマンドは、レディ状態であれば受け付けられるものとする。「鍵」書込みコマンドがＩＯバッファ１７に入力された場合、まず、鍵書込み・消去制御部１６Ｅは、「鍵」データ領域１１Ｃに格納された「鍵」情報を消去する（ステップＳ１２）。続いて、ＩＯバッファ１７に入力された「鍵」情報を「鍵」データ領域１１Ｃに書込む（ステップＳ１３）。

なおこのとき、ＩＯバッファ１７に入力される「鍵」情報を、デフォルト状態（非プログラム状態）と同一ものにすれば「鍵」情報が記憶されていない初期状態となり、従来のＮＡＮＤ型フラッシュメモリと同様の動作を行うメモリとして使用できる。また、「鍵」情報をＮＡＮＤ型フラッシュメモリの外部に読み出すコマンドや機能は備えていない。また、出荷前のテスト後に、ＮＡＮＤ型フラッシュメモリの外部に「鍵」情報を読み出すコマンドや機能を使用できないようにしてもよい。

以上説明したようにこの第１実施形態によれば、公開データ領域に対するアクセス、例えば書込み、及び読み出しを許可するかあるいは禁止するかを判定するための「鍵」情報を記憶しておき、外部から入力されたパスワードと「鍵」情報とを照合し一致した場合のみ、アクセスを許可することにより、安全なデータ管理を行うことが可能となる。

［第２の実施形態］
次に、この発明の第２実施形態の不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリについて説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。

この第２実施形態は、第１実施形態のＮＡＮＤ型フラッシュメモリにおいて、パスワード入力コマンドで適当なパスワードを次々と試す「ブルート・フォース攻撃」などによってセキュリティが突破されることを防止するため、パスワードの入力・照合を一定回数行っても、パスワードが「鍵」情報と一致しない場合、それ以降のパスワード入力を受付けないようにロックアウトする機能を設けたものである。

図４は、第２実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。第２実施形態は、第１実施形態の構成に加えて、メモリセルアレイ１１内に設けられた照合回数記憶領域１１Ｄ、さらに照合回数カウンタ２８、比較回路２９、及び照合回数設定回路３０を備える。

照合回数記憶領域１１Ｄは、パスワードと「鍵」情報とを照合した累積回数を記憶する領域であり、メモリセルアレイ１１内に専用の記憶領域として設けても良いし、「鍵」データ領域１１Ｃの一部を流用して設けても良い。照合回数カウンタ２８は、照合回数記憶領域１１Ｄから読み出した照合回数を記憶すると共に、照合を行うごとに照合回数をインクリメントする。照合回数設定回路３０は、パスワードと「鍵」情報との照合回数の許容値を予め設定するものであり、ここでは照合回数の許容値がｎ回に設定されているものとする。比較回路２９は、照合回数カウンタ２８に記憶された照合回数と、照合回数設定回路３０に予め設定された照合回数の許容値（ｎ回）とを比較し、照合回数カウンタに記憶された照合回数が許容値より少ないときは、パスワードの入力を許可する信号を出力し、照合回数が許容値以上であるときはパスワードの入力を禁止する信号を出力する。

次に、第２実施形態のＮＡＮＤ型フラッシュメモリの動作について説明する。

図５は、第２実施形態のＮＡＮＤ型フラッシュメモリの動作を示すフローチャートである。ステップＳ１〜Ｓ５までは第１実施形態と同様である。パワーオンリード動作後もしくはその途中において、ステップＳ５にて、「鍵」有無検知回路２７により「鍵」情報の有無を検出する。ここで、「鍵」有無検知回路２７により、「鍵」データ領域１１Ｃに「鍵」情報が記憶されていないことが検出されると、第１実施形態と同様に、ＮＡＮＤ型フラッシュメモリはレディ状態となり、レディ／ビジー回路２１よりレディ信号Ｒが外部に出力されて、ＮＡＮＤ型フラッシュメモリは通常動作状態となる（ステップＳ６）。

また、ステップＳ５において、「鍵」データ領域１１Ｃに「鍵」情報が記憶されていることが検出されると、照合回数記憶領域１１Ｄから読み出された照合回数が照合回数カウンタ２８に初期値としてセットされる（ステップＳ２１）。そして、比較回路２９により、照合回数カウンタ２８に記憶された照合回数と、照合回数設定回路３０に設定された照合回数の許容値（ｎ回）とが比較される（ステップＳ２２）。

照合回数カウンタ２８に記憶された照合回数が許容値（ｎ回）より少ないときは、ステップＳ７に移行し、通常動作禁止制御部１６Ｇにより通常動作が禁止されて、特定のコマンドのみ受け付ける状態となる。一方、照合回数カウンタに記憶された照合回数が許容値（ｎ回）以上であるときは、パスワード入力コマンドを禁止する制御、もしくは同コマンドを禁止するための信号をセットした後で、消去コマンドのみを受付ける状態となる（ステップＳ９）。

ステップＳ７に移行し、特定のコマンドのみ受け付ける状態となった後、消去コマンドあるいはパスワード入力コマンドのいずれがＩＯバッファ１７に入力されたかを判定する（ステップＳ８）。消去コマンドが入力された場合には、アドレス生成部１６Ｄが消去対象アドレスを生成する。そして、消去制御部１６Ｃが高電圧発生回路２２を動作させて、消去対象アドレスが指定する公開データ領域１１Ａ内のデータを消去し、続いて、鍵書込み・消去制御部１６Ｅが高電圧発生回路２２を動作させて、消去対象アドレスが指定する「鍵」データ領域１１Ｃ内の「鍵」情報を消去する（ステップＳ９）。このとき、前述したように、消去制御部１６Ｃは、公開データ領域１１Ａ内のデータを消去し、その後、鍵書込み・消去制御部１６Ｅが「鍵」データ領域１１Ｃ内のデータを消去する。これにより、「鍵」データ領域１１Ｃ内の「鍵」情報のみが先に消去され、公開データ領域１１Ａのデータが未消去となり、「鍵」情報が記憶されていないものと検出されて、公開データ領域１１Ａ内のデータの読み出しが可能になるという問題が生じるのを防止する。

また、ステップＳ８において、パスワード入力コマンドがＩＯバッファ１７に入力された場合には、続いてパスワードデータがＩＯバッファ１７に入力される（ステップＳ１０）。そして、パスワード入力制御部１６Ｆは、ＩＯバッファ１７に入力されたパスワードをパスワードラッチ回路２４に格納する。

続いて、一致検出回路２６により、パスワードラッチ回路２４に格納されたパスワードデータと、「鍵」データラッチ回路２５に格納された「鍵」情報とが一致するか否かを検出し、検出結果（例えば、不一致検出信号）を通常動作禁止制御部１６Ｇに出力する（ステップＳ１１）。

パスワードと「鍵」情報とが一致したときは、照合回数カウンタ２８のリセットを行うと共に、照合回数記憶領域書込み・消去制御部１６Ｈにより、照合回数記憶領域１１Ｄの消去を行い（ステップＳ２４）、ステップＳ６へ移行する。ステップＳ６では、通常動作禁止制御部１６ＧによりＮＡＮＤ型フラッシュメモリはレディ状態となって通常動作が可能となり、レディ／ビジー回路２１よりレディ信号Ｒが外部に出力される。

一方、ステップＳ１１において、パスワードと「鍵」情報とが不一致ならば、照合回数カウンタ２８のカウント値をインクリメントする（ステップＳ２５）。続いて、照合回数記憶領域書込み・消去制御部１６Ｈにより、照合回数記憶領域１１Ｄに照合回数カウンタ２８のカウント値を書き戻すことによって（ステップＳ２６）、照合回数を累積していく。続いて、ステップＳ２２へ戻り、ステップＳ２２以降の処理を繰り返す。なお、更新された照合回数カウンタ２８のカウント値をその都度、照合回数記憶領域１１Ｄに書き戻すのは、繰り返しの途中で電源が落とされた場合でも、それまでの照合回数を不揮発性記憶領域である照合回数記憶領域１１Ｄに保持するためである。

また、パスワード入力コマンドが禁止されているかどうかによらず、特定コマンド入力状態で消去コマンドが入力された場合には、公開データ領域１１Ａの全データの消去に続き、「鍵」情報が格納された「鍵」データ領域１１Ｃが消去されるのと同時に、照合回数記憶領域１１Ｄのデータも消去（照合回数が０回にリセット）される。

また、パスワードと「鍵」情報との照合回数の許容値（ｎ回）は少ない回数に設定することが望ましく、通常は回路的に電源もしくは接地電圧（ＧＮＤ）に固定された固定ビット列で構成する。しかし、セキュリティレベルなどによって回数を変更する必要がある場合には、前述したパワーオンリードで読み出されるパラメータ情報の一部として、非公開ブロックなどに許容値を設定するための値を書き込んでおき、この値を書き換えることによって変更できるようにすることも可能である。

以上のような構成を有する第２実施形態によれば、「ブルート・フォース攻撃」でパスワードを破ろうとしても、一定回数の試行によって動作がロックアウトされるため、データのセキュリティが保たれ、個人情報などの重要なデータが外部に流出することを防ぐことが可能となる。その他の構成及び効果については、第１実施形態と同様である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す回路図である。 第１実施形態の不揮発性半導体記憶装置の動作を示すフローチャートである。 この発明の第２実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。 第２実施形態の不揮発性半導体記憶装置の動作を示すフローチャートである。

符号の説明

１１…メモリセルアレイ、１１Ａ…公開ブロック、１１Ｂ…初期設定データ領域、１１Ｃ…「鍵」データ領域、１１Ｄ…照合回数記憶領域、１２…ロウデコーダ、１３…センスアンプ、１４…データレジスタ、１５…カラムデコーダ、１６…制御回路、１６Ａ…読出し制御部、１６Ｂ…書込み制御部、１６Ｃ…消去制御部、１６Ｄ…アドレス生成部、１６Ｅ…鍵書込み・消去制御部、１６Ｆ…パスワード入力制御部、１６Ｇ…通常動作禁止制御部、１７…ＩＯバッファ、１８…アドレスレジスタ、１９…コマンドレジスタ、２０…パワーオンリセット回路、２１…レディ／ビジー（Ready／Busy）回路、２２…高電圧発生回路、２３…初期設定データラッチ回路、２４…パスワードラッチ回路、２５…「鍵」データラッチ回路、２６…一致検出回路、２７…「鍵」有無検知回路、２８…照合回数カウンタ、２９…比較回路、３０…照合回数設定回路。

Claims (5)

1. 複数の不揮発性メモリセルから構成され、外部より書込み、消去、及び読み出し可能な通常データ領域と、前記通常データ領域に対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域とを備えたメモリセルアレイと、
   前記鍵データ領域から読み出した前記鍵情報を記憶する鍵データ記憶回路と、
   外部から入力されたパスワードを記憶するパスワード記憶回路と、
   前記鍵データ記憶回路に記憶された前記鍵情報と前記パスワード記憶回路に記憶された前記パスワードとを照合し、前記鍵情報と前記パスワードとが一致するか否かを検出する検出回路と、
   前記検出回路により前記鍵情報と前記パスワードとが一致することが検出された場合、前記通常データ領域に対する書込み、消去、及び読み出しを許可し、前記鍵情報と前記パスワードとが一致しないことが検出された場合、前記通常データ領域に対する書込み、及び読み出しを禁止する制御回路と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記鍵データ記憶回路に前記鍵情報が記憶されているか否かを検知する検知回路をさらに具備し、
   前記制御回路は、前記検知回路により前記鍵情報が記憶されていないことが検知された場合、前記通常データ領域に対する書込み、消去、及び読み出しを許可し、前記鍵情報が記憶されていることが検知された場合、前記通常データ領域に対する書込み、及び読み出しを禁止して、前記パスワードの入力、あるいは前記通常データ領域に記憶されたデータの消去のいずれか一方を受け付けることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記メモリセルアレイは、前記鍵情報と前記パスワードとの照合回数を記憶する照合回数記憶領域を有し、
   前記照合回数記憶領域に記憶された前記照合回数を初期値として取り込み、前記鍵情報と前記パスワードとが照合されるごとに前記照合回数を累積するカウンタと、
   前記カウンタに記憶された照合回数と所定の許容値を比較する比較回路とをさらに具備し、
   前記制御回路は、前記比較回路により前記照合回数が前記所定の許容値より少ないと判定された場合、前記パスワードの入力、あるいは前記通常データ領域に記憶されたデータの消去のいずれか一方を許可し、前記照合回数が前記所定の許容値以上であると判定された場合、前記パスワードの入力を禁止することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記検出回路により前記鍵情報と前記パスワードとが一致しないことが検出された場合において、消去コマンドが入力されたとき、前記制御回路は、先に、前記通常データ領域に記憶されたデータを消去し、その後、前記鍵データ領域に記憶された前記鍵情報を消去することを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
5. 前記鍵データ領域には、前記パスワードと照合される前記鍵情報以外に冗長な情報が記憶されていることを特徴とする請求項１乃至４のいずれか１つに記載の不揮発性半導体記憶装置。

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