JPH10125081A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH10125081A JPH10125081A JP27801596A JP27801596A JPH10125081A JP H10125081 A JPH10125081 A JP H10125081A JP 27801596 A JP27801596 A JP 27801596A JP 27801596 A JP27801596 A JP 27801596A JP H10125081 A JPH10125081 A JP H10125081A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- erase
- block
- erasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 各ブロックの消去特性（しきい値分布）を同
じにする。 【解決手段】 消去回路１２は、メモリセルアレイ１１
のブロックＢＬＫ（０）〜ＢＬＫ（ｎ）ごとに設けられ
る。消去用デコ−ダ１３は、ブロック単位の消去では、
１つの消去回路１２を選択し、全ブロックの消去では、
全ての消去回路１２を選択する。コンパレ−タ２１は、
各ブロックから読み出されたデ−タと実際の消去デ−タ
を比較し、デ−タの消去が行われたか否かを判断する。
各消去回路１２は、消去動作実行前に第１状態を保持す
る記憶部を有する。この記憶部は、当該ブロックの全メ
モリセルのデ−タの消去が行われると第２状態に変化す
る。第２状態の記憶部を有する消去回路１２は、消去用
デコ−ダ１３により選択されても、メモリセルアレイ１
１のブロックに消去電圧を供給しない。
じにする。 【解決手段】 消去回路１２は、メモリセルアレイ１１
のブロックＢＬＫ（０）〜ＢＬＫ（ｎ）ごとに設けられ
る。消去用デコ−ダ１３は、ブロック単位の消去では、
１つの消去回路１２を選択し、全ブロックの消去では、
全ての消去回路１２を選択する。コンパレ−タ２１は、
各ブロックから読み出されたデ−タと実際の消去デ−タ
を比較し、デ−タの消去が行われたか否かを判断する。
各消去回路１２は、消去動作実行前に第１状態を保持す
る記憶部を有する。この記憶部は、当該ブロックの全メ
モリセルのデ−タの消去が行われると第２状態に変化す
る。第２状態の記憶部を有する消去回路１２は、消去用
デコ−ダ１３により選択されても、メモリセルアレイ１
１のブロックに消去電圧を供給しない。
Description
【０００１】
【発明の属する技術分野】本発明は、ブロック（又はセ
クタ）単位でメモリセルのデ−タの消去を行うことがで
きる不揮発性半導体メモリに関する。
クタ）単位でメモリセルのデ−タの消去を行うことがで
きる不揮発性半導体メモリに関する。
【０００２】
【従来の技術】従来、例えば、フラッシュＥＥＰＲＯＭ
は、メモリセルアレイ（４メガ、１６メガビットなど）
を構成する全メモリセルのデ−タを一括して消去できる
ほか、メモリセルアレイを各ブロック（１６キロ、３２
キロ、６４キロなど）に分けてブロックごとにメモリセ
ルのデ−タを消去できるように構成されている。
は、メモリセルアレイ（４メガ、１６メガビットなど）
を構成する全メモリセルのデ−タを一括して消去できる
ほか、メモリセルアレイを各ブロック（１６キロ、３２
キロ、６４キロなど）に分けてブロックごとにメモリセ
ルのデ−タを消去できるように構成されている。
【０００３】このようなメモリでは、メモリセルアレイ
のブロックごとに消去回路が設けられている。ここで、
メモリセルアレイを構成する全メモリセルのデ−タを一
括して消去する場合、各消去回路の特性のバラツキや、
配線抵抗による消去電圧の低下などにより、図１１に示
すように、各ブロックの消去特性（メモリセルのしきい
値分布）が異なってしまう。
のブロックごとに消去回路が設けられている。ここで、
メモリセルアレイを構成する全メモリセルのデ−タを一
括して消去する場合、各消去回路の特性のバラツキや、
配線抵抗による消去電圧の低下などにより、図１１に示
すように、各ブロックの消去特性（メモリセルのしきい
値分布）が異なってしまう。
【０００４】このため、例えば、全てのメモリセルのし
きい値Ｖｔｈを所定値以下に設定しようとすると、消去
され易いブロックのメモリセルは、過消去状態になり、
その後のデ−タ書き込み動作などに悪影響を与える。
きい値Ｖｔｈを所定値以下に設定しようとすると、消去
され易いブロックのメモリセルは、過消去状態になり、
その後のデ−タ書き込み動作などに悪影響を与える。
【０００５】
【発明が解決しようとする課題】このように、従来は、
ブロック（又はセクタ）単位でメモリセルのデ−タの消
去を行うことができる不揮発性半導体メモリにおいて、
全メモリセルのデ−タを一括して消去する場合、各ブロ
ックのメモリセルのしきい値分布が異なってしまうた
め、過消去状態のメモリセルを有するブロックが生じる
欠点がある。
ブロック（又はセクタ）単位でメモリセルのデ−タの消
去を行うことができる不揮発性半導体メモリにおいて、
全メモリセルのデ−タを一括して消去する場合、各ブロ
ックのメモリセルのしきい値分布が異なってしまうた
め、過消去状態のメモリセルを有するブロックが生じる
欠点がある。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ブロック（又はセクタ）単位でメ
モリセルのデ−タの消去を行うことができる不揮発性半
導体メモリにおいて、全メモリセルのデ−タを一括して
消去しても、各ブロックのメモリセルのしきい値分布が
同じになるような不揮発性半導体メモリを提供すること
である。
もので、その目的は、ブロック（又はセクタ）単位でメ
モリセルのデ−タの消去を行うことができる不揮発性半
導体メモリにおいて、全メモリセルのデ−タを一括して
消去しても、各ブロックのメモリセルのしきい値分布が
同じになるような不揮発性半導体メモリを提供すること
である。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、複数のブロック
に分けられたメモリセルアレイと、前記メモリセルアレ
イの１つのブロックに１つずつ設けられ、前記メモリセ
ルアレイのブロックのメモリセルのデ−タの消去を実行
する複数の消去回路と、ブロック単位でメモリセルのデ
−タの消去を行う場合に、前記複数の消去回路のうちの
１つを選択し、全てのブロックにおいてメモリセルのデ
−タの消去を行う場合に、前記複数の消去回路の全てを
選択する消去用デコ−ダと、少なくともデ−タの消去が
実行されたブロックのメモリセルのデ−タを読み出し、
デ−タの消去が行われたか否かを検証するベリファイ手
段とを有し、前記複数の消去回路の各々は、デ−タの消
去を実行する前に、第１状態を保持する記憶部を有し、
前記記憶部は、当該記憶部を含む消去回路が受け持つブ
ロックの全てのメモリセルのデ−タの消去が行われた場
合に、前記第１状態から第２状態に変化し、前記第１状
態の記憶部を有する消去回路は、前記消去用デコ−ダに
より選択されると、前記メモリセルアレイのブロックに
消去電圧を供給して、デ−タの消去を実行し、前記第２
状態の記憶部を有する消去回路は、前記消去用デコ−ダ
により選択されても、前記メモリセルアレイのブロック
に消去電圧を供給せず、デ−タの消去を実行しない。
め、本発明の不揮発性半導体メモリは、複数のブロック
に分けられたメモリセルアレイと、前記メモリセルアレ
イの１つのブロックに１つずつ設けられ、前記メモリセ
ルアレイのブロックのメモリセルのデ−タの消去を実行
する複数の消去回路と、ブロック単位でメモリセルのデ
−タの消去を行う場合に、前記複数の消去回路のうちの
１つを選択し、全てのブロックにおいてメモリセルのデ
−タの消去を行う場合に、前記複数の消去回路の全てを
選択する消去用デコ−ダと、少なくともデ−タの消去が
実行されたブロックのメモリセルのデ−タを読み出し、
デ−タの消去が行われたか否かを検証するベリファイ手
段とを有し、前記複数の消去回路の各々は、デ−タの消
去を実行する前に、第１状態を保持する記憶部を有し、
前記記憶部は、当該記憶部を含む消去回路が受け持つブ
ロックの全てのメモリセルのデ−タの消去が行われた場
合に、前記第１状態から第２状態に変化し、前記第１状
態の記憶部を有する消去回路は、前記消去用デコ−ダに
より選択されると、前記メモリセルアレイのブロックに
消去電圧を供給して、デ−タの消去を実行し、前記第２
状態の記憶部を有する消去回路は、前記消去用デコ−ダ
により選択されても、前記メモリセルアレイのブロック
に消去電圧を供給せず、デ−タの消去を実行しない。
【０００８】前記ベリファイ手段は、前記メモリセルア
レイの各々のブロックのメモリセルのデ−タを順次読み
出し、デ−タの消去が行われていないメモリセルが存在
した時点で、そのメモリセルを有するブロックをＮＧと
し、全てのメモリセルのデ−タの消去が行われているブ
ロックをＯＫとし、前記ベリファイ手段が全てのブロッ
クがＯＫと判断した場合、消去動作が終了し、前記ベリ
ファイ手段が少なくとも１つのブロックがＮＧと判断し
た場合、再度、デ−タの消去が実行される。
レイの各々のブロックのメモリセルのデ−タを順次読み
出し、デ−タの消去が行われていないメモリセルが存在
した時点で、そのメモリセルを有するブロックをＮＧと
し、全てのメモリセルのデ−タの消去が行われているブ
ロックをＯＫとし、前記ベリファイ手段が全てのブロッ
クがＯＫと判断した場合、消去動作が終了し、前記ベリ
ファイ手段が少なくとも１つのブロックがＮＧと判断し
た場合、再度、デ−タの消去が実行される。
【０００９】前記ベリファイ手段が少なくとも１つのブ
ロックがＮＧと判断した場合において、デ−タの消去の
回数が所定回数に達しているときは、再度、デ−タの消
去を実行することなく、消去動作を終了させる。
ロックがＮＧと判断した場合において、デ−タの消去の
回数が所定回数に達しているときは、再度、デ−タの消
去を実行することなく、消去動作を終了させる。
【００１０】前記メモリセルアレイは、当該メモリセル
アレイのワ−ド線に平行な方向に複数に区切られること
により、複数のブロックに分けられる。また、前記メモ
リセルアレイは、当該メモリセルアレイのビット線又は
ソ−ス線に平行な方向に複数に区切られることにより、
複数のブロックに分けられてもよい。
アレイのワ−ド線に平行な方向に複数に区切られること
により、複数のブロックに分けられる。また、前記メモ
リセルアレイは、当該メモリセルアレイのビット線又は
ソ−ス線に平行な方向に複数に区切られることにより、
複数のブロックに分けられてもよい。
【００１１】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。図
１は、本発明の第１実施の形態に関わる不揮発性半導体
メモリを示すものである。
明の不揮発性半導体メモリについて詳細に説明する。図
１は、本発明の第１実施の形態に関わる不揮発性半導体
メモリを示すものである。
【００１２】メモリセルアレイ１１は、ｎ個のブロック
ＢＬＫ（０）〜ＢＬＫ（ｎ）に分割されている。各ブロ
ックＢＬＫ（０）〜ＢＬＫ（ｎ）には、それぞれ１つの
消去回路１２が設けられている。各消去回路１２は、メ
モリセルアレイ１１のワ−ド線の一端側に配置されてい
る。メモリセルアレイ１１は、各消去回路１２とロウデ
コ−ダ１５により挟まれている。
ＢＬＫ（０）〜ＢＬＫ（ｎ）に分割されている。各ブロ
ックＢＬＫ（０）〜ＢＬＫ（ｎ）には、それぞれ１つの
消去回路１２が設けられている。各消去回路１２は、メ
モリセルアレイ１１のワ−ド線の一端側に配置されてい
る。メモリセルアレイ１１は、各消去回路１２とロウデ
コ−ダ１５により挟まれている。
【００１３】消去用デコ−ダ１３は、ブロック消去を行
う際には消去アドレス信号ＥＡ０〜ＥＡｎに基づいてｎ
個の消去回路１２のうちの１つを選択すると共に、全体
消去を行う際には全ての消去回路１２を選択する。
う際には消去アドレス信号ＥＡ０〜ＥＡｎに基づいてｎ
個の消去回路１２のうちの１つを選択すると共に、全体
消去を行う際には全ての消去回路１２を選択する。
【００１４】アドレスレジスタ１４には、メモリの外部
からアドレス信号Ａ０〜Ａｎが入力されている。アドレ
ス信号Ａ０〜Ａｎの一部は、ロウデコ−ダ１５に入力さ
れ、アドレス信号Ａ０〜Ａｎの他の一部は、カラムデコ
−ダ１６に入力される。
からアドレス信号Ａ０〜Ａｎが入力されている。アドレ
ス信号Ａ０〜Ａｎの一部は、ロウデコ−ダ１５に入力さ
れ、アドレス信号Ａ０〜Ａｎの他の一部は、カラムデコ
−ダ１６に入力される。
【００１５】ロウデコ−ダ１５は、アドレス信号Ａ０〜
Ａｎの一部をデコ−ドし、メモリセルアレイの１１の所
定のロウ（ワ−ド線）を選択する。また、カラムデコ−
ダ１６は、アドレス信号Ａ０〜Ａｎの他の一部をデコ−
ドし、メモリセルアレイの１１の所定のカラム（ビット
線）を選択するための選択信号を出力する。
Ａｎの一部をデコ−ドし、メモリセルアレイの１１の所
定のロウ（ワ−ド線）を選択する。また、カラムデコ−
ダ１６は、アドレス信号Ａ０〜Ａｎの他の一部をデコ−
ドし、メモリセルアレイの１１の所定のカラム（ビット
線）を選択するための選択信号を出力する。
【００１６】セレクタ１７は、カラムデコ−ダ１６から
出力される選択信号に基づいて、メモリセルアレイの１
１の所定のカラム（ビット線）を選択する。セレクタ１
７は、メモリセルアレイ１１のビット線又はソ−ス線の
一端側に配置されている。
出力される選択信号に基づいて、メモリセルアレイの１
１の所定のカラム（ビット線）を選択する。セレクタ１
７は、メモリセルアレイ１１のビット線又はソ−ス線の
一端側に配置されている。
【００１７】メモリ外部からのデ−タＤＡＴＡは、入出
力バッファ１８及び書込回路１９を経由してセレクタ１
７に入力される。従って、このデ−タＤＡＴＡは、メモ
リセルアレイ１１の所定のメモリセルに書き込まれる。
また、メモリセルアレイ１１からのデ−タは、センスア
ンプ２０及び入出力バッファ１８を経由して、メモリ外
部に出力される。
力バッファ１８及び書込回路１９を経由してセレクタ１
７に入力される。従って、このデ−タＤＡＴＡは、メモ
リセルアレイ１１の所定のメモリセルに書き込まれる。
また、メモリセルアレイ１１からのデ−タは、センスア
ンプ２０及び入出力バッファ１８を経由して、メモリ外
部に出力される。
【００１８】また、メモリセルアレイ１１からのデ−タ
は、センスアンプ２０を経由してコンパレ−タ２１に入
力される。コンパレ−タ２１は、ベリファイモ−ド時に
活性化される。即ち、コンパレ−タ２１は、ベリファイ
モ−ド時に、メモリセルアレイ１１の各メモリセルのデ
−タが完全に消去されたか否かを確認し、その結果を消
去回路１２及び制御回路２２に与える。
は、センスアンプ２０を経由してコンパレ−タ２１に入
力される。コンパレ−タ２１は、ベリファイモ−ド時に
活性化される。即ち、コンパレ−タ２１は、ベリファイ
モ−ド時に、メモリセルアレイ１１の各メモリセルのデ
−タが完全に消去されたか否かを確認し、その結果を消
去回路１２及び制御回路２２に与える。
【００１９】各消去回路１２は、消去ＯＫか又はＮＧか
を示すフラグを記憶する記憶回路を備えており、コンパ
レ−タ２１の出力ＢＬＯＣＫ−ＯＫに基づいて、当該フ
ラグを“１”又は“０”に設定する。消去用デコ−ダ１
３は、制御信号ＥＣに基づいて、全ての消去回路を動作
させるか又は消去アドレス信号により選択される消去回
路のみを動作させるかを決定する。
を示すフラグを記憶する記憶回路を備えており、コンパ
レ−タ２１の出力ＢＬＯＣＫ−ＯＫに基づいて、当該フ
ラグを“１”又は“０”に設定する。消去用デコ−ダ１
３は、制御信号ＥＣに基づいて、全ての消去回路を動作
させるか又は消去アドレス信号により選択される消去回
路のみを動作させるかを決定する。
【００２０】アドレスカウンタ２３は、制御回路２２の
制御の下、アドレスレジスタ１４に内部アドレス信号を
供給すると共に、現在の内部アドレスを制御回路２２に
報告する。アドレスカンタ２３は、ベリファイモ−ド時
に、各メモリセルのデ−タを順次読み出す際に使用され
る。
制御の下、アドレスレジスタ１４に内部アドレス信号を
供給すると共に、現在の内部アドレスを制御回路２２に
報告する。アドレスカンタ２３は、ベリファイモ−ド時
に、各メモリセルのデ−タを順次読み出す際に使用され
る。
【００２１】図２及び図３は、メモリセルアレイを構成
するメモリセルを示している。図２のメモリセルＭは、
３層多結晶シリコンを使用したフラッシュメモリを構成
している。このメモリセルＭは、デ−タ消去用の消去ゲ
−トを有している点に特徴がある。
するメモリセルを示している。図２のメモリセルＭは、
３層多結晶シリコンを使用したフラッシュメモリを構成
している。このメモリセルＭは、デ−タ消去用の消去ゲ
−トを有している点に特徴がある。
【００２２】メモリセルＭのデ−タの書き込みは、例え
ば、コントロ−ルゲ−トに１２Ｖ、ドレインに８Ｖ、ソ
−スに０Ｖを印加し、ホットエレクトロンを発生させ、
このホットエレクトロンをフロ−ティングゲ−ト中に注
入することにより行われる。また、メモリセルＭのデ−
タの消去は、例えば、コントロ−ルゲ−トに０Ｖ、消去
ゲ−トに２０Ｖを印加し、フロ−ティングゲ−トと消去
ゲ−トの間でファウラ−ノルトハイムのトンネル電流を
流して、フロ−ティングゲ−ト中の電子を消去ゲ−トへ
引き抜くことにより行われる。
ば、コントロ−ルゲ−トに１２Ｖ、ドレインに８Ｖ、ソ
−スに０Ｖを印加し、ホットエレクトロンを発生させ、
このホットエレクトロンをフロ−ティングゲ−ト中に注
入することにより行われる。また、メモリセルＭのデ−
タの消去は、例えば、コントロ−ルゲ−トに０Ｖ、消去
ゲ−トに２０Ｖを印加し、フロ−ティングゲ−トと消去
ゲ−トの間でファウラ−ノルトハイムのトンネル電流を
流して、フロ−ティングゲ−ト中の電子を消去ゲ−トへ
引き抜くことにより行われる。
【００２３】図３のメモリセルＭは、２層多結晶シリコ
ンを使用したフラッシュメモリを構成している。図３の
メモリセルは、図２のメモリセルと比べると、消去ゲ−
トを有していない点で相違する。なお、図３において、
Ｂ０〜Ｂ２は、ビット線、Ｓ０〜Ｓ２は、ソ−ス線であ
る。
ンを使用したフラッシュメモリを構成している。図３の
メモリセルは、図２のメモリセルと比べると、消去ゲ−
トを有していない点で相違する。なお、図３において、
Ｂ０〜Ｂ２は、ビット線、Ｓ０〜Ｓ２は、ソ−ス線であ
る。
【００２４】メモリセルＭのデ−タの書き込みは、図２
のメモリセルの場合と同様にホットエレクトロンを発生
させる方法や、コントロ−ルゲ−トに書き込み用の高電
圧を与えて基板からフロ−ティングゲ−トへ電子を注入
する方法などにより行われる。また、メモリセルＭのデ
−タの消去は、ファウラ−ノルトハイムのトンネル効果
を利用して、フロ−ティングゲ−ト中の電子をソ−スや
基板へ引き抜く方法により行われる。
のメモリセルの場合と同様にホットエレクトロンを発生
させる方法や、コントロ−ルゲ−トに書き込み用の高電
圧を与えて基板からフロ−ティングゲ−トへ電子を注入
する方法などにより行われる。また、メモリセルＭのデ
−タの消去は、ファウラ−ノルトハイムのトンネル効果
を利用して、フロ−ティングゲ−ト中の電子をソ−スや
基板へ引き抜く方法により行われる。
【００２５】図４は、図１の不揮発性半導体メモリのコ
ンパレ−タの構成の一例を示すものである。センスアン
プの出力は、インバ−タ２４を経由してクロックドイン
バ−タに入力される。クロックドインバ−タは、互いに
直列接続されたＰチャネルＭＯＳトランジスタＰ１，Ｐ
２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構
成されている。即ち、センスアンプの出力は、インバ−
タ２４を経由してＭＯＳトランジスタＰ１，Ｎ１のゲ−
トに入力されている。
ンパレ−タの構成の一例を示すものである。センスアン
プの出力は、インバ−タ２４を経由してクロックドイン
バ−タに入力される。クロックドインバ−タは、互いに
直列接続されたＰチャネルＭＯＳトランジスタＰ１，Ｐ
２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構
成されている。即ち、センスアンプの出力は、インバ−
タ２４を経由してＭＯＳトランジスタＰ１，Ｎ１のゲ−
トに入力されている。
【００２６】センスアンプの出力は、メモリセルのデ−
タが完全に消去されている場合には、“Ｈ”レベルとな
る。ベリファイモ−ド時にコンパレ−タを活性化させる
ための制御信号ＥＲＡ−ＣＯＭＰは、ＭＯＳトランジス
タＮ２のゲ−トに入力されると共に、インバ−タ２５を
経由してＭＯＳトランジスタＰ２のゲ−トに入力され
る。即ち、ベリファイモ−ド時、制御信号ＥＲＡ−ＣＯ
ＭＰは、“Ｈ”レベルとなる。
タが完全に消去されている場合には、“Ｈ”レベルとな
る。ベリファイモ−ド時にコンパレ−タを活性化させる
ための制御信号ＥＲＡ−ＣＯＭＰは、ＭＯＳトランジス
タＮ２のゲ−トに入力されると共に、インバ−タ２５を
経由してＭＯＳトランジスタＰ２のゲ−トに入力され
る。即ち、ベリファイモ−ド時、制御信号ＥＲＡ−ＣＯ
ＭＰは、“Ｈ”レベルとなる。
【００２７】クロックドインバ−タの出力は、ＮＡＮＤ
回路２６に入力されている。また、ＮＡＮＤ回路２６に
は、ベリファイ制御信号ＶＥＲＩＦＹが入力されてい
る。ベリファイ制御信号ＶＥＲＩＦＹは、各メモリセル
のデ−タのベリファイ時に“Ｈ”レベルとなる。
回路２６に入力されている。また、ＮＡＮＤ回路２６に
は、ベリファイ制御信号ＶＥＲＩＦＹが入力されてい
る。ベリファイ制御信号ＶＥＲＩＦＹは、各メモリセル
のデ−タのベリファイ時に“Ｈ”レベルとなる。
【００２８】ＮＡＮＤ回路２６の出力は、インバ−タ２
７を経由してＮＡＮＤ回路２８に入力されている。ま
た、ＮＡＮＤ回路２８には、最終アドレス信号ＡＤＤ−
ＥＮＤが入力されている。最終アドレス信号ＡＤＤ−Ｅ
ＮＤは、ベリファイモ−ド時に、アドレスカウンタから
出力されるアドレスが最終アドレスになったときに
“Ｈ”レベルとなる。
７を経由してＮＡＮＤ回路２８に入力されている。ま
た、ＮＡＮＤ回路２８には、最終アドレス信号ＡＤＤ−
ＥＮＤが入力されている。最終アドレス信号ＡＤＤ−Ｅ
ＮＤは、ベリファイモ−ド時に、アドレスカウンタから
出力されるアドレスが最終アドレスになったときに
“Ｈ”レベルとなる。
【００２９】ＮＡＮＤ回路２８の出力は、インバ−タ２
９を経由すると、所定のブロックの全メモリセルのデ−
タが完全に消去されたか否かを示す制御信号ＢＬＯＣＫ
−ＯＫとなる。所定のブロックの全メモリセルのデ−タ
が完全に消去されている場合、制御信号ＢＬＯＣＫ−Ｏ
Ｋは、“Ｈ”レベルとなる。
９を経由すると、所定のブロックの全メモリセルのデ−
タが完全に消去されたか否かを示す制御信号ＢＬＯＣＫ
−ＯＫとなる。所定のブロックの全メモリセルのデ−タ
が完全に消去されている場合、制御信号ＢＬＯＣＫ−Ｏ
Ｋは、“Ｈ”レベルとなる。
【００３０】ＮＡＮＤ回路２６の出力は、インバ−タ２
７，３０を経由すると、所定のメモリセルのデ−タが完
全に消去されたか否かを示す制御信号ＣＯＭＰ−ＮＧと
なる。所定のメモリセルのデ−タの消去が不完全な場
合、制御信号ＣＯＭＰ−ＮＧは、“Ｈ”レベルとなる。
７，３０を経由すると、所定のメモリセルのデ−タが完
全に消去されたか否かを示す制御信号ＣＯＭＰ−ＮＧと
なる。所定のメモリセルのデ−タの消去が不完全な場
合、制御信号ＣＯＭＰ−ＮＧは、“Ｈ”レベルとなる。
【００３１】図５は、図１の不揮発性半導体メモリの消
去用デコ−ダ及び消去回路の構成の一例を示すものであ
る。まず、消去用デコ−ダ１３の構成について説明す
る。
去用デコ−ダ及び消去回路の構成の一例を示すものであ
る。まず、消去用デコ−ダ１３の構成について説明す
る。
【００３２】消去用デコ−ダ１３は、各消去回路１２に
対応して設けられるＡＮＤ回路３１及びＮＯＲ回路３２
から構成されている。ＡＮＤ回路３１には、それぞれ異
なるアドレス信号が入力されるため、所定の１つのＡＮ
Ｄ回路３１の出力のみが“Ｈ”レベルになる。
対応して設けられるＡＮＤ回路３１及びＮＯＲ回路３２
から構成されている。ＡＮＤ回路３１には、それぞれ異
なるアドレス信号が入力されるため、所定の１つのＡＮ
Ｄ回路３１の出力のみが“Ｈ”レベルになる。
【００３３】制御信号ＥＣが“Ｌ”レベルの場合、所定
の１つのＡＮＤ回路３１の出力（“Ｈ”レベル）が入力
されるＮＯＲ回路３２の出力のみが“Ｌ”レベルとな
り、他のＮＯＲ回路３２の出力は、“Ｈ”レベルとな
る。つまり、“Ｌ”レベルの信号が入力される消去回路
のみが消去用の高電圧ＶＳＷを出力し、所定のブロック
内のメモリセルに高電圧ＶＳＷが印加される。
の１つのＡＮＤ回路３１の出力（“Ｈ”レベル）が入力
されるＮＯＲ回路３２の出力のみが“Ｌ”レベルとな
り、他のＮＯＲ回路３２の出力は、“Ｈ”レベルとな
る。つまり、“Ｌ”レベルの信号が入力される消去回路
のみが消去用の高電圧ＶＳＷを出力し、所定のブロック
内のメモリセルに高電圧ＶＳＷが印加される。
【００３４】一方、制御信号ＥＣが“Ｈ”レベルの場合
には、アドレス信号ＥＡ０〜ＥＡｎの値にかかわらず、
全てのＮＯＲ回路３２の出力が“Ｌ”レベルとなる。つ
まり、全ての消去回路が消去用の高電圧ＶＳＷを出力す
るため、メモリセルアレイの全てのブロック内のメモリ
セルに高電圧ＶＳＷが印加される。
には、アドレス信号ＥＡ０〜ＥＡｎの値にかかわらず、
全てのＮＯＲ回路３２の出力が“Ｌ”レベルとなる。つ
まり、全ての消去回路が消去用の高電圧ＶＳＷを出力す
るため、メモリセルアレイの全てのブロック内のメモリ
セルに高電圧ＶＳＷが印加される。
【００３５】次に、消去回路１２の構成について説明す
る。消去用デコ−ダ１３の出力は、ＮＯＲ回路３３，３
８に入力されている。また、コンパレ−タの出力ＢＬＯ
ＣＫ−ＯＫは、インバ−タ３７を経由してＮＯＲ回路３
８に入力されている。
る。消去用デコ−ダ１３の出力は、ＮＯＲ回路３３，３
８に入力されている。また、コンパレ−タの出力ＢＬＯ
ＣＫ−ＯＫは、インバ−タ３７を経由してＮＯＲ回路３
８に入力されている。
【００３６】ＮＯＲ回路３８の出力は、フリップフロッ
プ回路のリセット入力となっている。即ち、ＮＯＲ回路
３８の出力は、ＮＯＲ回路３９に入力されている。ま
た、自動消去モ−ド時（ベリファイを含む）に“Ｈ”レ
ベルとなる制御信号ＡＵＴＯ−ＥＲＡＳＥは、インバ−
タ４１を経由してフリップフロップ回路のセット入力と
なっている。即ち、制御信号ＡＵＴＯ−ＥＲＡＳＥは、
インバ−タ４１を経由してＮＯＲ回路４０に入力されて
いる。
プ回路のリセット入力となっている。即ち、ＮＯＲ回路
３８の出力は、ＮＯＲ回路３９に入力されている。ま
た、自動消去モ−ド時（ベリファイを含む）に“Ｈ”レ
ベルとなる制御信号ＡＵＴＯ−ＥＲＡＳＥは、インバ−
タ４１を経由してフリップフロップ回路のセット入力と
なっている。即ち、制御信号ＡＵＴＯ−ＥＲＡＳＥは、
インバ−タ４１を経由してＮＯＲ回路４０に入力されて
いる。
【００３７】つまり、自動消去モ−ド時、フリップフロ
ップ回路の出力ＥＲＡＳＥ−ＯＫは、当初“Ｌ”レベル
であり、ブロック内のメモリセルに消去電圧を与えられ
る状態にあるが、コンパレ−タの出力ＢＬＯＣＫ−ＯＫ
が“Ｈ”レベルになると、フリップフロップ回路の出力
ＥＲＡＳＥ−ＯＫは“Ｈ”レベルとなり、消去電圧の供
給は遮断される。
ップ回路の出力ＥＲＡＳＥ−ＯＫは、当初“Ｌ”レベル
であり、ブロック内のメモリセルに消去電圧を与えられ
る状態にあるが、コンパレ−タの出力ＢＬＯＣＫ−ＯＫ
が“Ｈ”レベルになると、フリップフロップ回路の出力
ＥＲＡＳＥ−ＯＫは“Ｈ”レベルとなり、消去電圧の供
給は遮断される。
【００３８】また、この後、コンパレ−タの出力ＢＬＯ
ＣＫ−ＯＫが“Ｌ”レベルになっても、フリップフロッ
プ回路は、“Ｈ”レベルを出力し続ける。つまり、コン
パレ−タの出力ＢＬＯＣＫ−ＯＫ（“Ｈ”レベル）が入
力された消去回路は、その後、当該消去回路に割り当て
られたブロック内のメモリセルのデ−タの消去を行わな
い。
ＣＫ−ＯＫが“Ｌ”レベルになっても、フリップフロッ
プ回路は、“Ｈ”レベルを出力し続ける。つまり、コン
パレ−タの出力ＢＬＯＣＫ−ＯＫ（“Ｈ”レベル）が入
力された消去回路は、その後、当該消去回路に割り当て
られたブロック内のメモリセルのデ−タの消去を行わな
い。
【００３９】制御信号ＡＵＴＯ−ＥＲＡＳＥが“Ｌ”レ
ベルになると、フリップフロップ回路の出力ＥＲＡＳＥ
−ＯＫは“Ｌ”レベルとなる。ＮＯＲ回路３３には、消
去用デコ−ダ１３の出力とフリップフロップ回路の出力
ＥＲＡＳＥ−ＯＫが入力されている。ＮＯＲ回路３３の
出力は、インバ−タ３４を経由して、ＮチャネルＭＯＳ
トランジスタＮ３，Ｎ５のゲ−トにそれぞれ入力されて
いる。
ベルになると、フリップフロップ回路の出力ＥＲＡＳＥ
−ＯＫは“Ｌ”レベルとなる。ＮＯＲ回路３３には、消
去用デコ−ダ１３の出力とフリップフロップ回路の出力
ＥＲＡＳＥ−ＯＫが入力されている。ＮＯＲ回路３３の
出力は、インバ−タ３４を経由して、ＮチャネルＭＯＳ
トランジスタＮ３，Ｎ５のゲ−トにそれぞれ入力されて
いる。
【００４０】また、ＮＯＲ回路３３の出力は、インバ−
タ３４，３５を経由してＮチャネルＭＯＳトランジスタ
Ｎ４のゲ−トに入力されると共に、インバ−タ３４及び
遅延回路３６を経由してＮチャネルＭＯＳトランジスタ
Ｎ６のゲ−トに入力されている。
タ３４，３５を経由してＮチャネルＭＯＳトランジスタ
Ｎ４のゲ−トに入力されると共に、インバ−タ３４及び
遅延回路３６を経由してＮチャネルＭＯＳトランジスタ
Ｎ６のゲ−トに入力されている。
【００４１】ＰチャネルＭＯＳトランジスタＰ３とＮチ
ャネルＭＯＳトランジスタＮ３は、互いに直列接続さ
れ、ＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭ
ＯＳトランジスタＮ４は、互いに直列接続されている。
ャネルＭＯＳトランジスタＮ３は、互いに直列接続さ
れ、ＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭ
ＯＳトランジスタＮ４は、互いに直列接続されている。
【００４２】ＭＯＳトランジスタＰ３のゲ−トは、ＭＯ
ＳトランジスタＰ４，Ｎ４のドレインに接続され、ＭＯ
ＳトランジスタＰ４のゲ−トは、ＭＯＳトランジスタＰ
３，Ｎ３のドレインに接続されている。ＰチャネルＭＯ
ＳトランジスタＰ５のゲ−トも、ＭＯＳトランジスタＰ
３，Ｎ３のドレインに接続されている。
ＳトランジスタＰ４，Ｎ４のドレインに接続され、ＭＯ
ＳトランジスタＰ４のゲ−トは、ＭＯＳトランジスタＰ
３，Ｎ３のドレインに接続されている。ＰチャネルＭＯ
ＳトランジスタＰ５のゲ−トも、ＭＯＳトランジスタＰ
３，Ｎ３のドレインに接続されている。
【００４３】ＭＯＳトランジスタＰ５，Ｎ５，Ｎ６のド
レインは、所定のブロックＢＬＫ（ｉ）内の全メモリセ
ルのソ−ス（又は消去ゲ−ト）に接続されている。次
に、上述の第１実施の形態に関わる不揮発性半導体記憶
装置の動作について説明する。
レインは、所定のブロックＢＬＫ（ｉ）内の全メモリセ
ルのソ−ス（又は消去ゲ−ト）に接続されている。次
に、上述の第１実施の形態に関わる不揮発性半導体記憶
装置の動作について説明する。
【００４４】図６は、上述の不揮発性半導体記憶装置の
動作を示すフロ−チャ−トである。また、図７は、上述
の不揮発性半導体記憶装置の動作を示すタイミングチャ
−トである。
動作を示すフロ−チャ−トである。また、図７は、上述
の不揮発性半導体記憶装置の動作を示すタイミングチャ
−トである。
【００４５】まず、自動消去モ−ドになると、制御回路
２２は、制御信号ＡＵＴＯ−ＥＲＡＳＥを“Ｈ”レベル
にする。この後、制御信号ＥＣが“Ｈ”レベルとなり、
消去用デコ−ダ１３は、全ての消去回路１２を選択す
る。その結果、メモリセルアレイ１１の全ブロックＢＬ
Ｋ（０）〜ＢＬＫ（ｎ）について、メモリセルのデ−タ
の消去が実行される（ステップＳＴ１）。
２２は、制御信号ＡＵＴＯ−ＥＲＡＳＥを“Ｈ”レベル
にする。この後、制御信号ＥＣが“Ｈ”レベルとなり、
消去用デコ−ダ１３は、全ての消去回路１２を選択す
る。その結果、メモリセルアレイ１１の全ブロックＢＬ
Ｋ（０）〜ＢＬＫ（ｎ）について、メモリセルのデ−タ
の消去が実行される（ステップＳＴ１）。
【００４６】次に、メモリセルのデ−タが消去されたか
否かを検証するベリファイが実行される（ステップＳＴ
３〜ＳＴ８）。即ち、まず、最初のブロックＢＬＫ
（０）が選択され、アドレスカウンタ２２からのアドレ
ス信号の供給により、ブロックＢＬＫ（０）のメモリセ
ルのデ−タが読み出される。読み出されたデ−タは、実
際の消去デ−タと比較され、両者が一致している場合に
は、当該メモリセルのデ−タの消去がＯＫと判断され、
また、両者が一致していない場合には、当該メモリセル
のデ−タの消去がＮＧと判断される。
否かを検証するベリファイが実行される（ステップＳＴ
３〜ＳＴ８）。即ち、まず、最初のブロックＢＬＫ
（０）が選択され、アドレスカウンタ２２からのアドレ
ス信号の供給により、ブロックＢＬＫ（０）のメモリセ
ルのデ−タが読み出される。読み出されたデ−タは、実
際の消去デ−タと比較され、両者が一致している場合に
は、当該メモリセルのデ−タの消去がＯＫと判断され、
また、両者が一致していない場合には、当該メモリセル
のデ−タの消去がＮＧと判断される。
【００４７】メモリセルのデ−タの消去がＯＫの場合に
は、次のアドレスが供給され、次のメモリセルのデ−タ
の消去がＯＫか又はＮＧかが判断される。そして、ブロ
ックＢＬＫ（０）の全メモリセルのデ−タの消去がＯＫ
の場合には、当該ブロックＢＬＫ（０）について、ブロ
ック消去ＯＫと判断される。即ち、コンパレ−タ２１の
出力ＢＬＯＣＫ−ＯＫが“Ｈ”レベルとなり、当該ブロ
ックＢＬＫ（０）の消去回路１２の記憶部（フリップフ
ロップ回路）の状態が変化する。
は、次のアドレスが供給され、次のメモリセルのデ−タ
の消去がＯＫか又はＮＧかが判断される。そして、ブロ
ックＢＬＫ（０）の全メモリセルのデ−タの消去がＯＫ
の場合には、当該ブロックＢＬＫ（０）について、ブロ
ック消去ＯＫと判断される。即ち、コンパレ−タ２１の
出力ＢＬＯＣＫ−ＯＫが“Ｈ”レベルとなり、当該ブロ
ックＢＬＫ（０）の消去回路１２の記憶部（フリップフ
ロップ回路）の状態が変化する。
【００４８】従って、ブロックＢＬＫ（０）の消去回路
１２では、記憶部（フリップフロップ回路）の出力ＥＲ
ＡＳＥ−ＯＫが“Ｈ”レベルとなり、この後、このブロ
ックＢＬＫ（０）のメモリセルについては、デ−タの消
去が行われない。
１２では、記憶部（フリップフロップ回路）の出力ＥＲ
ＡＳＥ−ＯＫが“Ｈ”レベルとなり、この後、このブロ
ックＢＬＫ（０）のメモリセルについては、デ−タの消
去が行われない。
【００４９】一方、メモリセルのデ−タの消去がＮＧの
場合には、その時点で、ブロックＢＬＫ（０）のブロッ
ク消去ＮＧと判断される。即ち、コンパレ−タ２１の出
力ＢＬＯＣＫ−ＯＫは“Ｌ”レベルであり、当該ブロッ
クＢＬＫ（０）の消去回路１２の記憶部（フリップフロ
ップ回路）の状態も変化しない。
場合には、その時点で、ブロックＢＬＫ（０）のブロッ
ク消去ＮＧと判断される。即ち、コンパレ−タ２１の出
力ＢＬＯＣＫ−ＯＫは“Ｌ”レベルであり、当該ブロッ
クＢＬＫ（０）の消去回路１２の記憶部（フリップフロ
ップ回路）の状態も変化しない。
【００５０】また、ブロック消去ＮＧであることを示す
信号ＣＯＭＰ−ＮＧが“Ｈ”レベルとなり、制御回路２
２は、信号ＮＧ−ＦＧを“Ｈ”レベルにする。ブロック
ＢＬＫ（０）についてベリファイが終了した後、このブ
ロックＢＬＫ（０）が最終ブロックであるか否かが判断
される（ステップＳＴ９）。
信号ＣＯＭＰ−ＮＧが“Ｈ”レベルとなり、制御回路２
２は、信号ＮＧ−ＦＧを“Ｈ”レベルにする。ブロック
ＢＬＫ（０）についてベリファイが終了した後、このブ
ロックＢＬＫ（０）が最終ブロックであるか否かが判断
される（ステップＳＴ９）。
【００５１】ブロックＢＬＫ（０）が最終ブロックでな
い場合には、次のブロックＢＬＫ（１）が選択され、ブ
ロックＢＬＫ（１）のメモリセルについて上述のベリフ
ァイが実行される（ステップＳＴ１０）。
い場合には、次のブロックＢＬＫ（１）が選択され、ブ
ロックＢＬＫ（１）のメモリセルについて上述のベリフ
ァイが実行される（ステップＳＴ１０）。
【００５２】一方、最終ブロックＢＬＫ（ｎ）のベリフ
ァイが終了すると、全てのブロックＢＬＫ（０）〜ＢＬ
Ｋ（ｎ）について、ブロック消去ＯＫか否かが判断され
る（ステップＳＴ１１）。
ァイが終了すると、全てのブロックＢＬＫ（０）〜ＢＬ
Ｋ（ｎ）について、ブロック消去ＯＫか否かが判断され
る（ステップＳＴ１１）。
【００５３】そして、全てのブロックＢＬＫ（０）〜Ｂ
ＬＫ（ｎ）について、ブロック消去ＯＫの場合には、制
御信号ＡＵＴＯ−ＥＲＡＳＥが“Ｌ”レベルとなり、自
動消去モ−ドが終了する。この時、全ての消去回路１２
の記憶部（フリップフロップ回路）の状態がリセットさ
れる。
ＬＫ（ｎ）について、ブロック消去ＯＫの場合には、制
御信号ＡＵＴＯ−ＥＲＡＳＥが“Ｌ”レベルとなり、自
動消去モ−ドが終了する。この時、全ての消去回路１２
の記憶部（フリップフロップ回路）の状態がリセットさ
れる。
【００５４】また、少なくとも１つのブロックＢＬＫが
ブロック消去ＮＧである場合（ＮＧ−ＦＧ＝“Ｈ”）に
は、消去回数Ｃが所定回数Ｎ（例えば３０００回）に達
しているか否かが判断される（ステップＳＴ１２）。
ブロック消去ＮＧである場合（ＮＧ−ＦＧ＝“Ｈ”）に
は、消去回数Ｃが所定回数Ｎ（例えば３０００回）に達
しているか否かが判断される（ステップＳＴ１２）。
【００５５】消去回数Ｃが所定回数Ｎに達しているとき
は、消去不良と判断される。また、消去回数Ｃが所定回
数Ｎに達していないときは、再消去が実行される（ステ
ップＳＴ１３）。この時、ブロック消去ＯＫのブロック
については消去を行わず、ブロック消去ＮＧのブロック
についてのみ消去を行なう。これにより、所定のブロッ
クでのメモリセルのデ−タの過消去が解消される。
は、消去不良と判断される。また、消去回数Ｃが所定回
数Ｎに達していないときは、再消去が実行される（ステ
ップＳＴ１３）。この時、ブロック消去ＯＫのブロック
については消去を行わず、ブロック消去ＮＧのブロック
についてのみ消去を行なう。これにより、所定のブロッ
クでのメモリセルのデ−タの過消去が解消される。
【００５６】図８は、本発明の第２実施の形態に関わる
不揮発性半導体メモリを示すものである。本実施の形態
に関わる不揮発性半導体メモリは、メモリセルアレイ１
１をワ−ド線に平行となる方向に複数に区切って複数の
ブロックとするのではなく、メモリセルアレイ１１をビ
ット線又はソ−ス線に平行となる方向に複数に区切って
複数のブロックとする点において、上述の第１実施の形
態の不揮発性半導体メモリと相違している。
不揮発性半導体メモリを示すものである。本実施の形態
に関わる不揮発性半導体メモリは、メモリセルアレイ１
１をワ−ド線に平行となる方向に複数に区切って複数の
ブロックとするのではなく、メモリセルアレイ１１をビ
ット線又はソ−ス線に平行となる方向に複数に区切って
複数のブロックとする点において、上述の第１実施の形
態の不揮発性半導体メモリと相違している。
【００５７】メモリセルアレイ１１は、ｎ個のブロック
ＢＬＫ（０）〜ＢＬＫ（ｎ）に分割されている。各ブロ
ックＢＬＫ（０）〜ＢＬＫ（ｎ）には、それぞれ１つの
消去回路１２が設けられている。各消去回路１２は、メ
モリセルアレイ１１のビット線又はソ−ス線の一端側に
配置されている。
ＢＬＫ（０）〜ＢＬＫ（ｎ）に分割されている。各ブロ
ックＢＬＫ（０）〜ＢＬＫ（ｎ）には、それぞれ１つの
消去回路１２が設けられている。各消去回路１２は、メ
モリセルアレイ１１のビット線又はソ−ス線の一端側に
配置されている。
【００５８】消去用デコ−ダ１３は、ブロック消去を行
う際には消去アドレス信号ＥＡ０〜ＥＡｎに基づいてｎ
個の消去回路１２のうちの１つを選択すると共に、全体
消去を行う際には全ての消去回路１２を選択する。
う際には消去アドレス信号ＥＡ０〜ＥＡｎに基づいてｎ
個の消去回路１２のうちの１つを選択すると共に、全体
消去を行う際には全ての消去回路１２を選択する。
【００５９】アドレスレジスタ１４には、メモリの外部
からアドレス信号Ａ０〜Ａｎが入力されている。アドレ
ス信号Ａ０〜Ａｎの一部は、ロウデコ−ダ１５に入力さ
れ、アドレス信号Ａ０〜Ａｎの他の一部は、カラムデコ
−ダ１６に入力される。
からアドレス信号Ａ０〜Ａｎが入力されている。アドレ
ス信号Ａ０〜Ａｎの一部は、ロウデコ−ダ１５に入力さ
れ、アドレス信号Ａ０〜Ａｎの他の一部は、カラムデコ
−ダ１６に入力される。
【００６０】ロウデコ−ダ１５は、アドレス信号Ａ０〜
Ａｎの一部をデコ−ドし、メモリセルアレイの１１の所
定のロウ（ワ−ド線）を選択する。また、カラムデコ−
ダ１６は、アドレス信号Ａ０〜Ａｎの他の一部をデコ−
ドし、メモリセルアレイの１１の所定のカラム（ビット
線）を選択するための選択信号を出力する。
Ａｎの一部をデコ−ドし、メモリセルアレイの１１の所
定のロウ（ワ−ド線）を選択する。また、カラムデコ−
ダ１６は、アドレス信号Ａ０〜Ａｎの他の一部をデコ−
ドし、メモリセルアレイの１１の所定のカラム（ビット
線）を選択するための選択信号を出力する。
【００６１】セレクタ１７は、カラムデコ−ダ１６から
出力される選択信号に基づいて、メモリセルアレイの１
１の所定のカラム（ビット線）を選択する。セレクタ１
７は、メモリセルアレイ１１のビット線又はソ−ス線の
他端側に配置されている。即ち、メモリセルアレイ１１
は、各消去回路１２とセレクタ１７に挟まれている。
出力される選択信号に基づいて、メモリセルアレイの１
１の所定のカラム（ビット線）を選択する。セレクタ１
７は、メモリセルアレイ１１のビット線又はソ−ス線の
他端側に配置されている。即ち、メモリセルアレイ１１
は、各消去回路１２とセレクタ１７に挟まれている。
【００６２】メモリ外部からのデ−タＤＡＴＡは、入出
力バッファ１８及び書込回路１９を経由してセレクタ１
７に入力される。従って、このデ−タＤＡＴＡは、メモ
リセルアレイ１１の所定のメモリセルに書き込まれる。
また、メモリセルアレイ１１からのデ−タは、センスア
ンプ２０及び入出力バッファ１８を経由して、メモリ外
部に出力される。
力バッファ１８及び書込回路１９を経由してセレクタ１
７に入力される。従って、このデ−タＤＡＴＡは、メモ
リセルアレイ１１の所定のメモリセルに書き込まれる。
また、メモリセルアレイ１１からのデ−タは、センスア
ンプ２０及び入出力バッファ１８を経由して、メモリ外
部に出力される。
【００６３】また、メモリセルアレイ１１からのデ−タ
は、センスアンプ２０を経由してコンパレ−タ２１に入
力される。コンパレ−タ２１は、ベリファイモ−ド時に
活性化される。即ち、コンパレ−タ２１は、ベリファイ
モ−ド時に、メモリセルアレイ１１の各メモリセルのデ
−タが完全に消去されたか否かを確認し、その結果を消
去回路１２及び制御回路２２に与える。
は、センスアンプ２０を経由してコンパレ−タ２１に入
力される。コンパレ−タ２１は、ベリファイモ−ド時に
活性化される。即ち、コンパレ−タ２１は、ベリファイ
モ−ド時に、メモリセルアレイ１１の各メモリセルのデ
−タが完全に消去されたか否かを確認し、その結果を消
去回路１２及び制御回路２２に与える。
【００６４】各消去回路１２は、消去ＯＫか又はＮＧか
を示すフラグを記憶する記憶回路を備えており、コンパ
レ−タ２１の出力ＢＬＯＣＫ−ＯＫに基づいて、当該フ
ラグを“１”又は“０”に設定する。消去用デコ−ダ１
３は、制御信号ＥＣに基づいて、全ての消去回路を動作
させるか又は消去アドレス信号により選択される消去回
路のみを動作させるかを決定する。
を示すフラグを記憶する記憶回路を備えており、コンパ
レ−タ２１の出力ＢＬＯＣＫ−ＯＫに基づいて、当該フ
ラグを“１”又は“０”に設定する。消去用デコ−ダ１
３は、制御信号ＥＣに基づいて、全ての消去回路を動作
させるか又は消去アドレス信号により選択される消去回
路のみを動作させるかを決定する。
【００６５】アドレスカウンタ２３は、制御回路２２の
制御の下、アドレスレジスタ１４に内部アドレス信号を
供給すると共に、現在の内部アドレスを制御回路２２に
報告する。アドレスカンタ２３は、ベリファイモ−ド時
に、各メモリセルのデ−タを順次読み出す際に使用され
る。
制御の下、アドレスレジスタ１４に内部アドレス信号を
供給すると共に、現在の内部アドレスを制御回路２２に
報告する。アドレスカンタ２３は、ベリファイモ−ド時
に、各メモリセルのデ−タを順次読み出す際に使用され
る。
【００６６】図９及び図１０は、メモリセルアレイを構
成するメモリセルを示している。図９のメモリセルＭ
は、３層多結晶シリコンを使用したフラッシュメモリを
構成している。このメモリセルＭは、デ−タ消去用の消
去ゲ−トを有している点に特徴がある。
成するメモリセルを示している。図９のメモリセルＭ
は、３層多結晶シリコンを使用したフラッシュメモリを
構成している。このメモリセルＭは、デ−タ消去用の消
去ゲ−トを有している点に特徴がある。
【００６７】メモリセルＭのデ−タの書き込みは、例え
ば、コントロ−ルゲ−トに１２Ｖ、ドレインに８Ｖ、ソ
−スに０Ｖを印加し、ホットエレクトロンを発生させ、
このホットエレクトロンをフロ−ティングゲ−ト中に注
入することにより行われる。また、メモリセルＭのデ−
タの消去は、例えば、コントロ−ルゲ−トに０Ｖ、消去
ゲ−トに２０Ｖを印加し、フロ−ティングゲ−トと消去
ゲ−トの間でファウラ−ノルトハイムのトンネル電流を
流して、フロ−ティングゲ−ト中の電子を消去ゲ−トへ
引き抜くことにより行われる。
ば、コントロ−ルゲ−トに１２Ｖ、ドレインに８Ｖ、ソ
−スに０Ｖを印加し、ホットエレクトロンを発生させ、
このホットエレクトロンをフロ−ティングゲ−ト中に注
入することにより行われる。また、メモリセルＭのデ−
タの消去は、例えば、コントロ−ルゲ−トに０Ｖ、消去
ゲ−トに２０Ｖを印加し、フロ−ティングゲ−トと消去
ゲ−トの間でファウラ−ノルトハイムのトンネル電流を
流して、フロ−ティングゲ−ト中の電子を消去ゲ−トへ
引き抜くことにより行われる。
【００６８】図１０のメモリセルＭは、２層多結晶シリ
コンを使用したフラッシュメモリを構成している。図１
０のメモリセルは、図９のメモリセルと比べると、消去
ゲ−トを有していない点で相違する。なお、図１０にお
いて、Ｂ０〜Ｂ２は、ビット線、Ｓ０〜Ｓ２は、ソ−ス
線である。
コンを使用したフラッシュメモリを構成している。図１
０のメモリセルは、図９のメモリセルと比べると、消去
ゲ−トを有していない点で相違する。なお、図１０にお
いて、Ｂ０〜Ｂ２は、ビット線、Ｓ０〜Ｓ２は、ソ−ス
線である。
【００６９】メモリセルＭのデ−タの書き込みは、図９
のメモリセルの場合と同様にホットエレクトロンを発生
させる方法や、コントロ−ルゲ−トに書き込み用の高電
圧を与えて基板からフロ−ティングゲ−トへ電子を注入
する方法などにより行われる。また、メモリセルＭのデ
−タの消去は、ファウラ−ノルトハイムのトンネル効果
を利用して、フロ−ティングゲ−ト中の電子をソ−スや
基板へ引き抜く方法により行われる。
のメモリセルの場合と同様にホットエレクトロンを発生
させる方法や、コントロ−ルゲ−トに書き込み用の高電
圧を与えて基板からフロ−ティングゲ−トへ電子を注入
する方法などにより行われる。また、メモリセルＭのデ
−タの消去は、ファウラ−ノルトハイムのトンネル効果
を利用して、フロ−ティングゲ−ト中の電子をソ−スや
基板へ引き抜く方法により行われる。
【００７０】上記第２実施の形態に関わる不揮発性半導
体メモリにおいて、コンパレ−タ２１は、図４に示すよ
うな構成のものを用いることができ、消去回路１２は、
図５に示すような構成のものを用いることができる。
体メモリにおいて、コンパレ−タ２１は、図４に示すよ
うな構成のものを用いることができ、消去回路１２は、
図５に示すような構成のものを用いることができる。
【００７１】次に、上述の第２実施の形態に関わる不揮
発性半導体記憶装置の動作について説明する。本実施の
形態においても、図６のフロ−チャ−ト及び図７のタイ
ミングチャ−トをそのまま適用される。
発性半導体記憶装置の動作について説明する。本実施の
形態においても、図６のフロ−チャ−ト及び図７のタイ
ミングチャ−トをそのまま適用される。
【００７２】まず、自動消去モ−ドになると、制御回路
２２は、制御信号ＡＵＴＯ−ＥＲＡＳＥを“Ｈ”レベル
にする。この後、制御信号ＥＣが“Ｈ”レベルとなり、
消去用デコ−ダ１３は、全ての消去回路１２を選択す
る。その結果、メモリセルアレイ１１の全ブロックＢＬ
Ｋ（０）〜ＢＬＫ（ｎ）について、メモリセルのデ−タ
の消去が実行される（ステップＳＴ１）。
２２は、制御信号ＡＵＴＯ−ＥＲＡＳＥを“Ｈ”レベル
にする。この後、制御信号ＥＣが“Ｈ”レベルとなり、
消去用デコ−ダ１３は、全ての消去回路１２を選択す
る。その結果、メモリセルアレイ１１の全ブロックＢＬ
Ｋ（０）〜ＢＬＫ（ｎ）について、メモリセルのデ−タ
の消去が実行される（ステップＳＴ１）。
【００７３】次に、メモリセルのデ−タが消去されたか
否かを検証するベリファイが実行される（ステップＳＴ
３〜ＳＴ８）。即ち、まず、最初のブロックＢＬＫ
（０）が選択され、アドレスカウンタ２２からのアドレ
ス信号の供給により、ブロックＢＬＫ（０）のメモリセ
ルのデ−タが読み出される。読み出されたデ−タは、実
際の消去デ−タと比較され、両者が一致している場合に
は、当該メモリセルのデ−タの消去がＯＫと判断され、
また、両者が一致していない場合には、当該メモリセル
のデ−タの消去がＮＧと判断される。
否かを検証するベリファイが実行される（ステップＳＴ
３〜ＳＴ８）。即ち、まず、最初のブロックＢＬＫ
（０）が選択され、アドレスカウンタ２２からのアドレ
ス信号の供給により、ブロックＢＬＫ（０）のメモリセ
ルのデ−タが読み出される。読み出されたデ−タは、実
際の消去デ−タと比較され、両者が一致している場合に
は、当該メモリセルのデ−タの消去がＯＫと判断され、
また、両者が一致していない場合には、当該メモリセル
のデ−タの消去がＮＧと判断される。
【００７４】メモリセルのデ−タの消去がＯＫの場合に
は、次のアドレスが供給され、次のメモリセルのデ−タ
の消去がＯＫか又はＮＧかが判断される。そして、ブロ
ックＢＬＫ（０）の全メモリセルのデ−タの消去がＯＫ
の場合には、当該ブロックＢＬＫ（０）について、ブロ
ック消去ＯＫと判断される。即ち、コンパレ−タ２１の
出力ＢＬＯＣＫ−ＯＫが“Ｈ”レベルとなり、当該ブロ
ックＢＬＫ（０）の消去回路１２の記憶部（フリップフ
ロップ回路）の状態が変化する。
は、次のアドレスが供給され、次のメモリセルのデ−タ
の消去がＯＫか又はＮＧかが判断される。そして、ブロ
ックＢＬＫ（０）の全メモリセルのデ−タの消去がＯＫ
の場合には、当該ブロックＢＬＫ（０）について、ブロ
ック消去ＯＫと判断される。即ち、コンパレ−タ２１の
出力ＢＬＯＣＫ−ＯＫが“Ｈ”レベルとなり、当該ブロ
ックＢＬＫ（０）の消去回路１２の記憶部（フリップフ
ロップ回路）の状態が変化する。
【００７５】従って、ブロックＢＬＫ（０）の消去回路
１２では、記憶部（フリップフロップ回路）の出力ＥＲ
ＡＳＥ−ＯＫが“Ｈ”レベルとなり、この後、このブロ
ックＢＬＫ（０）のメモリセルについては、デ−タの消
去が行われない。
１２では、記憶部（フリップフロップ回路）の出力ＥＲ
ＡＳＥ−ＯＫが“Ｈ”レベルとなり、この後、このブロ
ックＢＬＫ（０）のメモリセルについては、デ−タの消
去が行われない。
【００７６】一方、メモリセルのデ−タの消去がＮＧの
場合には、その時点で、ブロックＢＬＫ（０）のブロッ
ク消去ＮＧと判断される。即ち、コンパレ−タ２１の出
力ＢＬＯＣＫ−ＯＫは“Ｌ”レベルであり、当該ブロッ
クＢＬＫ（０）の消去回路１２の記憶部（フリップフロ
ップ回路）の状態も変化しない。
場合には、その時点で、ブロックＢＬＫ（０）のブロッ
ク消去ＮＧと判断される。即ち、コンパレ−タ２１の出
力ＢＬＯＣＫ−ＯＫは“Ｌ”レベルであり、当該ブロッ
クＢＬＫ（０）の消去回路１２の記憶部（フリップフロ
ップ回路）の状態も変化しない。
【００７７】また、ブロック消去ＮＧであることを示す
信号ＣＯＭＰ−ＮＧが“Ｈ”レベルとなり、制御回路２
２は、信号ＮＧ−ＦＧを“Ｈ”レベルにする。ブロック
ＢＬＫ（０）についてベリファイが終了した後、このブ
ロックＢＬＫ（０）が最終ブロックであるか否かが判断
される（ステップＳＴ９）。
信号ＣＯＭＰ−ＮＧが“Ｈ”レベルとなり、制御回路２
２は、信号ＮＧ−ＦＧを“Ｈ”レベルにする。ブロック
ＢＬＫ（０）についてベリファイが終了した後、このブ
ロックＢＬＫ（０）が最終ブロックであるか否かが判断
される（ステップＳＴ９）。
【００７８】ブロックＢＬＫ（０）が最終ブロックでな
い場合には、次のブロックＢＬＫ（１）が選択され、ブ
ロックＢＬＫ（１）のメモリセルについて上述のベリフ
ァイが実行される（ステップＳＴ１０）。
い場合には、次のブロックＢＬＫ（１）が選択され、ブ
ロックＢＬＫ（１）のメモリセルについて上述のベリフ
ァイが実行される（ステップＳＴ１０）。
【００７９】一方、最終ブロックＢＬＫ（ｎ）のベリフ
ァイが終了すると、全てのブロックＢＬＫ（０）〜ＢＬ
Ｋ（ｎ）について、ブロック消去ＯＫか否かが判断され
る（ステップＳＴ１１）。
ァイが終了すると、全てのブロックＢＬＫ（０）〜ＢＬ
Ｋ（ｎ）について、ブロック消去ＯＫか否かが判断され
る（ステップＳＴ１１）。
【００８０】そして、全てのブロックＢＬＫ（０）〜Ｂ
ＬＫ（ｎ）について、ブロック消去ＯＫの場合には、制
御信号ＡＵＴＯ−ＥＲＡＳＥが“Ｌ”レベルとなり、自
動消去モ−ドが終了する。この時、全ての消去回路１２
の記憶部（フリップフロップ回路）の状態がリセットさ
れる。
ＬＫ（ｎ）について、ブロック消去ＯＫの場合には、制
御信号ＡＵＴＯ−ＥＲＡＳＥが“Ｌ”レベルとなり、自
動消去モ−ドが終了する。この時、全ての消去回路１２
の記憶部（フリップフロップ回路）の状態がリセットさ
れる。
【００８１】また、少なくとも１つのブロックＢＬＫが
ブロック消去ＮＧである場合（ＮＧ−ＦＧ＝“Ｈ”）に
は、消去回数Ｃが所定回数Ｎ（例えば３０００回）に達
しているか否かが判断される（ステップＳＴ１２）。
ブロック消去ＮＧである場合（ＮＧ−ＦＧ＝“Ｈ”）に
は、消去回数Ｃが所定回数Ｎ（例えば３０００回）に達
しているか否かが判断される（ステップＳＴ１２）。
【００８２】消去回数Ｃが所定回数Ｎに達しているとき
は、消去不良と判断される。また、消去回数Ｃが所定回
数Ｎに達していないときは、再消去が実行される（ステ
ップＳＴ１３）。この時、ブロック消去ＯＫのブロック
については消去を行わず、ブロック消去ＮＧのブロック
についてのみ消去を行なう。これにより、所定のブロッ
クでのメモリセルのデ−タの過消去が解消されることに
なる。
は、消去不良と判断される。また、消去回数Ｃが所定回
数Ｎに達していないときは、再消去が実行される（ステ
ップＳＴ１３）。この時、ブロック消去ＯＫのブロック
については消去を行わず、ブロック消去ＮＧのブロック
についてのみ消去を行なう。これにより、所定のブロッ
クでのメモリセルのデ−タの過消去が解消されることに
なる。
【００８３】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。ブ
ロック（又はセクタ）単位でメモリセルのデ−タの消去
を行うことができる不揮発性半導体メモリにおいて、全
メモリセルのデ−タを一括して消去する場合、全メモリ
セルのデ−タの消去が完了したブロックではその後の再
消去を行わず、デ−タの消去が完了していないメモリセ
ルを有するブロックにおいてのみ再消去を行うようにし
ている。
性半導体メモリによれば、次のような効果を奏する。ブ
ロック（又はセクタ）単位でメモリセルのデ−タの消去
を行うことができる不揮発性半導体メモリにおいて、全
メモリセルのデ−タを一括して消去する場合、全メモリ
セルのデ−タの消去が完了したブロックではその後の再
消去を行わず、デ−タの消去が完了していないメモリセ
ルを有するブロックにおいてのみ再消去を行うようにし
ている。
【００８４】これにより、全ブロックにおいてメモリセ
ルのしきい値Ｖｔｈを所定値以下にしようとする場合、
デ−タの消去を行い易いメモリセルを有するブロックに
おいて過消去が回避されると共に、図１２に示すよう
に、全てのブロックにおいてメモリセルのしきい値分布
をほぼ同じにすることができる。
ルのしきい値Ｖｔｈを所定値以下にしようとする場合、
デ−タの消去を行い易いメモリセルを有するブロックに
おいて過消去が回避されると共に、図１２に示すよう
に、全てのブロックにおいてメモリセルのしきい値分布
をほぼ同じにすることができる。
【図１】本発明の第１実施の形態に関わる不揮発性半導
体メモリを示すブロック図。
体メモリを示すブロック図。
【図２】図１のメモリセルアレイ１１のメモリセルの構
成の一例を示す図。
成の一例を示す図。
【図３】図１のメモリセルアレイ１１のメモリセルの構
成の一例を示す図。
成の一例を示す図。
【図４】図１のコンパレ−タ２１の構成の一例を示す回
路図。
路図。
【図５】図１の消去回路１２の構成の一例を示す回路
図。
図。
【図６】図１のメモリの動作を示す流れ図。
【図７】図１のメモリの動作を示すタイミング図。
【図８】本発明の第２実施の形態に関わる不揮発性半導
体メモリを示すブロック図。
体メモリを示すブロック図。
【図９】図８のメモリセルアレイ１１のメモリセルの構
成の一例を示す図。
成の一例を示す図。
【図１０】図８のメモリセルアレイ１１のメモリセルの
構成の一例を示す図。
構成の一例を示す図。
【図１１】消去動作終了後の各ブロックのメモリセルの
しきい値分布を示す図。
しきい値分布を示す図。
【図１２】消去動作終了後の各ブロックのメモリセルの
しきい値分布を示す図。
しきい値分布を示す図。
１１ ：メモリセルアレイ、 １２ ：消去回路、 １３ ：消去用デコ−ダ、 １４ ：アドレスレジスタ、 １５ ：ロウデコ−ダ、 １６ ：カラムデコ−ダ、 １７ ：セレクタ、 １８ ：入出力バッファ、 １９ ：書込回路、 ２０ ：センスアンプ、 ２１ ：コンパレ−タ、 ２２ ：制御回路、 ２３ ：アドレスカウンタ、 ２４，２５，２７，２９，３０，３４，３５，３７，４
１ ：インバ−タ、 ２６，２８ ：ＮＡＮＤ回路、 ３１ ：ＡＮＤ回路、 ３２，３３，３８〜４０ ：ＮＯＲ回路、 ３６ ：遅延回路、 Ｐ１〜Ｐ５ ：ＰチャネルＭＯＳトランジ
スタ、 Ｎ１〜Ｎ６ ：ＮチャネルＭＯＳトランジ
スタ、 ＢＬＫ（０）〜ＢＬＫ（ｎ） ：メモリセルアレイのブ
ロック、 Ｍ ：メモリセル、 Ｂ０〜Ｂ２ ：ビット線、 Ｓ０〜Ｓ２ ：ソ−ス線。
１ ：インバ−タ、 ２６，２８ ：ＮＡＮＤ回路、 ３１ ：ＡＮＤ回路、 ３２，３３，３８〜４０ ：ＮＯＲ回路、 ３６ ：遅延回路、 Ｐ１〜Ｐ５ ：ＰチャネルＭＯＳトランジ
スタ、 Ｎ１〜Ｎ６ ：ＮチャネルＭＯＳトランジ
スタ、 ＢＬＫ（０）〜ＢＬＫ（ｎ） ：メモリセルアレイのブ
ロック、 Ｍ ：メモリセル、 Ｂ０〜Ｂ２ ：ビット線、 Ｓ０〜Ｓ２ ：ソ−ス線。
Claims (5)
- 【請求項１】 複数のブロックに分けられたメモリセル
アレイと、前記メモリセルアレイの１つのブロックに１
つずつ設けられ、前記メモリセルアレイのブロックのメ
モリセルのデ−タの消去を実行する複数の消去回路と、
ブロック単位でメモリセルのデ−タの消去を行う場合
に、前記複数の消去回路のうちの１つを選択し、全ての
ブロックにおいてメモリセルのデ−タの消去を行う場合
に、前記複数の消去回路の全てを選択する消去用デコ−
ダと、少なくともデ−タの消去が実行されたブロックの
メモリセルのデ−タを読み出し、デ−タの消去が行われ
たか否かを検証するベリファイ手段とを有する不揮発性
半導体メモリにおいて、 前記複数の消去回路の各々は、デ−タの消去を実行する
前に、第１状態を保持する記憶部を有し、前記記憶部
は、当該記憶部を含む消去回路が受け持つブロックの全
てのメモリセルのデ−タの消去が行われた場合に、前記
第１状態から第２状態に変化し、 前記第１状態の記憶部を有する消去回路は、前記消去用
デコ−ダにより選択されると、前記メモリセルアレイの
ブロックに消去電圧を供給して、デ−タの消去を実行
し、 前記第２状態の記憶部を有する消去回路は、前記消去用
デコ−ダにより選択されても、前記メモリセルアレイの
ブロックに消去電圧を供給せず、デ−タの消去を実行し
ないことを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記ベリファイ手段は、前記メモリセル
アレイの各々のブロックのメモリセルのデ−タを順次読
み出し、デ−タの消去が行われていないメモリセルが存
在した時点で、そのメモリセルを有するブロックをＮＧ
とし、全てのメモリセルのデ−タの消去が行われている
ブロックをＯＫとし、 前記ベリファイ手段が全てのブロックがＯＫと判断した
場合、消去動作が終了し、前記ベリファイ手段が少なく
とも１つのブロックがＮＧと判断した場合、再度、デ−
タの消去が実行されることを特徴とする請求項１記載の
不揮発性半導体メモリ。 - 【請求項３】 前記ベリファイ手段が少なくとも１つの
ブロックがＮＧと判断した場合において、デ−タの消去
の回数が所定回数に達しているときは、再度、デ−タの
消去を実行することなく、消去動作を終了させることを
特徴とする請求項２記載の不揮発性半導体メモリ。 - 【請求項４】 前記メモリセルアレイは、当該メモリセ
ルアレイのワ−ド線に平行な方向に複数に区切られるこ
とにより、複数のブロックに分けられていることを特徴
とする請求項１記載の不揮発性半導体メモリ。 - 【請求項５】 前記メモリセルアレイは、当該メモリセ
ルアレイのビット線又はソ−ス線に平行な方向に複数に
区切られることにより、複数のブロックに分けられてい
ることを特徴とする請求項１記載の不揮発性半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801596A JPH10125081A (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801596A JPH10125081A (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125081A true JPH10125081A (ja) | 1998-05-15 |
Family
ID=17591459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27801596A Pending JPH10125081A (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590389B1 (ko) * | 2000-06-15 | 2006-06-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 섹터 소거 제어 회로 |
| KR100672938B1 (ko) | 2004-07-21 | 2007-01-24 | 삼성전자주식회사 | 플래시 메모리를 위한 선택적 소거 방법 |
| US7529138B2 (en) | 2006-02-22 | 2009-05-05 | Samsung Electronics Co., Ltd. | Flash memory devices, methods of erasing flash memory devices and memory systems including the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02292798A (ja) * | 1989-04-13 | 1990-12-04 | Sundisk Corp | フラッシュＥＥｐｒｏｍシステム |
| JPH05128877A (ja) * | 1991-11-07 | 1993-05-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH06131890A (ja) * | 1992-10-20 | 1994-05-13 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| WO1994028551A1 (en) * | 1993-05-28 | 1994-12-08 | Macronix International Co., Ltd. | Flash eprom with block erase flags for over-erase protection |
-
1996
- 1996-10-21 JP JP27801596A patent/JPH10125081A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02292798A (ja) * | 1989-04-13 | 1990-12-04 | Sundisk Corp | フラッシュＥＥｐｒｏｍシステム |
| JPH05128877A (ja) * | 1991-11-07 | 1993-05-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH06131890A (ja) * | 1992-10-20 | 1994-05-13 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| WO1994028551A1 (en) * | 1993-05-28 | 1994-12-08 | Macronix International Co., Ltd. | Flash eprom with block erase flags for over-erase protection |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590389B1 (ko) * | 2000-06-15 | 2006-06-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 섹터 소거 제어 회로 |
| KR100672938B1 (ko) | 2004-07-21 | 2007-01-24 | 삼성전자주식회사 | 플래시 메모리를 위한 선택적 소거 방법 |
| US7529138B2 (en) | 2006-02-22 | 2009-05-05 | Samsung Electronics Co., Ltd. | Flash memory devices, methods of erasing flash memory devices and memory systems including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100609669B1 (ko) | 감지 시간 제어 장치 및 방법 | |
| US7417899B2 (en) | Method of verifying flash memory device | |
| US7382656B2 (en) | Nonvolatile memory with program while program verify | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| US8174899B2 (en) | Non-volatile semiconductor memory device | |
| JP3940570B2 (ja) | 半導体記憶装置 | |
| JP2002150789A (ja) | 不揮発性半導体記憶装置 | |
| JP2009301616A (ja) | 不揮発性半導体記憶装置 | |
| KR20020025636A (ko) | 불휘발성 메모리와 불휘발성 메모리의 기록방법 | |
| JPH09106686A (ja) | 不揮発性半導体メモリのプログラム方法 | |
| KR20090098438A (ko) | 불휘발성 메모리 소자의 테스트 방법 | |
| JP6102146B2 (ja) | 半導体記憶装置 | |
| JPH05182479A (ja) | 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 | |
| US6614691B2 (en) | Flash memory having separate read and write paths | |
| JP3845051B2 (ja) | 不揮発性半導体メモリ | |
| JP4698605B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| KR100713983B1 (ko) | 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법 | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| TW200411665A (en) | Method of erasing data of nonvolatile semiconductor memory unit | |
| JP2010086623A (ja) | Ｎａｎｄ型フラッシュメモリ | |
| JPWO2006059374A1 (ja) | 半導体装置および半導体装置の制御方法 | |
| JPH07192482A (ja) | 不揮発性半導体記憶装置およびその記憶データの消去方法 | |
| JP3268732B2 (ja) | 不揮発性半導体メモリ | |
| JPH10125081A (ja) | 不揮発性半導体メモリ | |
| JP5538196B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050104 |