JPH07192482A - 不揮発性半導体記憶装置およびその記憶データの消去方法 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧が下がっても安定して読出が行なえ
るように、消去時のメモリセル分布を狭くした不揮発性
半導体記憶装置を提供する。 【構成】 メモリアレイ１９のソース線をソース線回路
３１によって３Ｖの電位に設定し、センスアンプ１６の
電源電圧として６Ｖを印加し、接地電位として３Ｖを印
加する。このように電位条件を設定した後、メモリアレ
イ１９の読出を行ない、その結果メモリセルに電流が流
れればそのメモリセルは消去完了し、逆にメモリセルに
電流が流れなければ再度消去パルスを印加してすべての
メモリセルをベリファイする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置および記憶データの消去方法に関し、特に、フラッシ
ュメモリの消去方法を改良したような不揮発性半導体記
憶装置および記憶データの消去方法に関する。

【０００２】

【従来の技術】図１３は従来の不揮発性メモリの一例の
フラッシュメモリの全体の構成を示すブロック図であ
る。図１３において、データ入力端子２７は、記憶すべ
き情報を入力したり、記憶されている情報を内部より出
力するために用いられ、またフラッシュメモリの場合に
は、コマンド入力用端子としても用いられる。コマンド
はチップに対してオペレーションを行なう場合に入力さ
れるチップに対する命令であって、チップはそのコマン
ドに従って内部動作を決定し、アドレス内部発生や電圧
内部制御などを行ない、情報の書込や消去などを行な
う。

【０００３】データ入力端子２７に入力されたデータ
は、入力バッファ１を介してデータラッチ３にラッチさ
れる。ラッチされた情報はＷＤ信号としてプログラム回
路１７に入力され、Ｙゲート９を介してメモリアレイ１
９内の任意のメモリセルが接続されているビット線に与
えられる。さらに、ＷＤ信号はコマンドデコーダ２４と
データコンパレータ２３にも与えられる。

【０００４】メモリアレイ１９から読出された情報はＹ
ゲート９を介してセンスアンプ１６で情報の読出
（“０”／“１”）が行なわれ、ＲＤ信号として、出力
バッファ２を介してデータ端子２７に出力される。任意
のビット線を選択するＹゲート９はＹアドレス信号によ
って選択される。すなわち、Ｙアドレス信号はＹアドレ
スバッファ４に入力され、Ｙプリデコーダ５，６によっ
てプリデコードされ、さらにＹデコーダ７でデコードさ
れ、Ｙドライバ８を介して選択されたＹゲート９のいず
れかをオン状態にする。

【０００５】任意のワード線はＸアドレス信号によって
選択される。Ｘアドレス信号はＸアドレスバッファ１０
に入力され、Ｘプリデコーダ１１，１２，１３によって
プリデコードされ、さらにＸデコーダ１４でデコードさ
れ、ワードドライバ１５を介して選択されたワード線を
“Ｈ”レベルに立上げる。

【０００６】後で詳細に説明するが、フラッシュメモリ
においては、書込動作中は選択ビット線を高電圧，選択
ワード線も高電圧に設定する必要がある。電源電圧を高
電圧に変換する機能はＹドライバ８とワードドライバ１
５に内蔵されている。消去回路１８はメモリアレイのソ
ース線電位を制御する。消去動作時にメモリアレイ１９
のソース線に高電圧を与え、読出時と書込動作時でメモ
リアレイ１９のソース線を接地するように内部制御信号
が消去回路１８を制御する。

【０００７】／ＣＥバッファ２０はフラッシュメモリを
活性化するための外部制御信号のバッファであり、／Ｗ
Ｄ２１バッファは前述のコマンドの入力を制御する外部
制御信号のバッファであり、／ＯＥバッファ２２は外部
にデータを読出すための出力バッファ２を制御する外部
制御信号のバッファである。電圧制御回路２６は外部か
ら印加される高電圧から内部で必要とされる別の高電圧
に変換する回路である。

【０００８】書込動作や消去動作は後述の図２３および
図２４に示すフローチャートに従って、内部でアドレス
発生や電圧制御を行ないながら処理される。それらの制
御を行なうのはコマンドデコーダからの信号入力とする
シーケンサ２５である。シーケンサ２５はアドレス発生
器，オペレーション制御回路およびパルス印加回数カウ
ンタなどで構成される。これらの詳細については、本願
発明とは関係しないので、その説明を省略する。

【０００９】図１４は図１３に示したＹゲートとメモリ
アレイの具体的な構成を示す図であり、図１５は図１４
のメモリセルを抜出して示した図であり、図１６は読出
電位とプログラム電位と消去電位とを示す図であり、図
１７は同じく表に表わした図である。

【００１０】次に、図１３〜図１７を参照して、メモリ
アレイの構成，書込，消去動作時の電圧条件，メモリセ
ルの動作原理について簡単に説明する。図１４は、メモ
リアレイ１９を３２ビットのメモリセルで示したもので
ある。各メモリセルのドレインはビット線２２７〜２３
４に接続され、Ｉ／Ｏ１のビット線２２７〜２３０とＩ
／Ｏ０のビット線２３１〜２３４はＹゲート９からの信
号（Ｙアドレス信号をデコードした信号）２０１〜２０
４によってＩ／Ｏごとに任意の１ビット線のみがセンス
アンプ１６およびプログラム回路１７に接続される。各
メモリセルのコントロールゲートはワード線２０５〜２
０９に接続され、これらのワード線２０５〜２０９のう
ち、Ｘアドレス信号によって任意のワード線が選択され
る。

【００１１】図１４に示すＹゲート線２０１が選択され
ると、Ｙゲート２１０と２１４とが選択され、ビット線
２２７と２３１が対応するセンスアンプ１６とプログラ
ム回路１７とに接続される。そして、それぞれのセンス
アンプ１６とプログラム回路１７は同時に動作する。図
１４に示した例では、語構成が２ビットとなっている
が、通常語構成は８ビット／１６ビットが一般的である
ので、このような構成が８組または１６組となる。メモ
リセルのソース線２３５はすべてのメモリセルのソース
に共通に接続されており、消去回路１８に接続される。

【００１２】図１４に示したメモリセル２１８，２１
９，２２０，２２１を抜出したのが図１５である。図１
５を参照して、各動作におけるメモリセルの端子電位，
動作原理について説明する。ここでの説明はメモリセル
２１８に対して動作を行なうものとする。図１７に各動
作時の電圧条件をまとめて示す。ビット線２２７に６Ｖ
程度の高電圧が与えられ、ワード線２０５に１０Ｖ程度
の高電圧が与えられ、ソース線２３５が接地される。こ
のような電圧条件ではメモリセルのドレイン（ビット
線）−ソース（ソース線）間に大電流が流れ、メモリセ
ルのドレイン近傍でホットエレクトロンが発生する。こ
のホットエレクトロンは高いエネルギを有しており、さ
らにコントロールゲート（ワード線）の電位によって、
ある確率でフローティングゲートに電子が注入される。
すると、コントロールゲートから見たメモリセルのしき
い値が移動した（注入された）電子の電荷量分だけ高い
方へシフトする。一度フローティングゲートに注入され
た電子はフローティングゲートが電気的に絶縁状態にあ
るため、定常状態ではその状態を保持する。

【００１３】消去動作は、ソース線が９Ｖ程度の高電圧
にされ、ワード線が接地され、ビット線がフローティン
グ状態にされる。すると、メモリセルのソース−コント
ロールゲート間に高電界が加わり、トンネル現象によっ
てフローティングゲートから電子が引抜かれ、その結
果、コントロールゲートから見たしきい値が引抜かれた
電荷量分だけ低くなる。このようにして、ソース線２３
５に高電圧を印加することにより、メモリアレイ１９内
すべてのメモリセルに電界が生じ、すべてのメモリセル
が同時に消去動作を行なう。

【００１４】書込／消去動作時のメモリセルのコントロ
ールゲートから見たしきい値をメモリアレイ内のばらつ
きを考慮して表現したのが図１６の斜線部である。ここ
で、消去状態のメモリセルのしきい値が０Ｖ以上である
ことに注意する。０Ｖ以下（デプレッション）のしきい
値を持ったメモリセルは、「過剰消去ビット」と呼ば
れ、後述するような不具合を発生させてしまう。

【００１５】読出動作は、ビット線に１Ｖ程度のバイア
ス電位が与えられ、ワード線に５Ｖ程度の読出電位が与
えられ、ソース線２３５が接地される。図１６におい
て、書込を行なったメモリセルを読出した場合、読出電
位（ワード線電位）よりメモリセルのしきい値が高いの
でドレイン（ビット線）に電位（１Ｖ）を印加しても電
流は流れない。また、消去を行なったメモリセルに対し
て読出を行なった場合は、読出電位（ワード線電位）よ
りメモリセルのしきい値が低いのでドレイン（ビット
線）に電位（１Ｖ）を印加すると、ドレイン−ソース間
に電流が流れる。この電流が流れるか否かをセンスアン
プ１６によって検知し、情報が読出される。

【００１６】このように、メモリセルを介して電流が流
れるか否かを検出するため、選択ビット線上にしきい値
がデプレッションの過剰消去ビットが存在すると、過剰
消去のメモリセルを介して電流が流れてしまい、正確に
情報が読出せなくなるという不具合が起きる。

【００１７】また、図１７において、消去ベリファイ
（ＥＲＳ Ｖｅｒｉｆｙ），書込ベリファイ（ＰＧＭ
Ｖｅｒｉｆｙ）とあるのは、各動作動作中に、十分にし
きい値がシフトしたことを確認するための確認読出であ
る。書込の場合に、ワード線電位を通常の読出電位より
高めに設定し、電流を流しやすくして読出し、消去の場
合ワード線電位を通常の読出電位よりも低めに設定し、
電流を流れにくくして読出される。このような読出を行
なうことにより、通常読出に対して、図１６の消去ベリ
ファイ，プログラムベリファイで示した電位のマージン
ができる。

【００１８】図１８はＸアドレス信号が入力されてから
ワード線が選択されるまでの経路を示す図である。読
出，書込動作時は、外部からアドレス信号を入力する必
要があるため、Ｘアドレスバッファ１０のＣＴＲＬ−Ａ
Ｇ信号が“Ｈ”レベルに設定される。Ｘアドレスバッフ
ァ１０において、ＣＴＲＬ−ＡＧ信号に応じて、アドレ
ス信号の相補信号が発生され、Ｘプリデコーダ１１に出
力される。また、消去動作時の“消去前書込”と呼ばれ
るすべてのメモリセルに対して書込動作を行なう場合
は、内部のシーケンサ２５によってアドレスが発生さ
れ、ＣＴＲＬ−ＡＧ信号は“Ｌ”レベルとなり、外部の
信号がカットされて内部信号ｉｎｔＡに切換えられる。

【００１９】アドレス信号はいくつかのグループに分け
られ、そのグループごとにプリデコードが行なわれる。
Ｘプリデコーダ１１は出力信号ＰＲ１０〜１３のうち、
入力アドレスによって選択されたもののみ活性（図１８
では“Ｈ”レベル）にする回路である。つまり、任意の
アドレス入力に対して、必ず１つの信号が選択される。
消去動作時は、全ワード線（コントロールゲート）が接
地（非選択）になる必要があるので、プリデコーダ非活
性化信号ＣＴＲＬ−／ＥＲＳがＸプリデコーダ１１〜１
３に入力される。このＣＴＲＬ−／ＥＲＳ信号が“Ｈ”
レベルであれば、プリデコードが行なわれるが、“Ｌ”
レベルの場合はアドレス信号にかかわらず、すべての出
力ＰＲ１０〜１３は非活性（“Ｌ”レベル）になる。こ
のように、Ｘプリデコーダ１１，１２および１３によっ
てプリデコードされた信号ＰＲ１０〜１３，ＰＲ２０〜
２３およびＰＲ３０〜３７はＸデコーダ１４に入力され
る。ここで、Ｘプリデコーダ１２はプリデコーダ非活性
化機能を除いたものであり、デコーダとしての回路構成
はＸプリデコーダ１１と同じである。

【００２０】Ｘデコーダ１４はプリデコード信号ＰＲ１
０〜１３，ＰＲ２０〜２３およびＰＲ３０〜３７を入力
とし、任意の１出力信号を活性化（“Ｌ”レベル）にす
る。このとき、プリデコード信号群（ＰＲ１０〜１３，
ＰＲ２０〜２３，ＰＲ３０〜３７をそれぞれ一群とす
る）のうち、いずれか一群でもすべてが非活性であれ
ば、Ｘデコーダ１４で出力信号が活性化されることはな
い（消去動作時）。

【００２１】最後に選択された出力信号を受けてワード
ドライバ１５がワード線を活性化する。このとき、ワー
ドドライバ１５の電源ＶＰＷＬが電源電圧Ｖｃｃであれ
ばワード線ＷＬ０〜ＷＬｎは電源電圧まで立上がり、Ｖ
ＰＷＬが電源電圧以上の電位であれば、その電位までワ
ード線ＷＬ０〜ＷＬｎが上昇する。つまり、書込動作時
は、電源ＶＰＷＬが１０Ｖ程度に設定され、選択ワード
線が１０Ｖレベルに立ち上げられる。もちろん、このと
き、非選択のワード線は接地電位である。

【００２２】なお、Ｙゲート９を選択する経路について
は、図１８におけるワード線をＹゲート線に置換えれば
同様の回路構成となる。

【００２３】図１９は書込回路と消去回路とＹゲートと
メモリアレイの一部を抜出した回路構成を示す図であ
る。次に、図１９を参照して、ビット線における書込動
作を簡単に説明し、消去動作についても説明する。入力
バッファ１から入力された信号ＷＤは書込回路１７に入
力される。書込動作時は、ＶＰＢＬ電源をビット線が６
Ｖになるように高電圧に設定され、制御信号ＣＴＲＬ−
ＰＧＭが“Ｈ”レベルに設定される。この設定で読出回
路であるセンスアンプ１６が切離され、プログラム回路
１７がＹゲート９に接続される。また、制御信号ＣＴＲ
Ｌ−／ＥＲＳは“Ｈ”レベルに設定され、メモリセルの
ソースが接地される。ＷＤ信号が“Ｌ”レベルであれ
ば、選択されたビット線に６Ｖが印加され、ＷＤ信号が
“Ｈ”レベルであれば選択されたビット線は接地のまま
である。このように、入力データ（ＷＤ）によってビッ
ト線電位を設定できるので、データ“００ｈ（ｈは１６
進を示す）”から“ＦＦｈ”までの任意のデータ（語構
成が８ビットの場合）を書込むことができる。また、Ｃ
ＴＲＬ−ＢＬＲＳＴ信号は書込動作終了後にビット線に
高電位が残留することを避けるため、書込動作後ビット
線を接地電位になるように制御される。

【００２４】消去動作時は、ＣＴＲＬ−／ＥＲＳ信号が
“Ｌ”レベルに設定され、電源ＶＰＳＬで設定した電位
がメモリアレイ１９のソース線に印加される。また、ビ
ット線をフローティングに設定する必要がある。それ
は、すべてのＹゲート線を非活性（“Ｌ”レベル）にす
ればよいので、ＹアドレスのＹプリデコーダ５，６に前
述のようなプリデコーダの非活性機能を利用してすべて
のＹゲートが非活性にされる。

【００２５】図２０はＹゲートとメモリアレイとセンス
アンプを抜出した回路図であり、図２１は図２０に示し
たセンスアンプのノード６０２と６０３の特性を示す図
である。

【００２６】次に、図１９〜図２１を参照して、ビット
線における読出動作について説明する。読出時に、ＣＴ
ＲＬ−／ＰＧＭ信号が“Ｈ”レベルに設定されることに
より、プログラム回路１７がＹゲート９から切離され、
ＣＴＲＬ−／ＳＥ信号が“Ｌ”に設定されることによっ
てセンスアンプ１６が活性化される。トランジスタ６０
４と６０５とで構成されるｐチャネル負荷型インバータ
のノード６０２に対するノード６０３の特性は図２１の
例に示すようになる。また、トランジスタ６０７，６０
８，６０９とメモリセルで構成されるソースフォロア回
路のノード６０３に対するノード６０２の特性は図２１
のＢに示すようになる。図２１において、Ｂで示す２本
の線が示されているのは、メモリセルがプログラム状態
と消去状態のそれぞれを表わしている。また、インバー
タの入力６０２はソースフォロア側の出力であり、イン
バータの出力６０３はソースフォロア側の入力であるた
め、同一グラフ上で示すことができ、さらにそれぞれ
Ａ，Ｂの特性曲線の交点が動作点であり、各ノードの電
位を表わしている。図２１に示した特性図より、ノード
６０２の電位はインバータ側の論理しきい値でほぼ決定
され、その値の変動はほとんどない。このノード６０２
の電位はＹゲート９を介してビット線と接続されている
ので、この電位を１Ｖ程度に設定すれば、ビット線のバ
イアス電位が１Ｖに設定される。この状態で、ノード６
０１はビット線を介して電流が流れなければ、図２２の
プログラム状態におけるノード６０１に示すように、徐
々に充電され、逆にビット線に電流が流れる消去状態で
は、ノード６０１は図２２に示すようにビット線電位近
くまで放電する。この変化はセンスアンプ１６の出力段
の論理ゲートで増幅され、出力信号ＲＤとして出力バッ
ファ２に伝達される。

【００２７】図２３は上述の各動作を用いて行なわれる
書込動作を説明するためのフローチャートであり、図２
４は同じく消去動作を説明するためのフローチャートで
ある。なお、図２３および図２４ではコマンド入力は省
略されている。

【００２８】次に、図２３を参照して、書込動作につい
て説明する。書込動作では、コマンド信号が入力された
後、データ入力端子２７に入力されたデータがデータラ
ッチ３にラッチされ、データに応じて各ビット線に書込
パルスが印加される。その後、書込データと読出データ
の比較が図１３に示したデータコンパレータ２３で行な
われて書込ベリファイが実行され、データが一致すれば
動作を終了し、一致しなければ再度書込パルスが印加さ
れる。このデータが一致するまで、すなわちベリファイ
がパスするまで繰り返される。

【００２９】消去動作は、コマンドが入力された後、消
去すべきメモリセルすべてに対して“００ｈ”のデータ
の書込が行なわれる。これは、前述した過剰消去に対す
る対策であり、書込動作時のしきい値のシフト量が書込
時間に対して飽和する特性を利用して、一旦メモリセル
のしきい値を揃えておくための動作である。次に、消去
パルスが与えられ、その後消去ベリファイが行なわれ
る。消去動作中は、内部でアドレス信号が発生され、選
択アドレスのベリファイがパスすれば、順次アドレスが
インクリメントされ、ベリファイが繰り返される。この
最後のアドレスまで行なわれて動作が終了する。また。
ベリファイ中に未消去メモリセルを発見すれば、再度消
去パルスが印加されてベリファイ動作に戻る。シーケン
サ２５は、図２３および図２４に示したフローチャート
に従って、アドレス発生，電圧制御，データ比較による
動作分岐などの制御を行なう。

【００３０】

【発明が解決しようとする課題】図２５は、消去ベリフ
ァイ時のメモリセルのしきい値電圧の分布と消去ベリフ
ァイ電圧との関係を示す図である。上述のごとく、従来
は図２５（ａ）に示すように、消去動作時のメモリセル
のしきい値分布は分布の上限をベリファイ動作によって
検出しながら消去を行なっていた。しかし、これでは、
メモリセルの特性（しきい値のばらつき）以下に分布幅
を狭くすることができないため、仮に、メモリセルのし
きい値分布の下限がほぼ０Ｖであるとしても、上限はメ
モリセルのばらつきの分布幅が分布の上限となってしま
う。これでは、図２５（ｂ）に示すように、電源電圧が
３Ｖなどの低電圧動作時の読出マージンがなくなってし
まうという欠点があった。

【００３１】それゆえに、この発明の主たる目的は、電
源電圧が下がっても、安定して読出が行なえるように、
消去時のメモリセルの分布を狭くするようにした不揮発
性半導体記憶装置を提供することである。

【００３２】

【課題を解決するための手段】請求項１に係る発明は、
行と列とからなるマトリクス上に配列され、それぞれが
コントロールゲートとフローティングゲートとソースと
ドレインとを含み、フローティングゲートに情報電荷を
保持する複数のメモリセルと、それぞれがメモリセルの
行に対応して設けられ、対応した行のメモリセルのドレ
インに接続される複数のビット線と、それぞれがビット
線に交差する方向であって、メモリセルの行に対応して
設けられ、対応した列のメモリセルのコントロールゲー
トに接続される複数のワード線と、メモリセルのそれぞ
れのソースに接続されるソース線と、フローティングゲ
ートから電子を引抜く消去手段と、フローティングゲー
トに電子を注入する書込手段と、フローティングゲート
の電荷保持状態を読出す第１の読出手段とを備えた不揮
発性半導体記憶装置であって、ソース線に正のバイアス
電圧を印加し、メモリセルの電荷保持状態を読出す第２
の読出手段と、第２の読出手段の読出出力をレベルシフ
トするレベルシフト手段とを備えて構成される。

【００３３】請求項２に係る発明では、請求項１のレベ
ルシフト手段は、第１の電源電圧と第１の接地電位で動
作する第１の論理回路と、第２の電源電圧と第２の接地
電位で動作する第２の論理回路と、第１の論理回路の出
力端子と第２の論理回路の入力端子とを接続する容量素
子を含む。

【００３４】請求項３に係る発明では、請求項１の容量
素子に対して整流素子が並列接続される。

【００３５】請求項４に係る発明は、行と列とからなる
マトリクス上に配列され、それぞれがコントロールゲー
トとフローティングゲートとソースとドレインとを含
み、フローティングゲートに情報電荷を保持する複数の
メモリセルと、それぞれがメモリセルの行に対応して設
けられ、対応した行のメモリセルのドレインに接続され
る複数のビット線と、それぞれがビット線に交差する方
向であって、メモリセルの行に対応して設けられ、対応
した列のメモリセルのコントロールゲートに接続される
複数のワード線と、メモリセルのそれぞれのソースに接
続されるソース線と、フローティングゲートから電子を
引抜く消去手段と、フローティングゲートに電子を注入
する第１の書込手段と、フローティングゲートの電荷保
持状態を読出す読出手段とを備えた不揮発性半導体記憶
装置であって、ソース線に正のバイアス電圧を印加し、
メモリセルに書込む第２の書込手段とを備えて構成され
る。

【００３６】請求項５に係る発明は、行と列とからなる
マトリクス上に配列され、それぞれがコントロールゲー
トとフローティングゲートとソースとドレインとを含
み、フローティングゲートに情報電荷を保持する複数の
メモリセルと、それぞれがメモリセルの行に対応して設
けられ、対応した行のメモリセルのドレインに接続され
る複数のビット線と、それぞれがビット線に交差する方
向であって、メモリセルの行に対応して設けられ、対応
した列のメモリセルのコントロールゲートに接続される
複数のワード線と、メモリセルのそれぞれのソースに接
続されるソース線と、フローティングゲートに電子を注
入する書込手段と、アドレス信号をプリデコードするプ
リデコード手段と、プリデコード信号によって任意のワ
ード線を選択するデコード手段と、フローティングゲー
トの電荷保持状態を読出す読出手段とを備えた不揮発性
半導体記憶装置であって、プリデコード信号の論理を反
転する論理反転手段と、プリデコード信号をアドレス信
号にかかわらず活性化する活性化手段とを備えて構成さ
れる。

【００３７】請求項６に係る発明は、請求項５の発明に
加えて、さらにソース線に第１の電位を与えるソース電
位供給手段と、デコード手段の出力に応じて第１の電位
に比べて相対的に低い第２の電位を選択ワード線に与
え、非選択ワード線に第３の電位を与えるワード線駆動
手段を含む。

【００３８】請求項７に係る発明は、複数のメモリセル
と複数のビット線と複数のワード線とソース線と消去手
段と第１の書込手段と第１の読出手段と第２の読出手段
と第２の書込手段とを備えた不揮発性半導体記憶装置に
おいて、消去動作後に、第２の読出手段によって第１の
情報電荷量以下になっていることを判断する第１のステ
ップと、第１のステップの後第２の読出手段によって第
２の情報電荷量以下になっていることを判断する第２の
ステップと、第２のステップの後、第２の書込手段によ
って第２の情報電荷量以上に電子を注入する第３のステ
ップを含む。

【００３９】請求項８に係る発明では、複数のメモリセ
ルと複数のビット線と複数のワード線とソース線と消去
手段と第１の書込手段と第１の読出手段と第２の書込手
段とを備えた不揮発性半導体記憶装置において、消去動
作後に、第１の読出手段によって第１の情報電荷量以下
になっていることを判断する第１のステップと、第１の
ステップの後、第２の書込手段によって第２の情報電荷
量以上に電子を注入するステップを含む。

【００４０】

【作用】請求項１に係る発明では、ソース線に正のバイ
アス電圧を印加し、メモリセルの電荷保持状態を読出
し、その読出出力をレベルシフトすることによって、電
源電圧が低下しても安定して読出ができる。

【００４１】請求項４に係る発明は、ソース線に正のバ
イアス電圧を印加してメモリセルに書込むことにより、
消去時のメモリセル分布を狭くできる。

【００４２】請求項５に係る発明は、プリデコード信号
の論理を反転し、プリデコード信号をアドレス信号にか
かわらず活性化させることにより、メモリアレイの一部
のみを消去できるようにし、消去単位を小さく設定す
る。

【００４３】請求項７に係る発明は、消去動作後メモリ
セルが第１の情報電荷量以下になっていることを判断し
た後メモリセルが第２の情報電荷量以下になっているこ
とを判断すると、メモリセルに第２の情報電荷量以上に
電子を注入することにより、消去オペレーション時のし
きい値分布を狭くでき、その狭くなった分だけ分布の上
限値を避けることができ、低電圧での読出時にもマージ
ンをもって読出すことができる。

【００４４】請求項８に係る発明は、消去動作後に、メ
モリセルが第２の情報電荷量以下になっていることを判
断すると、メモリセルに第２の情報電荷量以上に電子を
注入する。

【００４５】

【実施例】図１はこの発明の一実施例の要部を示す図で
ある。この図１に示した実施例は、従来例で説明した図
２０に対応しており、センスアンプとＹゲートとメモリ
アレイを抜出して示したものである。図１において、メ
モリアレイ１９のメモリセルトランジスタ２１８〜２２
１のソースは、図２０に示した従来例では、書込時に接
地されていたが、この実施例では、メモリセルトランジ
スタ２１８〜２２１のソース線のＶＳＬノードの電位が
たとえば３Ｖに設定される。このために、ソース線回路
３１が設けられる。ソース線回路３１はＯＲゲート３１
１とスイッチング回路３１２，３１３とを含む。ＯＲゲ
ート３１１には、ＣＴＲＬ−／ＥＲＳ信号，ＣＴＲＬ−
／ＥＶ信号およびＣＴＲＬ−／ＰＧＭ信号が与えられ
る。ＯＲゲート３１１はＣＴＲＬ−／ＥＶ信号が“Ｌ”
レベルになると、スイッチ回路３１２によってＶＰＳＬ
ラインの電位、たとえば３ＶをＶＳＬノードに供給す
る。

【００４６】また、センスアンプ１６に含まれているｎ
チャネルトランジスタ６０５，６１０は、図２０の従来
例では接地されていたが、これらのｎチャネルトランジ
スタ６０５，６１０のソースであるＶＳＡＬノードにも
３Ｖの電位が供給される。すなわち、スイッチング回路
３１３はＣＴＲＬ−／ＥＶ信号が“Ｌ”レベルになる
と、ＶＰＳＬラインの３Ｖの電位をＶＳＡＬノードに供
給する。なお、センスアンプのＶＳＡＨノードには６Ｖ
の電位が供給される。したがって、センスアンプ１６は
３Ｖと６Ｖとの間でレベルが変化するデータを出力す
る。この３Ｖ〜６Ｖの間のデータの電位を０Ｖ〜３Ｖの
電位のレベルにシフトするために、レベルシフト回路３
０がセンスアンプ１６の出力に接続される。

【００４７】図２はこの発明の一実施例における消去動
作を説明するためのフローチャートであり、図３は同じ
く過剰消去ビットを検出して消去用書込動作を説明する
ためのフローチャートであり、図４はメモリセルのしき
い値分布を示す図であり、図５はメモリセルに過剰消去
ビットが生じることを説明するための図であり、図６は
しきい値の上限が消去ベリファイで決められ、下限が過
剰消去のないしきい値分布を狭くする方法を説明するた
めの図である。

【００４８】消去動作前において、通常、メモリアレイ
のしきい値分布は図４に示すように、しきい値電圧の高
い状態のセルと低い状態のセルが混在している。そこ
で、図２に示すステップ（図示ではＳＰと略称する）Ｓ
Ｐ１において、アドレス値が０にされた後、ステップＳ
Ｐ２において消去パルスがすべてのメモリセルに与えら
れ、全メモリセルが消去状態にしきい値がシフトされ
る。このとき、消去ベリファイ電圧は通常よりも低い値
に設定される。そして、ステップＳＰ３において消去ベ
リファイデータが比較され、読出データが“ＦＦｈ”に
なっているか否かが判別され、読出データが“ＦＦｈ”
でなけれは再びステップＳＰ２において消去パルスが与
えられる。読出データが“ＦＦｈ”になっていれば、ス
テップＳＰ４においてアドレス値が＋１され、ステップ
ＳＰ５において最後のアドレスであるか否かが判別され
る。最後のアドレスでなければステップＳＰ３およびＳ
Ｐ４の動作を繰り返す。この図２に示したフローチャー
トの動作によって、図５に示すように、しきい値分布の
上限は満足するが、下限において過剰消去ビットが発生
してしまう。

【００４９】そこで、図３に示すＳＰ１１〜ＳＰ１５の
動作が行なわれる。すなわち、ステップＳＰ１１におい
てアドレス値が０に設定された後、ステップＳＰ１２に
おいて、過消去ベリファイデータが比較される。ここ
で、読出データＲＤが“００ｈ”でなければ、ステップ
ＳＰ１３においてそのビットに対して消去後書込が行な
われる。読出データが“００ｈ”であれば、ステップＳ
Ｐ１４においてアドレス値が＋１され、ステップＳＰ１
５において最後のアドレスであるか否かが判別され、最
後のアドレスでなければ再びステップＳＰ１２の処理が
行なわれる。この一連の動作がすべてのメモリセルに対
して行なわれる。その結果、図６に示すように、しきい
値の上限が消去ベリファイで決められかつ下限の過剰消
去がないしきい値の分布の狭い消去動作を行なうことが
できる。

【００５０】ここで、図１の各動作について説明する。
図２に示したステップＳＰ２における消去パルスの印加
は従来例と同様であり、ステップＳＰ３における消去ベ
リファイ動作について、図１のメモリセル２１８を例に
とって説明する。センスアンプ１６の従来接地電位に設
定されていたノードをＶＳＡＬノードとし、このＶＳＡ
Ｌノードは、ソース線回路３１に含まれるスイッチング
回路３１３に与えられるＣＴＲＡ−／ＥＶ信号によって
３ＶのＶＰＳＬ電位に切換えられる。また、スイッチン
グ回路３１２は、ソース線回路のＯＲゲート３１１に入
力されるＣＴＲＬ−／ＥＲＳ信号によってメモリアレイ
１９のソース電位をＶＰＳＬに切換える。ＶＰＳＬノー
ドを３Ｖに設定し、ＣＴＲＬ−／ＥＶ信号が“Ｌ”レベ
ルに設定されることにより、ＶＳＬノードおよびＶＳＡ
Ｌノードに３Ｖの電位が印加される。同様にして、セン
スアンプ１６の従来電源電圧が印加されていたノードが
ＶＳＡＨノードとされ、６Ｖの電位が印加される。

【００５１】上述のごとく、センスアンプ１６の接地電
位に相当するノードが３Ｖに設定され、電源電圧に相当
するノードが６Ｖとなり、センスアンプ１６のノード６
０２，６０３ともに３Ｖだけレベルシフトしたことにな
る。その結果、従来ビット線バイアス電位を１Ｖに設定
していたので、３Ｖだけレベルシフトし、４Ｖの電位が
ビット線に印加されることになる。

【００５２】図７はこの発明の一実施例による消去，消
去ベリファイ，過消去ベリファイ，消去用書込，読出時
の各部の電位を表に示した図である。この図７に示すよ
うに、図１のメモリアレイ１９のソース線２３５に３
Ｖ，選択ビット線２２７に４Ｖ，選択ワード線に４Ｖ，
非選択ワード線に０Ｖが印加するように設定される。さ
らに、この印加条件をメモリセルのソースを基準に考え
ると、ソース線２３５に０Ｖ，選択ビット線２２７に１
Ｖ，選択ワード線に１Ｖ，非選択ワード線に−３Ｖと等
しい（図７中の括弧内）。つまり、メモリセルが過剰消
去を起こしても、そのしきい値が−３Ｖ以上までであれ
ば、過剰消去ビットから電流は流れない。図５に示した
ＶＷＬ−ＶＳＬで示される電位が等価的な非選択ワード
線の電位である。

【００５３】このような電位条件によって、過剰消去ビ
ットが含まれるようなメモリアレイに対しても消去ベリ
ファイを行なうことができる。読出を行ない、その結果
メモリセルに電流が流れれば、そのメモリセルは消去完
了，逆にメモリセルに電流が流れなけれは未消去である
ため、図２に示したフローチャートに従って、再度消去
パルスを印加するという動作を繰り返しながら、すべて
のメモリセルをベリファイする。

【００５４】ここで、前述の説明のように、センスアン
プ１６の出力ノード電位を考えると、このノードも３Ｖ
シフトしているため、この実施例の場合、“Ｈ”レベル
が６Ｖとなり、“Ｌ”レベルが３Ｖとなる。この電位の
まま、通常の電源電圧（“Ｈ”レベル＝３Ｖ，“Ｌ”レ
ベル＝０Ｖ）で動作する論理ゲートに入力すると、セン
スアンプの“Ｈ”／“Ｌ”レベル両方とも“Ｈ”レベル
と判断してしまう。そこで、センスアンプ１６の出力ノ
ードに接続されるレベルシフト回路３０で電圧レベル変
換が行なわれる。図８はレベルシフト回路の具体例を示
す回路図である。図８において、レベルシフト回路３０
は入力回路３１と出力回路３２とを含む。入力回路３１
は図１に示したセンスアンプ１６の出力ノードとなり、
出力回路３２は通常電源電圧動作の論理回路の入力とさ
れる。入力回路３１はインバータ３０１とトランジスタ
３０６とを含み、それぞれ電源電圧が６Ｖ，接地電位に
相当する電位が３Ｖで動作する。出力回路３２はインバ
ータ３０３〜３０５を含み、これらのインバータ３０３
〜３０５は通常の電源電圧（“Ｈ”レベル＝３Ｖ，
“Ｌ”レベル＝０Ｖ）で動作する。入力信号ＩＮが
“Ｈ”レベルから“Ｌ”レベルに変化すると、その入力
信号がインバータ３０１で反転され、ノード３０７は
“Ｌ”レベルから“Ｈ”レベルに変化する。つまり、ノ
ード３０７は３Ｖから６Ｖに変化する。ここで、出力回
路３２のノード３０８は入力回路３１のノード３０７と
容量３０２によって容量結合されている。この容量結合
のカプリングによってノード３０８の電位が上昇する
（ただし、このときノード３０８はリセットされ、
“Ｌ”レベル（０Ｖ）に設定されている必要があるが、
これについては後述する）。ノード３０８にはインバー
タ３０３の入力とインバータ３０５の出力が接続されて
おり、インバータ３０３の出力とインバータ３０５の入
力とインバータ３０４の入力とが接続されている。ノー
ド３０８の電位が上昇したことによって、ノード３０９
は“Ｈ”レベルから“Ｌ”レベルに変化する。電位で表
現すると、ノード３０９は３Ｖから０Ｖに変化する。

【００５５】インバータ３０３と３０５はラッチ回路を
構成しており、ノード３０７の変化がラッチされること
になる。つまり、ノード３０７の３Ｖから６Ｖの変化
が、ノード３０８の０Ｖから３Ｖの変化となって伝達し
たことになる。電位変化が伝達し、その結果をラッチす
れば、出力ＯＵＴに電源電圧の振幅として現われる。こ
のとき、トランジスタ３０６はダイオード接続されてお
り、上述の電圧条件では電流が流れないので、動作上不
具合が起きない。

【００５６】同様にして、入力信号ＩＮが“Ｌ”レベル
から“Ｈ”レベルの変化も容量結合によって出力ＯＵＴ
に電源電圧の振幅として伝達できる。

【００５７】また、通常動作では、センスアンプ１６も
電源電圧の振幅を得る必要があるので、ＶＳＡＨが３Ｖ
の電位に設定され、ＶＳＡＬが接地電位に設定される。
もちろん、センスアンプ出力は電源電圧の振幅である
が、レベルシフト回路３０の動作上の問題にならないの
は明らかである。さらに、ノード３０７を“Ｌ”レベル
（０Ｖ）に設定すれば、トランジスタ３０６がオンし、
ノード３０８に接続される。これによって、ノード３０
７とノード３０８の論理を一致させることができ、リセ
ット動作となる。

【００５８】次に、図３に示したステップＳＰ１２にお
ける過剰消去ベリファイの動作について説明する。図７
の過消去ベリファイに示すように、消去ベリファイとほ
ぼ同様であり、選択ワード線に印加する電位が異なるだ
けである。選択ワード線にはソース線電位と同じ電位が
印加される。この電圧条件をメモリセルのソースを基準
に考えると、ソース０Ｖ，ビット線１Ｖ，選択ワード線
０Ｖ，非選択ワード線−３Ｖとなる。つまり、非選択ワ
ード線上のメモリセルから上述したように電流は流れな
い。にもかかわらず、ソース電位とワード線電位を等し
くした状態（図６の過消去ベリファイ）で電流が流れる
ならば、そのメモリセルは過剰消去ビットである。この
ようにして、すべてのメモリセルに対して過剰消去ベリ
ファイが行なわれ、過剰消去ビットに対して、後述する
消去後書込が行なわれる。

【００５９】次に、図３に示したステップＳＰ１３にお
ける消去後書込の動作について説明する。図７に示すよ
うに、消去後書込の電圧条件も通常書込に対してソース
線をシフトさせ、それに伴いビット線電位をシフトさせ
たものである。ただし、選択ワード線電位が通常の書込
より低く設定される。これは、メモリセルの書込時のし
きい値シフト特性としてゲート電位に近づいていき、ま
た、ゲート電位をメモリセルのしきい値が超えることは
ないという特性によるものである。つまり、ゲート電位
を消去ベリファイ時のワード線電位程度に設定すれば、
消去後書込によって書込まれたメモリセルも、同様のし
きい値程度でシフトが止まり、消去動作時のしきい値分
布が狭くなくり、図６に示した消去分布が得られる。

【００６０】上述のごとく、この実施例によれば、消去
動作を行ない、各動作を行なうことで、消去動作時のし
きい値分布を狭くでき、その狭くなった分だけ分布の上
限値を下げることができるため、低電圧でも読出時にも
マージンをもって読出すことができる。

【００６１】図９および図１０はこの発明の他の実施例
の動作を説明するためのフローチャートである。

【００６２】図９に示したステップＳＰ２１〜ＳＰ２５
の消去動作は、図２のステップＳＰ１〜ＳＰ５と同じで
ある。図１０に示したステップＳＰ３１において、すべ
てのカラムアドレスが選択されてすべてのビット線が選
択された後、ステップＳＰ３２でロウアドレスが０に設
定され、ロウアドレス０のワード線が活性化され、ステ
ップＳＰ３３において消去後書込が行なわれる。その
後、ステップＳＰ３４においてロウアドレスが＋１さ
れ、ステップＳＰ３５で最後のロウアドレスか否かが判
別される。最後のロウアドレスでなければステップＳＰ
３３に戻り、ステップＳＰ３３〜ＳＰ３５の動作が繰り
返され、１ワード線ごとに消去後書込が行なわれる。

【００６３】ここで、前述の実施例で説明したように、
消去後書込のワード線電位を所望のしきい値にシフトす
るように電位を設定すれば、その電位を追越してしきい
値がシフトすることはない。ここで、過剰消去ベリファ
イなしで消去後書込を行なうことが主題であり、同時書
込ビット数は任意に設定しても何ら問題を生じることは
ない。

【００６４】上述のごとく消去動作を行ない、各動作を
行なうことで、消去動作時のしきい値分布を狭くでき、
その狭くなった分だけ分布の上限値を下げることができ
るため、低電圧での読出時にもマージンをもって読出す
ことができる。

【００６５】図１１はこの発明の他の実施例を示すブロ
ック図である。この実施例は、図１８に示した従来例と
以下の点において異なっている。すなわち、通常動作の
場合、選択ワード線のレベルは“Ｈ”レベル（電源電
圧）であり、非選択ワード線のレベルは接地レベルとな
るため、選択ワード線に負電圧（“Ｌ”レベル）を印加
する場合には論理反転する必要がある。このために、ワ
ードドライバ５０は、ｎチャネルトランジスタ５１とｐ
チャネルトランジスタ５２とからなるインバータの出力
をローアクティブにするために、ｐチャネルトランジス
タ５３が設けられる。すなわち、ｐチャネルトランジス
タ５３のゲートはインバータの出力に接続され、ドレイ
ンは電源に接続され、ソースはインバータの入力に接続
される。また、前段のＸデコーダ６０は３入力のＮＡＮ
Ｄゲート６１ないし６３によって構成され、それぞれの
入力には、プリデコード出力ＰＲＳ１０〜１３，２０〜
２３，３０〜３７のいずれかが入力される。

【００６６】Ｘプリデコーダ４１は、Ｘアドレス信号を
デコードするためのＡＮＤゲート４０１〜４０４と、Ｃ
ＴＲＬ−／ＥＲＳ信号によってハイアクティブ（ＣＴＲ
Ｌ−／ＥＲＳ＝“Ｈ”レベルのとき）およびローアクテ
ィブ（ＣＴＲＬ−／ＥＲＳ＝“Ｌ”レベルのとき）を切
換えるためのゲート回路４１１−４１４を含む。Ｘプリ
デコーダ４２もＸプリデコーダ４１と同様にして構成さ
れる。Ｘプリデコーダ４３は、ＣＴＲＬ−／ＥＲＳ信号
が“Ｈ”レベルのときハイアクティブになり、ＣＴＲＬ
−／ＥＲＳ信号が“Ｌ”レベルのときローアクティブと
なるように切換える機能が設けられている。

【００６７】さらに、Ｘプリデコーダ４１，４２および
４３とＸデコーダ６０との間にはレベルシフト回路３
３，３４，３５が設けられる。

【００６８】図１２は図１１におけるＸアドレス群とワ
ード線の対応関係を説明するための図である。ここで、
図１２を参照して、Ｘアドレス群とワード線の対応関係
について説明する。この実施例では、Ｘアドレスが７ア
ドレスの場合について考える。７ビットで表現できる２
進数は１２８であるので、ワード線は全部で１２８本あ
る。このそれぞれのワード線にアドレスが割当てられ
る。たとえば、Ａ６〜４，Ａ３〜２がすべて“Ｌ”レベ
ルとすると、Ａ０とＡ１の組合わせは４通りあるので、
４本のワード線を割当てることがきる（図１２に示す矢
印）。また、Ａ２を“Ｈ”レベルに変更したとき、Ａ０
とＡ１の組合わせはやはり４通りであるので、次のワー
ド線４本（ＷＬ４〜７）を割当てることができる。この
ように順次割当てることで１２８本のワード線にアドレ
スを割当てることができる。別の見方をすると、Ａ６〜
４の３ビットによってメモリアレイを８分割しており、
各アドレスでメモリアレイの１／８を選択している。同
様にしてＡ３〜２はＡ６〜４によって選択された１／８
メモリアレイをさらに１／４に分割して、その１つが選
択される。この時点で、全メモリアレイの１／３２が選
択される。同様にして、Ａ１〜０はＡ６〜２によって選
択された１／３２メモリアレイをさらに１／４に分割し
て、その１つを選択することによって１／１２８の選択
を行なっているといえる。

【００６９】上述の説明を踏まえて、前述した“複数ワ
ード線が同時に選択される”について詳細に説明する。
たとえば、Ｘデコーダ６０の３入力のＮＡＮＤゲート６
１〜６３のうち２入力を“Ａ１〜０からプリデコードさ
れる信号”と“Ａ２〜３からプリデコードされる信号”
とし、そのプリデコード信号のすべてが“Ｈ”レベルに
固定される。残る１入力がＡ６〜４からプリデコードさ
れる信号とし、選択するプリデコード信号のみを“Ｌ”
レベルとされ、それ以外の信号が“Ｈ”レベルにされ
る。つまり、プリデコード信号がローアクティブにされ
る。このように信号を設定することによって、メモリア
レイの１／８をローアクティブ（“Ｌ”レベル）で選択
できる。

【００７０】次に、Ａ１〜０，Ａ３〜２のＸプリデコー
ダ４１，４２の動作について説明する。ＣＴＲＬ−／Ｅ
ＲＳ信号が“Ｌ”レベルにされることによって、すべて
のプリデコード信号ＰＲ１０〜１３，ＰＲ２０〜２３が
“Ｈ”レベルにされる。そして、Ｘプリデコーダ４１，
４３は、ＣＴＲＬ−／ＥＲＳ信号で制御されることによ
って、ローアクティブでワード線を選択する。

【００７１】ところで、選択ワード線上のメモリセルの
みを消去するためには、選択ワード線を−１０Ｖ程度に
設定し、非選択ワード線を０Ｖに設定する必要がある。
そこで、ワード線ドライバ５０の従来電源電圧に設定し
ていたノード（ＶＷＬＨ）が０Ｖに設定され、従来接地
電位に設定されていたノード（ＶＷＬＬ）が−１０Ｖに
設定される。さらに、Ｘデコーダ６０の従来電源電圧に
設定されていたノードＶＷＤＨが−７Ｖに設定され、従
来接地電位に設定されていたノードＶＷＤＬが−１０Ｖ
に設定される。もちろん、レベルシフト回路３３の入力
側は３Ｖから０Ｖの電源振幅に設定され、出力側はＸデ
コーダ６０の振幅と同様にして−７Ｖから−１０Ｖの振
幅を持つように設定される。前述したように、レベルシ
フト回路３３の入力側と出力側は容量結合によって接続
されているため、電圧振幅が上述の設定でも問題なく動
作する。このように電位を設定することにより、選択ワ
ード線を−１０Ｖに設定でき、非選択ワード線を０Ｖに
設定できる。

【００７２】さらに、ソース線電圧を５Ｖ程度に従来と
同様の手法で設定することにより、選択ワード線−ソー
ス線間には１５Ｖの高電位差が生まれ、非選択ワード線
−ソース間には５Ｖの電位差しか生まれない。よって、
選択ワード線に接続されているメモリセルのみから電子
が引抜かれる。

【００７３】上述のごとく、この実施例によれば、メモ
リアレイ１９の一部のメモリセルのみを消去できるた
め、消去単位を小さく設定することができる。

【００７４】

【発明の効果】請求項１に係る発明では、メモリセルの
ソース線に正のバイアス電圧を印加し、メモリセルの電
荷保持状態を読出してレベルシフトするようにしたの
で、電源電圧が下がっても安定して読出が行なうことが
でき、消去時のメモリセル分布を狭くすることができ
る。

【００７５】請求項３に係る発明は、消去動作後メモリ
セルが第１の情報電荷量以下になっていることを判断
し、その後メモリセルが第２の情報電荷量以下になって
いることを判断した後、第２の情報電荷量以上に電子を
注入することにより、しきい値の上限を消去ベリファイ
で決め、下限を過剰消去がないしきい値分布の狭い消去
動作を行なうことができる。

【図面の簡単な説明】

【図１】この発明の一実施例の要部を示す図である。

【図２】この発明の一実施例における消去動作を説明す
るためのフローチャートである。

【図３】この発明の一実施例における過剰消去ビットを
検出して消去後書込動作を説明するためのフローチャー
トである。

【図４】メモリセルのしきい値分布を示す図である。

【図５】メモリセルに過剰消去ビットが生じることを説
明するための図である。

【図６】しきい値の上限が消去ベリファイで決められ、
下限が過剰消去のないしきい値分布を狭くする方法を説
明するための図である。

【図７】この発明の一実施例による消去時の各部の電圧
を表に示した図である。

【図８】図１に示したレベルシフト回路の一例を示す回
路図である。

【図９】この発明の他の実施例における消去動作を説明
するためのフローチャートである。

【図１０】この発明の他の実施例における消去後書込の
動作を説明するためのフローチャートである。

【図１１】この発明の他の実施例を示すブロック図であ
る。

【図１２】Ｘアドレス群とワード線の対応関係を説明す
るための図である。

【図１３】従来の不揮発性メモリの一例のフラッシュメ
モリの全体の構成を示すブロック図である。

【図１４】図１３に示したＹゲートとメモリアレイの具
体的な構成を示す図である。

【図１５】図１４のメモリセルを抜出して示した図であ
る。

【図１６】読出電位とプログラム電位と消去電位とを示
す図である。

【図１７】読出電位とプログラム電位と消去電位とを表
に示した図である。

【図１８】ワード線が選択されるまでの経路を説明する
ための図である。

【図１９】書込回路と消去回路とＹゲートとメモリアレ
イの一部を抜出した回路構成を示す図である。

【図２０】Ｙゲートとメモリアレイとセンスアンプを抜
出した回路図である。

【図２１】図２０に示したセンスアンプのノード６０２
と６０３の特性を示す図である。

【図２２】図２０に示したセンスアンプにおけるノード
６０１の書込状態と消去状態の特性を示す図である。

【図２３】書込動作を説明するためのフローチャートで
ある。

【図２４】消去動作を説明するためのフローチャートで
ある。

【図２５】消去ベリファイ時のメモリセルのしきい値電
圧の分布と消去ベリファイ電圧との関係を示す図であ
る。

【符号の説明】

９ Ｙゲート １０ Ｘアドレスバッファ １６ センスアンプ １７ プログラム回路 １９ メモリアレイ ３０，３３ レベルシフト回路 ３１ ソース線回路 ４１〜４３ Ｘプリデコーダ ５０ ワードドライバ ６０ Ｘデコーダ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年３月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】また、図１７において、消去ベリファイ
（ＥＲＳ Ｖｅｒｉｆｙ），書込ベリファイ（ＰＧＭ
Ｖｅｒｉｆｙ）とあるのは、各動作動作中に、十分にし
きい値がシフトしたことを確認するための確認読出であ
る。書込の場合に、ワード線電位を通常の読出電位より
高めに設定し、電流を流しやすくして読出し、消去の場
合ワード線電位を通常の読出電位よりも低めに設定し、
電流を流れにくくして読出される。このような読出を行
なうことにより、通常読出に対して、図１６の消去ベリ
ファイ，プログラムベリファイで示したようにマージン
ができる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】

【課題を解決するための手段】請求項１に係る発明は、
行と列とからなるマトリクス上に配列され、それぞれが
コントロールゲートとフローティングゲートとソースと
ドレインとを含み、フローティングゲートに情報電荷を
保持する複数のメモリセルと、それぞれがメモリセルの
行に対応して設けられ、対応した行のメモリセルのドレ
インに接続される複数のビット線と、それぞれがビット
線に交差する方向であって、メモリセルの行に対応して
設けられ、対応した列のメモリセルのコントロールゲー
トに接続される複数のワード線と、メモリセルのそれぞ
れのソースに接続されるソース線と、フローティングゲ
ートから電子を引抜く消去手段と、フローティングゲー
トに電子を注入する書込手段と、フローティングゲート
の電荷保持状態を読出す第１の読出手段とを備えた不揮
発性半導体記憶装置であって、ソース線に正のバイアス
電圧を印加し、メモリセルの電荷保持状態を読出す第２
の読出手段を備えて構成される。請求項２に係る発明で
は、請求項１の第２の読出手段の読出出力をレベルシフ
トするレベルシフト手段を備えて構成される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】請求項３に係る発明では、請求項２のレベ
ルシフト手段は、第１の電源電圧と第１の接地電位で動
作する第１の論理回路と、第２の電源電圧と第２の接地
電位で動作する第２の論理回路と、第１の論理回路の出
力端子と第２の論理回路の入力端子とを接続する容量素
子を含む。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】請求項４に係る発明では、請求項１の容量
素子に対して整流素子が並列接続される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正内容】

【００３５】請求項５に係る発明は、行と列とからなる
マトリクス上に配列され、それぞれがコントロールゲー
トとフローティングゲートとソースとドレインとを含
み、フローティングゲートに情報電荷を保持する複数の
メモリセルと、それぞれがメモリセルの行に対応して設
けられ、対応した行のメモリセルのドレインに接続され
る複数のビット線と、それぞれがビット線に交差する方
向であって、メモリセルの行に対応して設けられ、対応
した列のメモリセルのコントロールゲートに接続される
複数のワード線と、メモリセルのそれぞれのソースに接
続されるソース線と、フローティングゲートから電子を
引抜く消去手段と、フローティングゲートに電子を注入
する第１の書込手段と、フローティングゲートの電荷保
持状態を読出す読出手段とを備えた不揮発性半導体記憶
装置であって、ソース線に正のバイアス電圧を印加し、
メモリセルに書込む第２の書込手段とを備えて構成され
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】請求項６に係る発明は、行と列とからなる
マトリクス上に配列され、それぞれがコントロールゲー
トとフローティングゲートとソースとドレインとを含
み、フローティングゲートに情報電荷を保持する複数の
メモリセルと、それぞれがメモリセルの行に対応して設
けられ、対応した行のメモリセルのドレインに接続され
る複数のビット線と、それぞれがビット線に交差する方
向であって、メモリセルの行に対応して設けられ、対応
した列のメモリセルのコントロールゲートに接続される
複数のワード線と、メモリセルのそれぞれのソースに接
続されるソース線と、フローティングゲートに電子を注
入する書込手段と、アドレス信号をプリデコードするプ
リデコード手段と、プリデコード信号によって任意のワ
ード線を選択するデコード手段と、フローティングゲー
トの電荷保持状態を読出す読出手段とを備えた不揮発性
半導体記憶装置であって、プリデコード信号の論理を反
転する論理反転手段と、プリデコード信号をアドレス信
号にかかわらず活性化する活性化手段とを備えて構成さ
れる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】請求項７に係る発明は、請求項５の発明に
加えて、さらにソース線に第１の電位を与えるソース電
位供給手段と、デコード手段の出力に応じて第１の電位
に比べて相対的に低い第２の電位を選択ワード線に与
え、非選択ワード線に第３の電位を与えるワード線駆動
手段を含む。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】請求項８に係る発明は、複数のメモリセル
と複数のビット線と複数のワード線とソース線と消去手
段と第１の書込手段と第１の読出手段と第２の読出手段
と第２の書込手段とを備えた不揮発性半導体記憶装置に
おいて、消去動作後に、第２の読出手段によって第１の
情報電荷量以下になっていることを判断する第１のステ
ップと、第１のステップの後第２の読出手段によって第
２の情報電荷量以下になっていることを判断する第２の
ステップと、第２のステップの後、第２の書込手段によ
って第２の情報電荷量以上に電子を注入する第３のステ
ップを含む。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正内容】

【００３９】請求項９に係る発明では、複数のメモリセ
ルと複数のビット線と複数のワード線とソース線と消去
手段と第１の書込手段と第１の読出手段と第２の書込手
段とを備えた不揮発性半導体記憶装置において、消去動
作後に、第１の読出手段によって第１の情報電荷量以下
になっていることを判断する第１のステップと、第１の
ステップの後、第２の書込手段によって第２の情報電荷
量以上に電子を注入するステップを含む。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】

【作用】請求項１に係る発明では、ソース線に正のバイ
アス電圧を印加することによって、仮想的に過剰消去ビ
ットをマスクし、また検出できる。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】請求項５に係る発明は、ソース線に正のバ
イアス電圧を印加してメモリセルに書込むことにより、
過剰消去ビットを救済し、消去時のメモリセル分布を狭
くできる。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】請求項６に係る発明は、プリデコード信号
の論理を反転し、プリデコード信号をアドレス信号にか
かわらず活性化させることにより、メモリアレイの一部
のみを消去できるようにし、消去単位を小さく設定す
る。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】請求項８に係る発明は、消去動作後メモリ
セルが第１の情報電荷量以下になっていることを判断し
た後メモリセルが第２の情報電荷量以下になっているこ
とを判断すると、メモリセルに第２の情報電荷量以上に
電子を注入することにより、消去オペレーション時のし
きい値分布を狭くでき、その狭くなった分だけ分布の上
限値を避けることができ、低電圧での読出時にもマージ
ンをもって読出すことができる。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】請求項９に係る発明は、消去動作後に、メ
モリセルが第２の情報電荷量以下になっていることを判
断すると、メモリセルに第２の情報電荷量以上に電子を
注入する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三原 雅章 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 河井 伸治 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 大川 実 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 行と列とからなるマトリクス上に配列さ
   れ、それぞれはコントロールゲートとフローティングゲ
   ートとソースおよびドレインとを含み、前記フローティ
   ングゲートに情報電荷を保持する複数のメモリセルと、 それぞれが前記メモリセルの行に対応して設けられ、対
   応した行のメモリセルのドレインに接続される複数のビ
   ット線と、 それぞれがビット線に交差する方向であって、前記メモ
   リセルの行に対応して設けられ、対応した列のメモリセ
   ルのコントロールゲートに接続される複数のワード線
   と、 前記メモリセルのそれぞれのソースに接続されるソース
   線と、 前記フローティングゲートから電子を引抜く消去手段
   と、 前記フローティングゲートに電子を注入する書込手段
   と、 前記フローティングゲートの電荷保持状態を読出す第１
   の読出手段とを備えた不揮発性半導体記憶装置であっ
   て、 前記ソース線に正のバイアス電圧を印加し、前記メモリ
   セルの電荷保持状態を読出す第２の読出手段と、 前記読出手段の読出出力をレベルシフトするレベルシフ
   ト手段を備えた、不揮発性半導体記憶装置。
2. 【請求項２】 前記レベルシフト手段は、 第１の電源電圧と第１の接地電位で動作する第１の論理
   回路と、 前記第１の電源電圧とは異なる第２の電源電圧と、前記
   第１の接地電位とは異なる第２の接地電位で動作する第
   ２の論理回路と、 前記第１の論理回路の出力端子と前記第２の論理回路の
   入力端子との間を接続する容量素子を含む、請求項１の
   不揮発性半導体記憶装置。
3. 【請求項３】 さらに、前記容量素子に対して並列接続
   される整流素子を含む、請求項２の不揮発性半導体記憶
   装置。
4. 【請求項４】 行と列とからなるマトリクス上に配列さ
   れ、それぞれがコントロールゲートとフローティングゲ
   ートとソースとドレインとを含み、前記フローティング
   ゲートに情報電荷を保持する複数のメモリセルと、 それぞれがメモリセルの行に対応して設けられ、対応し
   た行のメモリセルのドレインに接続される複数のビット
   線と、 それぞれがビット線に交差する方向であって、前記メモ
   リセルの行に対応して設けられ、対応した列のメモリセ
   ルのコントロールゲートに接続される複数のワード線
   と、 前記メモリセルのそれぞれのソースに接続されるソース
   線と、 前記フローティングゲートから電子を引抜く消去手段
   と、 前記フローティングゲートに電子を注入する第１の書込
   手段と、 前記フローティングゲートの電荷保持状態を読出す読出
   手段とを含む不揮発性半導体記憶装置であって、 前記ソース線に正のバイアス電圧を印加し、前記メモリ
   セルに書込む第２の書込手段を備えた、不揮発性半導体
   記憶装置。
5. 【請求項５】 行と列とからなるマトリクス上に配列さ
   れ、それぞれがコントロールゲートとフローティングゲ
   ートとソースとドレインとを含み、前記フローティング
   ゲートに情報電荷を保持する複数のメモリセルと、 それぞれがメモリセルの行に対応して設けられ、対応し
   た行のメモリセルのドレインに接続される複数のビット
   線と、 それぞれがビット線に交差する方向であって、前記メモ
   リセルの行に対応して設けられ、対応した列のメモリセ
   ルのコントロールゲートに接続される複数のワード線
   と、 前記メモリセルのそれぞれのソースに接続されるソース
   線と、 前記フローティングゲートに電子を注入する書込手段
   と、 アドレス信号をプリデコードするプリデコード手段と、 前記プリデコード手段によってプリデコードされた信号
   によって任意のワード線を選択するデコード手段と、 前記フローティングゲートの電荷保持状態を読出す読出
   手段とを有する不揮発性半導体記憶装置であって、 前記プリデコード手段の出力信号の論理を反転するため
   の論理反転手段と、 前記プリデコード手段の出力信号をアドレス信号にかか
   わらず活性化するための活性化手段とを備えた、不揮発
   性半導体記憶装置。
6. 【請求項６】 さらに、前記ソース線に第１の電位を与
   えるソース電位供給手段と、 前記デコード手段の出力に応じて、前記第１の電位に比
   べて相対的に低い第２の電位を選択ワード線に与え、非
   選択ワード線に第３の電位を与えるワード線駆動手段を
   含み、 前記第１の電位と第２の電位の電位差は前記メモリセル
   のフローティングゲートから電子を引抜くのに十分であ
   りかつ前記第１の電位と前記第３の電位の電位差は前記
   メモリセルのフローティングゲートから電子を引抜くの
   に不十分であるような電圧条件で選ばれることを特徴と
   する、不揮発性半導体記憶装置。
7. 【請求項７】 行と列とからなるマトリクス上に配列さ
   れ、それぞれがコントロールゲートとフローティングゲ
   ートとソースとドレインとを含み、前記フローティング
   ゲートに情報電荷を保持する複数のメモリセルと、 それぞれが前記メモリセルの行に対応して設けられ、対
   応した行のメモリセルのドレインに接続される複数のビ
   ット線とそれぞれが前記ビット線に交差する方向であっ
   て、前記メモリセルの行に対応して設けられ、対応した
   列のメモリセルのコントロールゲートに接続される複数
   のワード線と、 前記メモリセルのそれぞれのソースに接続されるソース
   線と、 前記フローティングゲートから電子を引抜く消去手段
   と、 前記フローティングゲートに電子を注入する第１の書込
   手段と、 前記フローティングゲートの電荷保持状態を読出す第１
   の読出手段と前記ソース線に正のバイアス電圧を印加
   し、前記メモリセルの電荷保持状態を読出す第２の読出
   手段と、 前記ソース線に正のバイアス電圧を印加し、前記メモリ
   セルに情報を書込む第２の書込手段を備えた不揮発性半
   導体記憶装置において、 消去動作後に、前記第２の読出手段によって第１の情報
   電荷量以下になっていることを判断する第１のステップ
   と、 前記第１のステップの後、前記第２の読出手段によって
   第２の情報電荷量以下になっていることを判断する第２
   のステップと、 前記第２のステップの後、前記第２の書込手段によって
   第２の情報電荷量以上に電子を注入する第３のステップ
   を含む、不揮発性半導体記憶装置の記憶データの消去方
   法。
8. 【請求項８】 行と列とからなるマトリクス上に配列さ
   れ、それぞれがコントロールゲートとフローティングゲ
   ートとソースとドレインとを含み、前記フローティング
   ゲートに情報電荷を保持する複数のメモリセルと、 それぞれが前記メモリセルの行に対応して設けられ、対
   応した行のメモリセルのドレインに接続される複数のビ
   ット線と、 それぞれが前記ビット線に交差する方向であって、前記
   メモリセルの行に対応して設けられ、対応した列のメモ
   リセルのコントロールゲートに接続される複数のワード
   線と、 前記メモリセルのそれぞれのソースに接続されるソース
   線と、 前記フローティングゲートから電子を引抜く消去手段
   と、 前記フローティングゲートに電子を注入する第１の書込
   手段と、 前記フローティングゲートの電荷保持状態を読出す第１
   の読出手段と、 前記ソース線に正のバイアス電圧を印加し、前記メモリ
   セルに書込む第２の書込手段とを備えた不揮発性半導体
   記憶装置において、 消去動作後に、前記第２の読出手段によって第２の情報
   電荷量以下になっていることを判断する第１のステップ
   と、 前記第１のステップの後、前記第２の書込手段によって
   第２の情報電荷量以上に電子を注入する第２のステップ
   を含む、不揮発性半導体記憶装置の記憶データの消去方
   法。