JPH04341237A - 記録・再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、記録・再生装置、特
にホルター心電図法に好適な記録・再生装置に関する。

【０００２】

【従来の技術】心電波形を採取し、解析する方法として
、ホルター心電図法がある。ホルター心電図法は、ポー
タブルレコーダ（テープレコーダ）を用い２４時間以上
の長時間にわたって日常生活に於ける心電波形を記録し
、得られた心電波形を解析する方法である。

【０００３】図３には従来の心電波形の解析システムの
一例が示されている。図３の構成に於いて、心電波形の
信号がデジタル化されて磁気テープに記録されている超
小型のテープカセット５１を再生処理装置５２に装填す
る。再生処理装置５２にて磁気テープから再生された心
電波形の信号は、信号処理回路５３に供給される。

【０００４】信号処理回路５３では、図示せぬもコント
ローラ及びメモリが設けられている。この信号処理回路
５３では、コントローラ及びメモリ等を用いて、再生さ
れチャンネルコーデイングされている信号から原デジタ
ル信号を復調した後、この原デジタル信号に対して、フ
イルタリング、エラー訂正、デインターリーブ等の信号
処理が施される。

【０００５】これによって、本来の心電波形のデータが
再生される。この心電波形のデータがシリアルデータと
して、インターフエース回路５４を介して、或いは直接
にホストコンピュータ５５に供給される。ホストコンピ
ュータ５５では、心電波形の信号に基づいて、所定の解
析がなされる。上述の再生処理装置５２、信号処理回路
５３、インターフエース回路５４等は再生処理系５６を
構成している。

【０００６】

【発明が解決しようとする課題】上述した従来の技術で
は、ホストコンピュータ５５の自由度、効率は、データ
を再生し供給する再生処理系５６の能力に制約されてし
まうという問題点があった。このため、上述の再生処理
系５６を用いている場合には、ホストコンピュータ５５
本来の能力を十分に活かすことができないという問題点
があった。

【０００７】例えば、上述の従来技術では、再生処理装
置５２で再生されているテープカセット５１の単位で、
且つ、再生処理装置５２に装填された順序でしかホスト
コンピュータ５５側でのデータ処理が行えないものであ
った。また、場合によっては、再生処理系５６を複雑に
コントロールしなければならないものであった。この結
果、ホストコンピュータ５５のスループットが上がらな
いという問題点があった。

【０００８】従って、この発明の目的は、ホストコンピ
ュータ本来の能力を十分に活かし得る記録・再生装置を
提供することにある。

【０００９】

【課題を解決するための手段】この発明にかかる記録・
再生装置では、第１のＣＰＵと、該第１のＣＰＵによっ
て制御される第１の信号処理系と、第２のＣＰＵと、該
第２のＣＰＵによって制御される第２の信号処理系と、
第１及び第２の信号処理系の間に配されている記憶手段
とからなり、任意に設定される第１の期間では、第１の
ＣＰＵの制御によって、第１の心電波形のデータを記憶
手段に書き込み、第２のＣＰＵの制御によって、第２の
信号処理系の記憶媒体から読出された第２の心電波形の
データを上記記憶手段に書き込み、第１の期間に続く第
２の期間では、第１のＣＰＵの制御によって、第２の心
電波形のデータを記憶手段から読出し、第２のＣＰＵの
制御によって、記憶手段から読出された第１の心電波形
のデータを第２の信号処理系の記憶媒体に書込むように
したした構成としている。

【００１０】

【作用】第１のＣＰＵによって制御される第１の信号処
理系と、第２のＣＰＵによって制御される第２の信号処
理系とは、記憶手段を介して接続されている。

【００１１】例えば、任意に設定される第１の期間では
、再生された第１の心電波形のデータが第１のＣＰＵの
制御によって記憶手段に転送される。また、第２の信号
処理系の記憶媒体に予め蓄積されている第２の心電波形
のデータが第２のＣＰＵの制御によって読出されると共
に、記憶手段に転送される。

【００１２】上述の第１及び第２のＣＰＵによって制御
される第１及び第２の心電波形のデータの転送は並行し
て行われる。

【００１３】次いで、第１のＣＰＵの制御によって第１
の心電波形のデータが記憶手段に書込まれ、第２のＣＰ
Ｕの制御によって第２の心電波形のデータが記憶手段に
書き込まれる。

【００１４】上述の第１及び第２の心電波形のデータの
記憶手段に対する書込みのアクセスが略々同時に発生し
た場合には、第１及び第２の心電波形のデータの何れか
一方が先に書込まれ、残る他方が後に書込まれる。

【００１５】上述の第１の期間に続く第２の期間では、
第１のＣＰＵの制御によって第２の心電波形のデータが
記憶手段から読出され、第２のＣＰＵの制御によって第
１の心電波形のデータが記憶手段から読出される。

【００１６】上述の第１及び第２の心電波形のデータの
記憶手段に対する読出しのアクセスが略々同時に発生し
た場合には、第１及び第２の心電波形のデータの何れか
一方が先に読出され、残る他方が後に読出される。

【００１７】次いで、第１のＣＰＵの制御によって、記
憶手段から読出された第２の心電波形のデータがホスト
コンピュータに転送され、また、第２のＣＰＵの制御に
よって、記憶手段から読出された第１の心電波形のデー
タが第２の信号処理系の記憶媒体に転送され、記憶され
る。

【００１８】上述の第１及び第２のＣＰＵによって制御
されるデータの転送は、並行して行われる。

【００１９】

【実施例】以下、この発明の一実施例について図１及び
図２を参照して説明する。図１に示される記録・再生装
置１は、システム全体の制御権を有するＣＰＵ〔以下、
マスタＣＰＵと称する〕６によって制御される第１信号
処理系２と、マスタＣＰＵ６の動作に対応して或いはマ
スタＣＰＵ６の制御に基づいて動作するＣＰＵ〔以下、
スレーブＣＰＵと称する〕７によって制御される第２信
号処理系３と、メモリ部４とから主に構成されている。

【００２０】この記録・再生装置１は、マスタＣＰＵ６
とスレーブＣＰＵ７からなるツインＣＰＵシステムとさ
れており、このマスタＣＰＵ６とスレーブＣＰＵ７は非
同期で動作する。

【００２１】マスタＣＰＵ６はシステム全体の制御権を
有しており、マスタＣＰＵ６は、自身のステータス情報
をバッファメモリ１７のコントロールエリアに書込む。 このステータス情報とは、ＣＰＵ或いはシステム全体が
、どのような制御状態にあるかを示すものである。例と
して、スレーブＣＰＵ７へのコマンド、バッファメモリ
１２、１３、１７、２０、調停回路３２に対する書込み
・読出しの指示、エラー訂正、インターフエース回路２
２からの信号等がある。

【００２２】スレーブＣＰＵ７は、バッファメモリ１７
のコントロールエリアに書込まれたステータス情報を読
出して自身の動作を決定する。また、スレーブＣＰＵ７
も、自身のステータス情報をバッファメモリ１７のコン
トロールエリアに書込むことができる。これによって、
スレーブＣＰＵ７の状態をマスタＣＰＵ６に知らせるこ
とが可能となる。この動作を、サイクル的に行うことに
よって、データの転送制御が可能となる。

【００２３】メモリ部４は、記憶手段としてのバッファ
メモリ１７と、マスタＣＰＵ６及びスレーブＣＰＵ７か
らのバッファメモリ１７に対するアクセスを調停する調
停回路〔後述〕とから主に構成されている。

【００２４】バッファメモリ１７は、記憶手段としての
機能の他に第１信号処理系２と第２信号処理系３を接続
するインターフエースとしての機能をも有する。即ち、
このバッファメモリ１７は、心電波形のデータを記録す
るデータエリアと、マスタＣＰＵ６及びスレーブＣＰＵ
７のステータス情報を記録するコントロールエリアとを
有する構成とされている。従って、上述のマスタＣＰＵ
６とスレーブＣＰＵ７がコントロールエリアを介して相
互にステータス情報を交換することで、データ転送を初
めとしてシステム全体の制御がなされる。

【００２５】第１信号処理系２は、マスタＣＰＵ６によ
って制御されるもので、第１信号処理系２は端子８を介
して供給される心電波形のデータを、メモリ部４を介し
て第２信号処理系３へ供給し、或いは、心電波形のデー
タを、後述するインターフエース回路を介して直接ホス
トコンピュータ９へ供給するものである。

【００２６】第１信号処理系２では、端子８を介して供
給される心電波形のデータが、ＦＩＦＯメモリ１１を介
してバッファメモリ１２に供給されると共に、バッファ
メモリ１３に供給される。心電波形のデータは、マスタ
ＣＰＵ６の制御によって、バッファメモリ１２及び／ま
たはバッファメモリ１３に書込まれる。

【００２７】マスタＣＰＵ６の制御によって、バッファ
メモリ１２或いはバッファメモリ１３から読出されたデ
ータは、例えば、１６ビットのバス幅のデータバスを備
えてなるバス１５を介してメモリ部４のバッファメモリ
１７に供給され、或いは出力側のバッファメモリ２０に
供給される。尚、バス１５は、アドレスバス、データバ
ス、コントロールバス等から構成される。

【００２８】バッファメモリ１２或いはバッファメモリ
１３から読出されたデータの転送先は、第２信号処理系
３のバス２６に設けられているデイップスイッチ３８の
電源ＯＮ時に於ける設定状態によって規定される。

【００２９】即ち、電源ＯＮ時に、スレーブＣＰＵ７は
、デイップスイッチ３８の内容を読取ると共に、この内
容をバッファメモリ１７のコントロールエリアに書き込
む。マスタＣＰＵ６は、このデイップスイッチ３８の内
容を読取って判断しデータの転送先を決定する。

【００３０】その後は、ホストコンピュータ９、マスタ
ＣＰＵ６の都合によって、データの転送先を変更するこ
とも可能である。この場合には、マスタＣＰＵ６が、デ
ータの新たな転送先をバッファメモリ１７のコントロー
ルエリアに書き込む。スレーブＣＰＵ７は、この書き込
まれた内容を読取って判断し、これに対応する処理を行
う。以下にその一例を説明する。

【００３１】電源ＯＮ時には、端子８を介して供給され
るデータを直接、ホストコンピュータ９に供給するよう
に指定されている場合、上述のデータはバッファメモリ
２０、インターフエース回路２２を介してホストコンピ
ュータ９に供給される。

【００３２】次いで、任意の時点に於いて、ホストコン
ピュータ９側から、第２信号処理系３のハードデイスク
装置２５ａ〜２５ｎにて保持されているデータをホスト
コンピュータ９に供給するように制御された場合には、
マスタＣＰＵ６がその旨をバッファメモリ１７のコント
ロールエリアに書込む。

【００３３】スレーブＣＰＵ７は、バッファメモリ１７
のコントロールエリアから書込まれた内容を読出す。ス
レーブＣＰＵ７は、アドレスコントローラ２７及びハー
ドデイスク装置２５ａ〜２５ｎを制御して、ハードデイ
スク装置２５ａ〜２５ｎから必要なデータを読出すと共
に、該データを、バス３０、インターフエース回路２９
、バッファメモリ２８、バス２６を介して、バッファメ
モリ１７に書込む。バス２６は、アドレスバス、データ
バス、コントロールバス等から構成される。

【００３４】この後、マスタＣＰＵ６の制御によって、
バッファメモリ１７から上述のデータが読出され、バッ
ファメモリ２０、インターフエース回路２２を介して、
ホストコンピュータ９に供給される。上述のインターフ
エース回路２２としては、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏ
ｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）が
用いられている。

【００３５】アドレスコントローラ２１は、マスタＣＰ
Ｕ６によって制御されるもので、上述のバッファメモリ
２０に対する書込み／読出しの制御を行うと共に、バッ
ファメモリ２０に対して書込みアドレス／読出しアドレ
ス等を供給する。また、このアドレスコントローラ２１
は、インターフエース回路２２をも制御するもので、バ
ッファメモリ２０から読出されたデータを、インターフ
エース回路２２、伝送路２３を介してホストコンピュー
タ９に供給するものである。

【００３６】一方、第２信号処理系３は、スレーブＣＰ
Ｕ７によって制御されるもので、この第２信号処理系３
はハードデイスク装置２５ａ〜２５ｎからバッファメモ
リ１７へハードデイスク装置２５ａ〜２５ｎに格納され
ている以前の心電波形のデータを供給し、或いは、バッ
ファメモリ１７から新しい心電波形のデータを読出して
上述のハードデイスク装置２５ａ〜２５ｎに格納するも
のである。

【００３７】アドレスコントローラ２７は、スレーブＣ
ＰＵ７によって制御される。このアドレスコントローラ
２７では、上述のバッファメモリ２８に対する書込み／
読出しの制御を行うと共に、バッファメモリ２８に対し
て書込みアドレス／読出しアドレス等を供給する。

【００３８】アドレスコントローラ２７は、インターフ
エース回路２９をも制御するものである。このアドレス
コントローラ２７の制御によって、ハードデイスク装置
２５ａ〜２５ｎから読出されたデータを、バス３０、イ
ンターフエース回路２９、バッファメモリ２８を介して
バッファメモリ１７に供給する。

【００３９】また、このアドレスコントローラ２７の制
御によって、バッファメモリ１７から読出されたデータ
をバッファメモリ２８に書込むと共に、書込まれている
データをバッファメモリ２８から読出してハードデイス
ク装置２５ａ〜２５ｎに供給して記録する。上述のイン
ターフエース回路２９としては、ＳＣＳＩ（Ｓｍａｌｌ
　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃ
ｅ）が用いられている。

【００４０】ところで、上述のバッファメモリ１７は、
デュアルポートメモリのため、第１及び第２信号処理系
２、３からアクセスされる。このため、第１或いは第２
信号処理系２、３からのアクセスに対する調停が必要に
なる。

【００４１】第１或いは第２信号処理系２、３の双方が
同時にアクセスした時、或いは第１或いは第２信号処理
系２、３の何れか一方がアクセスしている時に他方がア
クセスした時は、アクセスを受け付けないようにしなけ
ればならない。このため、メモリ部４には、バッファメ
モリ１７の第１或いは第２信号処理系２、３からのアク
セスに対する調停を行うための調停回路３２が設けられ
ている。

【００４２】調停回路３２には、マスタＣＰＵ６からチ
ップセレクト信号（ＣＳ＊）１、リード／ライト信号Ｒ
／（Ｗ＊）１〔以下、この明細書では負論理を記号（＊
）にて表すものとする〕が供給されると、マスタＣＰＵ
６からアクセスされていることを示す信号（ＢＵＳＹ＊
）１が形成され出力される。また、スレーブＣＰＵ７か
らチップセレクト信号（ＣＳ＊）２、リード／ライト信
号Ｒ／（Ｗ＊）２が供給されると、スレーブＣＰＵ７か
らアクセスされていることを示す信号（ＢＵＳＹ＊）２
が形成され出力される。。

【００４３】上述の信号（ＢＵＳＹ＊）１、（ＢＵＳＹ
＊）２は、マスタＣＰＵ６或いはスレーブＣＰＵ７の内
、早くアクセスした方のＣＰＵに応じて形成され、出力
される。

【００４４】上述の信号（ＢＵＳＹ＊）２は、ＯＲゲー
ト３５の一方の端子に供給され、また、マスタＣＰＵ６
から出力されるチップセレクト信号（ＣＳ＊）１が、Ｏ
Ｒゲート３５の他方の端子に供給される。

【００４５】このＯＲゲート３５に供給される信号（Ｂ
ＵＳＹ＊）２及びチップセレクト信号（ＣＳ＊）１が共
にローレベルである時、このＯＲゲート３５にてローレ
ベルのホールト信号ＳＨＡ＊が形成され、マスタＣＰＵ
６のホールト端子に、上述のホールト信号ＳＨＡ＊が供
給される。 尚、このホールト信号ＳＨＡ＊を供給する端子としては
、ホールト端子に代えて、ウエイト端子としてもよい。

【００４６】上述の信号（ＢＵＳＹ＊）１は、ＯＲゲー
ト３６の一方の端子に供給され、また、スレーブＣＰＵ
７から出力されるチップセレクト信号（ＣＳ＊）２が、
ＯＲゲート３６の他方の端子に供給される。

【００４７】このＯＲゲート３６に供給される信号（Ｂ
ＵＳＹ＊）１及びチップセレクト信号（ＣＳ＊）２が共
にローレベルである時、このＯＲゲート３６にてローレ
ベルのホールト信号ＳＨＡ＊が形成され、スレーブＣＰ
Ｕ７のホールト端子に、上述のホールト信号ＳＨＡ＊が
供給される。尚、このホールト信号ＳＨＡ＊を供給する
端子としては、ホールト端子に代えて、ウエイト端子と
してもよい。

【００４８】ホールト端子或いはウエイト端子に供給さ
れるホールト信号ＳＨＡ＊に基づいて、マスタＣＰＵ６
は制御動作を停止すると共に、バス１５をハイインピー
ダンスにする。スレーブＣＰＵ７の場合も同様である。

【００４９】次いで、図１及び図２を参照し作用につい
て説明する。図２に於いて、上側の実線Ｌ１はマスタＣ
ＰＵ６の動作状態を表し下側の実線Ｌ２はスレーブＣＰ
Ｕ７の動作状態を表し、また、Ｔ１は第１の期間、Ｔ２
は第２の期間を夫々表している。そして、ｔ０〜ｔ４は
夫々、時点を表している。

【００５０】以下の説明では、第１信号処理系２のバッ
ファメモリ１７に対するデータの書込み・読出しのアク
セスが、第２信号処理系３のバッファメモリ１７に対す
るデータの書込み・読出しのアクセスよりも先に行われ
る例について説明されている。

【００５１】また、この作用に於ける説明では、端子８
を介して供給されるデータを、一旦、第２信号処理系３
のハードデイスク装置２５ａ〜２５ｎに格納すると共に
、ハードデイスク装置２５ａ〜２５ｎに既に格納されて
いる以前のデータを第１信号処理系２を介してホストコ
ンピュータ９に供給する状態について説明する。

【００５２】（１）第１の期間Ｔ１の時点ｔ０〜ｔ１に
於ける動作についての説明 （１−１）第１信号処理系２に於ける動作についての説
明 時点ｔ０に於いて、マスタＣＰＵ６は、自身のステータ
ス情報をバッファメモリ１７のコントロールエリアに書
込む。この場合のステータス情報としては、第１信号処
理系２から新たな心電波形のデータ〔以下、この明細書
中では、新データと称する〕を第２信号処理系３に供給
すると共に、第２信号処理系３にて保持されている以前
の心電波形のデータ〔以下、この明細書中では、前デー
タと称する〕を第１信号処理系２に供給する内容とされ
る。

【００５３】また、これと共に、マスタＣＰＵ６の制御
によって、端子８を介して供給されるデータを、ＦＩＦ
Ｏメモリ１１を介し、バッファメモリ１２に転送し書込
む。このデータ転送は時点ｔ０〜ｔ１の間、継続して行
われる。

【００５４】（１−２）第２信号処理系３に於ける動作
についての説明 スレーブＣＰＵ７は、バッファメモリ１７のコントロー
ルエリアに書込まれたステータス情報を読出し、これに
基づいて、動作を決定する。即ち、スレーブＣＰＵ７で
は、ハードデイスク装置２５ａ〜２５ｎから前データを
読出すべくアドレスコントローラ２７を制御する。これ
と共に、スレーブＣＰＵ７では、前データを読出すべく
アドレスコントローラ２７を制御している内容のステー
タス情報をバッファメモリ１７のコントロールエリアに
書込み、スレーブＣＰＵ７の状態をマスタＣＰＵ６に知
らせる。

【００５５】スレーブＣＰＵ７は、ハードデイスク装置
２５ａ〜２５ｎを制御して、該ハードデイスク装置２５
ａ〜２５ｎに既に格納されている前データを読出し、バ
ス３０、インターフエース回路２９を介してバッファメ
モリ２８に転送し書込む。このデータ転送は時点ｔ０〜
ｔ１の間、継続して行われる。

【００５６】図２に示される時点ｔ０〜ｔ１の間、マス
タＣＰＵ６、スレーブＣＰＵ７の制御によって新データ
及び前データの転送が並行して行われる。

【００５７】（２）第１の期間Ｔ１の時点ｔ１〜ｔ２に
於ける動作についての説明 時点ｔ１〜ｔ２では、マスタＣＰＵ６、スレーブＣＰＵ
７からバッファメモリ１７に対し新データ、前データの
転送・書込みがなされる。この一実施例に於いて、バッ
ファメモリ１７に対する書き込みの順序は、マスタＣＰ
Ｕ６の制御によって新データの書込みがなされた後に、
スレーブＣＰＵ７の制御によって前データの書込みがな
されるものとしている。

【００５８】マスタＣＰＵ６は、自身のステータス情報
を、バッファメモリ１７のコントロールエリアに書込む
。この場合のステータス情報としては、第１信号処理系
２から供給される新データ及び、第２信号処理系３から
供給される前データをバッファメモリ１７に書込む内容
とされる。

【００５９】また、これと共に、マスタＣＰＵ６の制御
によって、バッファメモリ１２に格納されている新デー
タを読出して、バッファメモリ１７に転送し書込む。こ
の過程をＡＣＴ１１　として示す。

【００６０】スレーブＣＰＵ７は、バッファメモリ１７
のコントロールエリアに書込まれたステータス情報を読
出し、これに基づいて、動作を決定する。即ち、スレー
ブＣＰＵ７では、バッファメモリ２８に格納されている
前データを読出して、バッファメモリ１７に転送し書込
む。この過程をＡＣＴ２１　として示す。

【００６１】前述したように、バッファメモリ１７に対
する新データ、前データの書込みの順序は調停回路３２
によって決定される。図２の例では、マスタＣＰＵ６の
制御によって供給される新データが先にバッファメモリ
１７に書込まれ、スレーブＣＰＵ７の制御によって供給
される前データが後からバッファメモリ１７に書込まれ
るものとされている。

【００６２】マスタＣＰＵ６から調停回路３２に対し、
チップセレクト信号（ＣＳ＊）１、リード／ライト信号
Ｒ／（Ｗ＊）１が供給される。その後に、スレーブＣＰ
Ｕ７から調停回路３２に対し、チップセレクト信号（Ｃ
Ｓ＊）２、リード／ライト信号Ｒ／（Ｗ＊）２が供給さ
れる。

【００６３】図２の例では、マスタＣＰＵ６が、スレー
ブＣＰＵ７よりも早く調停回路３２に対してチップセレ
クト信号（ＣＳ＊）１、リード／ライト信号Ｒ／（Ｗ＊
）１を供給しているので、信号（ＢＵＳＹ＊）１が形成
される。この信号（ＢＵＳＹ＊）１に基づいて、ＯＲゲ
ート３６からはホールト信号ＳＨＡ＊が、スレーブＣＰ
Ｕ７のホールト端子に供給され、スレーブＣＰＵ７を待
機状態とする。

【００６４】このようにして、図２中、ＡＣＴ１１　で
示されるように、新データが先にバッファメモリ１７の
データエリアに書き込まれる。新データのバッファメモ
リ１７に対する書込みが終了すると、次いで、マスタＣ
ＰＵ６が待機状態とされ、図２中、ＡＣＴ２１　で示さ
れるように、前データが、バッファメモリ１７のデータ
エリアに書込まれる。

【００６５】（３）第２の期間Ｔ２の時点ｔ２〜ｔ３に
於ける動作についての説明 時点ｔ２〜ｔ３では、マスタＣＰＵ６、スレーブＣＰＵ
７の制御によって、バッファメモリ１７に格納されてい
る新データ、前データの読出しがなされる。このバッフ
ァメモリ１７からの読出しの順序は、書込み時と同様、
マスタＣＰＵ６の制御によって前データの読出しがなさ
れた後に、スレーブＣＰＵ７の制御によって新データの
読出しがなされるものとしている。

【００６６】マスタＣＰＵ６は、自身のステータス情報
を、バッファメモリ１７のコントロールエリアに書込む
。この場合のステータス情報としては第１信号処理系２
側はバッファメモリ１７に格納されている前データを読
出すと共に、第２信号処理系３側はバッファメモリ１７
に格納されている新データを読出す内容とされる。

【００６７】スレーブＣＰＵ７は、バッファメモリ１７
のコントロールエリアに書込まれたステータス情報を読
出し、これに基づいて、動作を決定する。

【００６８】時点ｔ２〜ｔ３の間、バッファメモリ１７
のデータエリアからのデータの読出しがなされる。この
読出しの順序は、上述のデータの書込み時と同様に調停
回路３２によって、決定される。そして、決定された順
序、図２の例では、前データ、新データの順序で、バッ
ファメモリ１７からデータが読出される。

【００６９】第１信号処理系２では、マスタＣＰＵ６の
制御によってバッファメモリ１７から読出した前データ
を、アドレスコントローラ２１の制御によってバッファ
メモリ２０に書込む。この読出しから書込みに至る過程
を、図２中、ＡＣＴ２１　として示す。また、第２信号
処理系３では、スレーブＣＰＵ７の制御によってバッフ
ァメモリ１７から読出した新データを、アドレスコント
ローラ２９の制御によってバッファメモリ２８に書込む
。この読出しから書込みに至る過程を、図２中、ＡＣＴ
２２　として示す。

【００７０】（４）第２の期間Ｔ２の時点ｔ３〜ｔ４に
於ける動作についての説明 （４−１）第１信号処理系２に於ける動作についての説
明 時点ｔ３に於いて、マスタＣＰＵ６は、自身のステータ
ス情報をバッファメモリ１７のコントロールエリアに書
込む。この場合のステータス情報としては、第２信号処
理系２では保持している前データをバッファメモリ２０
から読みだしてホストコンピュータ９に供給すると共に
、第２信号処理系３では保持している新データをバッフ
ァメモリ２８から読出してハードデイスク装置２５ａ〜
２５ｎに格納する内容とされる。

【００７１】また、これと共に、マスタＣＰＵ６は、バ
ッファメモリ２０から読出される前データをホストコン
ピュータ９に供給するために、アドレスコントローラ２
１を用いてバッファメモリ２０、インターフエース回路
２２を制御させる。

【００７２】バッファメモリ２０から読出された前デー
タは、インターフエース回路２２、伝送路２３を介して
ホストコンピュータ９に供給される。

【００７３】（３−２）第２信号処理系３に於ける動作
についての説明 スレーブＣＰＵ７は、バッファメモリ１７のコントロー
ルエリアに書込まれたステータス情報を読出し、これに
基づいて、動作を決定する。即ち、スレーブＣＰＵ７で
は、アドレスコントローラ２７に対して、ハードデイス
ク装置２５ａ〜２５ｎに新データを格納するために、バ
ッファメモリ２８、インターフエース回路２９を制御さ
せる。

【００７４】これと共に、スレーブＣＰＵ７では、新デ
ータを格納すべくハードデイスク装置２５ａ〜２５ｎの
制御を表すステータス情報を、バッファメモリ１７のコ
ントロールエリアに書込こみ、スレーブＣＰＵ７の状態
をマスタＣＰＵ６に知らせる。

【００７５】スレーブＣＰＵ７の制御によって、バッフ
ァメモリ２８から読出された新データは、バス２６、イ
ンターフエース回路２９、更にバス３０を介してハード
デイスク装置２５ａ〜２５ｎに供給され格納される。

【００７６】図２に示される時点ｔ３〜ｔ４の間、マス
タＣＰＵ６、スレーブＣＰＵ７の制御によって、新デー
タ及び前データの転送が並行して行われる。

【００７７】この一実施例では、まず、第１の期間Ｔ１
の時点ｔ０〜ｔ１に於いて、第１信号処理系２でなされ
る新データのバッファメモリ１２に対する転送と、第２
信号処理系３でなされる前データのバッファメモリ２８
に対する転送を並行して行い、次いで、第２の期間Ｔ２
の時点ｔ３〜ｔ４に於いて、第１信号処理系２でなされ
る前データのホストコンピュータ９への供給と、第２信
号処理系３でなされる新データのハードデイスク装置２
５ａ〜２５ｎへの供給及び格納を並行して行なっている
ので、単位処理時間を短縮でき、これによって、ホスト
コンピュータ９の自由度、効率を制約することなく、ホ
ストコンピュータ９の能力を十分に活かすことができ、
この結果、ホストコンピュータ９のスループットを上げ
ることができる。

【００７８】

【発明の効果】この発明にかかる記録・再生装置によれ
ば、第１の期間に於いて、第１のＣＰＵの制御によって
なされる第１の心電波形のデータの記憶手段への転送、
書込みと、第２のＣＰＵの制御によってなされる第２の
心電波形のデータの記憶手段への転送、書込みとが略々
並行して行われ、次いで、第１の期間に続く第２の期間
に於いて、第１のＣＰＵの制御によってなされる記憶手
段からの第２の心電波形のデータの読出し転送と、第２
のＣＰＵの制御によってなされる記憶手段からの第１の
心電波形のデータの読出し転送が並行して行われるので
、単位処理時間を短縮できてホストコンピュータのスル
ープットを上げることができるという効果があり、これ
によって、ホストコンピュータの自由度、効率を制約す
ることなく、ホストコンピュータ本来の能力を十分に活
かすことができるという効果がある。

【００７９】即ち、ホストコンピュータ側では、新たに
供給される心電波形のデータ或いは、第２信号処理系の
記録媒体に格納されている心電波形のいずれであっても
必要に応じて処理でき、この結果、単位処理時間を短縮
でき、ホストコンピュータのスループットを上げること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す記録・再生装置のブ
ロック図である。

【図２】記録・再生装置の動作状態を示す説明図である
。

【図３】従来例を示すブロック図である。

【符号の説明】

２　　第１信号処理系 ３　　第２信号処理系 ４　　メモリ部 ６　　マスタＣＰＵ ７　　スレーブＣＰＵ ９　　ホストコンピュータ １２、１７、２０、２８　　バッファメモリ２２、２９
　　インターフエース回路 ２５ａ〜２５ｎ　　ハードデイスク装置３２　　調停回
路 Ｔ１、Ｔ２　　期間

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のＣＰＵと、該第１のＣＰＵによ
   って制御される第１の信号処理系と、第２のＣＰＵと、
   該第２のＣＰＵによって制御される第２の信号処理系と
   、上記第１及び第２の信号処理系の間に配されている記
   憶手段とからなり、任意に設定される第１の期間では、
   上記第１のＣＰＵの制御によって、第１の心電波形のデ
   ータを上記記憶手段に書き込み、上記第２のＣＰＵの制
   御によって、上記第２の信号処理系の記憶媒体から読出
   された第２の心電波形のデータを上記記憶手段に書き込
   み、上記第１の期間に続く第２の期間では、上記第１の
   ＣＰＵの制御によって、第２の心電波形のデータを上記
   記憶手段から読出し、上記第２のＣＰＵの制御によって
   、上記記憶手段から読出された第１の心電波形のデータ
   を上記第２の信号処理系の記憶媒体に書込むようにした
   ことを特徴とする記録・再生装置。