JP2011146075A - メモリモジュール、メモリシステム、及び情報機器 - Google Patents

メモリモジュール、メモリシステム、及び情報機器 Download PDF

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Abstract

【課題】高速読み出し、書き込みが可能な大記憶容量のＲＯＭとＲＡＭを含むメモリシステムを提供する。
【解決手段】不揮発性メモリ（ＣＨＩＰ１）、ＤＲＡＭ（ＣＨＩＰ３）、制御回路（ＣＨＩＰ２）、情報処理装置（ＣＨＩＰ４）を含むメモリシステムを構成する。予めＦＬＡＳＨのデータをＳＲＡＭおよびＤＲＡＭへ転送させて高速化を図る。不揮発性メモリ（ＦＬＡＳＨ）とＤＲＡＭ（ＣＨＩＰ３）間のデータ転送は、バックグランドで行えるようにする。これら複数のチップからなるメモリシステムを、各チップが相互に積層して配置され、ボールグリッドアレイ（ＢＧＡ）やチップ間のボンディングによって配線されたメモリシステム・モジュールとして構成する。Ｆｌａｓｈのデータをコピーできる領域をＤＲＡＭに確保し、電源投入直後あるいはロード命令により、予めＤＲＡＭへデータを転送しておくことで、ＤＲＡＭと同程度の速度でＦＬＡＳＨのデータを読み出すことができるため、携帯機器の高性能化、高機能化が図れる。
【選択図】図１

Description

本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリシステムおよびメモリシステムの制御方法に関する。
従来、フラッシュメモリ（３２Ｍ ｂｉｔ容量）とスタティックランダムアクセスメモリ（ＳＲＡＭ（４Ｍ ｂｉｔ容量））とがスタックチップでＦＢＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージに一体封止された複合型半導体メモリがある。フラッシュメモリとＳＲＡＭとは、ＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子が共通化されている。但し各々の制御端子はそれぞれ独立とされている（例えば、“複合メモリ（スタックドＣＳＰ）フラッシュメモリ＋ＲＡＭデータシート”、形名ＬＲＳ１３８０、［ｏｎｌｉｎｅ］、平成１３年１２月１０日、シャー株式会社、［平成１４年８月２１日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｈａｒｐ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｄｅｖｉｃｅ／ｆｌａｓｈ／ｃｍｌｉｓｔ．ｈｔｍｌ＞参照。）。
また、フラッシュメモリチップとＤＲＡＭチップとがリードフレーム型パッケージに一体封止された複合型半導体メモリもある。この複合型半導体メモリはフラッシュメモリとＤＲＡＭとはパッケージの入出力電極に対してアドレス入力端子、データ入出力端子、及び制御端子が共通化されて入出力される（例えば、特開平０５−２９９６１６号公報の図１及び図１７、欧州特許出願公開第０５６６３０６号明細書参照。）。
また、主記憶装置として扱われるフラッシュメモリとキャッシュメモリとコントローラとＣＰＵから構成されるシステムもある（例えば、特開平０７−１４６８２０号公報の図１参照。）。
また、フラッシュメモリとＤＲＡＭと転送制御回路からなる半導体メモリもある（例えば、特開２００１−５７２３号公報の図２参照。）。
特開平０５−２９９６１６号公報 欧州特許出願公開第０５６６３０６号明細書 特開２００１−５７２３号公報
本願発明者等は、本願に先立って携帯電話及びそれに使用されるフラッシュメモリとＳＲＡＭとが１パッケージに実装されたメモリモジュールとその動作について検討を行った。
図３２に示すように現在、携帯電話には情報処理装置ＰＲＣとメモリモジュールＭＣＭが使用されている。
情報処理装置ＰＲＣは中央演算装置ＣＰＵとＳＲＡＭコントローラから構成される。メモリモジュールＭＣＭはＮＯＲ型フラッシュメモリＮＯＲ ＦＬＡＳＨとＳＲＡＭから構成される。情報処理装置ＰＲＣはＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）でメモリモジュールＭＣＭにアクセスを行い、データの読み出しおよび書き込みを行う。
電源投入後、情報処理装置ＰＲＣは、ＮＯＲ型フラッシュメモリＮＯＲ ＦＬＡＳＨに格納されているブートデータを読み出し、自らを立ち上げる。その後、情報処理装置ＰＲＣはＮＯＲ型フラッシュメモリＮＯＲ ＦＬＡＳＨより必要に応じてアプリケーションプログラムを読みだし、中央演算装置ＣＰＵで実行する。ＳＲＡＭはワークメモリとして機能し、中央演算装置ＣＰＵでの演算結果などが保存される。
近年、携帯電話が取り扱うアプリケーション、データ、ワークエリアは携帯電話に付加される機能（音楽やゲーム等配信等）が増えるにつれて大きくなり、より大きな記憶容量のフラッシュメモリやＳＲＡＭが必要と予想される。さらに最近の携帯電話は高機能化が目覚しく、高速かつ大容量メモリのニーズが高まっている。
現在、携帯電話に用いられているＮＯＲ型フラッシュメモリは、ＮＯＲ構成と呼ばれるメモリアレイ方式を用いたＮＯＲ型フラッシュメモリである。ＮＯＲ型は、メモリセルアレイの寄生抵抗を小さく抑えたアレイ構成であり、並列接続したメモリセル２個につき１個の割合でメタルビット線コンタクトを設けることで低抵抗化を図っている。このため、読み出し時間は約８０ｎｓとＳＲＡＭの読み出し時間とほぼ同等にすることができる。しかし、その反面、セル２個につき１個のコンタクトを設ける必要があるため、コンタクト部のチップ面積に占める割合が高く、１ビットのメモリセル当たりの面積が大きくなり、大容量化には対応仕切れないという課題がある。
また、代表的な大容量フラッシュメモリには、メモリアレイにＡＮＤ構成を用いているＡＮＤ型フラッシュメモリとＮＡＮＤ構成を用いているＮＡＮＤ型フラッシュメモリがある。これらのフラッシュメモリは、１６〜１２８個のセルに対し１個のビット線コンタクトを設けるため、高密度のメモリアレイを実現できる。したがって、１ビットのメモリセル当たりの面積をＮＯＲ型フラッシュメモリより小さくでき、大容量化に対応できる。しかし、その反面、最初のデータを出力するまでの読み出し時間が、約２５μｓから５０μｓと遅く、ＳＲＡＭとの整合性が取れないことが判明した。
そこで本発明の目的の一つは、記憶容量が大きくかつ高速読み出し、書き込みが可能なＲＯＭとＲＡＭを含むメモリシステムを提供することである。
本発明の代表的な手段を示せば以下の通りである。情報処理装置と、フラッシュメモリと、ＳＲＡＭと、複数のメモリバンクから構成されたＤＲＡＭを一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。
この際に、情報処理装置からのフラッシュメモリ内のデータの読み出し要求に対する読み出し時間を高速化するため、ＳＲＡＭとＤＲＡＭおよびフラッシュメモリにメモリコントローラを接続し、メモリコントローラによりフラッシュメモリからＳＲＡＭへあるいはＳＲＡＭからフラッシュメモリへデータ転送を行い、また、フラッシュメモリからＤＲＡＭへ、あるいはＤＲＡＭからフラッシュメモリへのデータ転送を行う。電源投入後及び転送命令が生じた際にはＳＲＡＭおよびＤＲＡＭへフラッシュメモリのデータの少なくとも一部をメモリコントローラにより転送する制御を行うとよい。
また、前記メモリコントトローラでフラッシュメモリとＤＲＡＭ間のデータ転送を行っている間でも、前記情報処置装置よりＤＲＡＭへ読出し及び書きこみのアクセスを受付け、高速にデータの読出し及び書きこみが行われるように制御しても良い。前記半導体装置内部でフラッシュメモリとＤＲＡＭ間のデータ転送はバックグランドで行えるようにすると良い。
さらに、前記メモリコントローラは、電源投入後のフラッシュメモリからＤＲＡＭへのデータ転送の際にＤＲＡＭのリフレッシュ制御もおこなう。フラッシュメモリからＤＲＡＭへのデータ転送の際には、ＤＲＡＭに対してオート・リフレッシュを行い、データ転送が終了したら、セルフリフレッシュ状態にし、その後、半導体装置外からのセルフリフレッシュ解除命令でセルフリフレッシュ状態を解除するように制御すると良い。また前記情報処理装置からのオート・リフレッシュによって、前記メモリコントローラによるオート・リフレッシュを中止するように制御しても良い。
以上説明したように本発明によって得られる効果は以下の通りである。
第１に、電源投入時にブートプログラムをＦＬＡＳＨからＳＲＡＭへ自動転送することで、携帯機器は、ＳＲＡＭのブートプログアムを読み出し、すばやくが立ちあがることができる。
第２に、電源投入時に必要なプログラムをＦＬＡＳＨからＤＲＡＭへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
第３に、本発明に係るメモリシステムを適用したメモリモジュールではＦＬＡＳＨの一部のデータ、あるいは全データをコピーできる領域をＤＲＡＭ内に確保し、あらかじめＦＬＡＳＨからＤＲＡＭへデータを転送しておくことで、ＤＲＡＭと同等の速度でＦＬＡＳＨのデータ読み出しや書きこみができる。
第４に、本メモリモジュールの内部で、ＦＡＬＳＨからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
第５に、本メモリモジュールでは大容量のＤＲＡＭを用いるため、ＦＬＡＳＨのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
第６に、本メモリモジュール内部でのロード命令やストア命令によるＦＬＡＳＨ−ＤＲＡＭ間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からＤＲＡＭへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
第７に、メモリモジュール内部でオートリフレッシュは、電源投入後のＦＬＡＳＨからＤＲＡＭへの初期プログラムの転送開始からメモリモジュールの外部から、オートリフレッシュ命令が入力されるまで行うことによって、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
また、電源投入後のＦＬＡＳＨからＤＲＡＭへの初期プログラムの転送が終了した後に、ＤＲＡＭをセルフリフレッシュ状態にすることで、メモリモジュール外部よりセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でＤＲＡＭのデータを保持することができる。
第８に、一般的なインターフェースであるＳＲＡＭインターフェースを通じてブートデータや自動転送領域指定データをＦＬＡＳＨの初期プログラム領域へ書き込み、電源投入直後のブート方法やデータ転送領域を変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。
第９に、複数の半導体チップを一つの封止体に実装することによって実装面積の小さなシステムメモリ・モジュールを提供できる。
本発明を適用したメモリシステムの構成図。 本発明を適用したメモリシステムのアドレスマップの一例を示す説明図。 本発明を適用したメモリシステムの電源投入時の動作の一例を示す図。 本発明を適用したメモリシステムの電源投入時のＤＲＡＭの初期設定の一例を示す図。 本発明を適用したメモリモジュールの電源投入時のＤＲＡＭの初期設定の一例を示す図。 本発明を適用したメモリシステムの電源投入時のＦＬＡＳＨからＳＲＡＭへのデータ転送動作の流れを示す図。 本発明を適用したメモリシステムの電源投入時のＦＬＡＳＨからＤＲＡＭへのデータ転送動作の流れを示す図。 本発明のメモリシステムのＦＬＡＳＨからＤＲＡＭへのデータ転送動作の流れを示すフローチャート。 本発明のメモリモシステムのＤＲＡＭからＦＬＡＳＨへのデータ転送動作の流れを示すフローチャート。 本発明のメモリモシステムのＦＬＡＳＨからＳＲＡＭへのデータ転送動作の流れを示すフローチャート。 本発明のメモリモシステムのＳＲＡＭからＦＬＡＳＨへのデータ転送動作の流れを示すフローチャート。 図１で示されるＦＬＡＳＨの一構成例を示すブロック図。 図１で示されるＦＬＡＳＨからのデータ読み出しの一例を示すタイミングチャート。 本発明を適用したメモリシステムの構成図。 図１４で示されるＦＬＡＳＨの一構成例を示すブロック図。 図１４で示されるＦＬＡＳＨからのデータ読み出しの一例を示すタイミングチャート。 本発明を適用したメモリシステムの構成図。 本発明を適用したメモリシステムの構成図。 図１８で示されるＦＬＡＳＨの一構成例を示すブロック図。 図１８で示されるＦＬＡＳＨからのデータ読み出しの一例を示すタイミングチャート図。 本発明を適用したメモリシステムの構成図。 本発明を適用したメモリシステムの構成図。 図２３は本発明を適用したメモリシステムのアドレスマップの一例を示す説明図。 本発明を適用したメモリシステムの構成図。 本発明によるメモリシステムの実装形態の一例を示す図。 本発明によるメモリシステムの実装形態の一例を示す図。 本発明によるメモリシステムの実装形態の一例を示す図。 本発明によるメモリシステムの実装形態の変形例を示す図。 本発明によるメモリシステムの実装形態の一例を示す図。 本発明によるメモリシステムを利用した携帯電話の構成例を示すブロック図。 本発明によるメモリシステムを利用した携帯電話の構成例を示すブロック図。 携帯電話に利用されている従来のメモリ構成例を示すブロック図である。
以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
＜実施の形態例１＞
図１は本発明を適用した第１の実施の形態例である情報処理装置ＣＨＩＰ４（ＭＳ）とメモリモジュールＭＭとから構成されるメモリシステムを示したものである。以下におのおのについて説明する。
メモリモジュールＭＭはＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）とＣＨＩＰ３（ＤＲＡＭ）とから構成される。
ＣＨＩＰ１（ＦＬＡＳＨ）は不揮発性メモリである。不揮発性メモリにはＲＯＭ（リードオンリーメモリ）、ＥＥＰＲＯＭ（エレクトリカリイレーサブルアンドプログラマブルＲＯＭ）、フラッシュメモリ等を用いることができる。本実施の形態例ではフラッシュメモリを例に説明する。
特に限定しないが、ＣＨＩＰ１（ＦＬＡＳＨ）として用いられる典型的な不揮発性メモリは、ＮＡＮＤインターフェースを（ＮＡＮＤ ＩＦ）装備している大容量フラッシュメモリであり、約１２８Ｍｂｉｔの大きな記憶容量をもち、読み出し時間（読み出し要求からデータが出力されるまでの時間）は約２５μｓから１００μｓと比較的遅い。
ＣＨＩＰ３（ＤＲＡＭ）はダイナミックランダムアクセスメモリで内部構成やインターフェースの違いから、ＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕｔ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）等様々な種類がある。メモリモジュールＭＭにはいずれのＤＲＡＭでも用いることができる。本実施の形態例ではＳＤＲＡＭを例に説明する。
特に限定しないが、ＣＨＩＰ３（ＤＲＡＭ）として用いられる典型的なＳＤＲＡＭは約２５６Ｍｂｉｔの大きな記憶容量をもち、読み出し時間は約３５ｎｓから５５ｎｓ程度である。ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）は、ＣＨＩＰ１（ＦＬＡＳＨ）とＳＲＡＭおよびＣＨＩＰ３（ＤＲＡＭ）とのデータ転送を制御する制御回路である。
ＳＲＡＭはスタティックランダムアクセスメモリで内部構成やインターフェースの違いから非同期型スタティックランダムアクセスメモリ、クロック同期型スタティックランダムアクセスメモリなど様々な種類がある。メモリモジュールＭＭにはいずれのスタティックランダムアクセスメモリでも用いることができるが、本実施の形態例では非同期型スタティックランダムアクセスメモリを例に説明する。特に限定しないが、本実施の形態例で用いられるＳＲＡＭの記憶容量は約６４ｋｂｉｔで、読み出し時間は約８０ｎｓである。
ＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）間のデータ転送はＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）で行われ、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）とＣＨＩＰ３（ＤＲＡＭ）とのデータ転送はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）で行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される。ＳＲＡＭコントローラはＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）でＳＲＡＭへアクセスを行い、データの読み書きを行う。ＤＲＡＭコントローラはＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）を介してＣＨＩＰ３（ＤＲＡＭ）へアクセスを行いデータの読み書きを行う。
ＣＨＩＰ１（ＦＬＡＳＨ）は、特に限定しないが、初期プログラム領域、メインデータ領域に分かれている。初期プログラム領域内には、電源投入直後に、情報処理装置ＣＨＩＰ４（ＭＳ）を立ち上げるためのブートデータとＳＤＲＡＭへ転送するメインデータ領域内のデータ範囲を示す自動転送領域指定データとリフレッシュ制御選択データが格納されている。
ＣＨＩＰ３（ＤＲＡＭ）は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はＦＬＡＳＨからのデータをコピーするためのメモリとして利用される。
ＳＲＡＭは、特に制限はないが、ブート領域とバッファ領域とに分かれており、ブート領域は、情報処理装置ＣＨＩＰ４（ＭＳ）を立ち上げるためのブートデータの格納用として、バッファ領域はＣＨＩＰ１（ＦＬＡＳＨ）とＳＲＡＭ間のデータ転送を行うためのバッファメモリとして利用される。
ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）は、メモリマネージメント回路ＭＵ、コマンド・アドレス発生回路ＣＭＡＤ、アクセス調停回路ＡＲＢ、初期化回路ＩＮＴ、リフレッシュ制御回路ＲＥＦ、データバッファＢＵＦ、ＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）からアクセスできるコントロールレジスタＳＲＥＧおよびＳＤＲＡＭインターフェースからアクセスできるコントロールレジスタＤＲＥＧ、フラッシュ制御回路ＦＣＯＮ、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰから構成される。
ＣＨＩＰ１（ＦＬＡＳＨ）のアドレスとＣＨＩＰ３（ＤＲＡＭ）のコピー領域、ＳＲＡＭのブート領域およびバッファ領域のアドレスとの対応付けは、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）のメモリマネージメント回路ＭＵによって決めることができる。例えば、一般的にＣＨＩＰ３（ＤＲＡＭ）は４つのメモリバンク（バンク０〜３）から構成されており、特に限定はしないが、メモリマネージメント回路でＣＨＩＰ３（ＤＲＡＭ）のコピー領域をバンク０及びバンク１に割り当て、ワーク領域はバンク２及びバンク３に割り当てることも可能である。
以下に本メモリシステムの動作を説明する。
情報処理装置ＣＨＩＰ４（ＭＳ）、ＣＨＩＰ３（ＤＲＡＭ）、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）およびＣＨＩＰ１（ＦＬＡＳＨ）へ電源投入を行うと、フラッシュ制御回路ＦＣＯＮは、ＣＨＩＰ１（ＦＬＡＳＨ）の初期プログラム領域のデータを読み出し、エラー検出訂正回路ＥＣＣにて、エラーがあるかどうかをチェックする。エラーがなければ、直接ＳＲＡＭへ転送し、エラーがあれば訂正を行い、ＳＲＡＭへ転送する。 このように、電源投入直後にブートデータをＣＨＩＰ１（ＦＬＡＳＨ）からＳＲＡＭに自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）はこのブートデータを読み出し、すばやく自らを立ち上げることができる。
情報処理装置ＣＨＩＰ４（ＭＳ）が立ち上げを行っている間に、初期化回路ＩＮＴはＣＨＩＰ３（ＤＲＡＭ）の初期化シーケンスを行う。フラッシュ制御回路ＦＣＯＮは自動転送領域指定データをＳＲＡＭより読み出し、このデータに示されている範囲のＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域のデータを順に読み出し、エラー検出訂正回路ＥＣＣにてエラーがあるかどうかをチェックする。エラーがなければ、直接データバッファＢＵＦへ転送し、エラーがあれば訂正を行い、データバッファＢＵＦへ転送する。コマンド・アドレス発生回路ＣＭＡＤはデータバッファＢＵＦに保持されているデータを順にＣＨＩＰ３（ＤＲＡＭ）へ転送する。データ転送が開始されると、リフレッシュ制御回路ＲＥＦはＣＨＩＰ３（ＤＲＡＭ）のデータを保持するためにコマンド・アドレス発生回路ＣＭＡＤを介してＣＨＩＰ３（ＤＲＡＭ）へオートリフレッシュコマンドを発行する。データ転送が終了した時点でアクセス調停回路は、コントロールレジスタＤＲＥＧに対してデータ転送の完了を示す転送完了フラグを書き込む。
情報処理装置ＣＨＩＰ４（ＭＳ）はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でコントロールレジスタＤＲＥＧへアクセスを行い、コントロールレジスタＤＲＥＧ内の転送完了フラグを読み出すことによって、電源投入直後のデータ転送が完了したことを知ることができる。
ＣＨＩＰ３（ＤＲＡＭ）は、定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つため、リフレッシュ制御回路ＲＥＦは、電源投入時のＣＨＩＰ１（ＦＬＡＳＨ）からＣＨＩＰ３（ＤＲＡＭ）へのデータ転送が開始されると、ＣＨＩＰ３（ＤＲＡＭ）に対してオートリフレッシュ動作を行う。さらに、データ転送が完了した後、リフレッシュ制御選択データをＳＲＡＭより読み出す。リフレッシュ制御選択データがＨｉｇｈの場合は、情報処理装置ＣＨＩＰ４（ＭＳ）からＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）へオートリフレッシュ命令あるいはセルフリフレッシュ命令が入力すると、リフレッシュ制御回路ＲＥＦはオートリフレッシュ動作を中止し、リフレッシュ動作によるデータ保持は情報処理装置ＣＨＩＰ４（ＭＳ）からの制御に移る。
また、リフレッシュ制御選択データがＬｏｗの場合は、データ転送が完了した後、リフレッシュ制御回路はＣＨＩＰ３（ＤＲＡＭ）に対してセルフリフレッシュ動作を行いＣＨＩＰ３（ＲＡＭ）のデータを保持する。セルフリフレッシュ状態では、通常のオートリフレッシュ動作より低電力でデータを保持することができる。リフレッシュ制御回路ＲＥＦによるセルフリフレッシュ状態は、情報処理装置ＣＨＩＰ４（ＭＳ）から、セルフリフレッシュ解除命令が入力されると、セルフリフレッシュ状態は解除され、それと同時に、リフレッシュ動作によるデータ保持は情報処理装置ＣＨＩＰ４（ＭＳ）からの制御に移る。
このように、電源投入直後にブートデータをＣＨＩＰ１（ＦＬＡＳＨ）からＳＲＡＭに自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）は、このブートデータを読み出し、すばやく自らを立ち上げることができる。さらに、情報処理装置ＣＨＩＰ４（ＭＳ）が立ち上げを行っている間に、ＣＨＩＰ１（ＦＬＡＳＨ）のデータをＣＨＩＰ３（ＤＲＡＭ）へ自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）が立ちあがった時点で、すぐにメモリモジュールＭＭへアクセスすることができるため高性能化が図れる。
電源投入時の動作シーケンスが終了した後のＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ３（ＤＲＡＭ）間のデータ転送は、情報処理装置ＣＨＩＰ４（ＭＳ）がコントロールレジスタＤＲＥＧへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域のデータをＣＨＩＰ３（ＤＲＡＭ）のコピー領域に転送でき、ストア命令によりＣＨＩＰ３（ＤＲＡＭ）のコピー領域のデータをＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域へ転送できる。
情報処理装置ＣＨＩＰ４（ＭＳ）がＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）からコントロールレジスタＤＲＥＧへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、ＣＨＩＰ１（ＦＬＡＳＨ）のデータの内、ロード開始アドレスから転送サイズ分までのデータがＣＨＩＰ３（ＤＲＡＭ）のコピー領域へ転送される。最初に、フラッシュ制御回路ＦＣＯＮは、ＣＨＩＰ１（ＦＬＡＳＨ）に対して順に読み出し動作を行う。ＣＨＩＰ１（ＦＬＡＳＨ）から読み出されたデータに誤りが無ければ、直接、データを転送データバッファＢＵＦへ転送し、誤りがあれば、エラー検出訂正回路ＥＣＣで訂正し、転送データバッファＢＵＦへ転送する。コマンド・アドレス発生回路ＣＭＡＤはデータバッファＢＵＦに保持されているデータを順にＣＨＩＰ３（ＤＲＡＭ）へ転送する。
情報処理装置ＣＨＩＰ４（ＭＳ）がＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）からコントロールレジスタＤＲＥＧへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、ＣＨＩＰ３（ＤＲＡＭ）のコピー領域のうちストア開始アドレスから転送サイズ分までのデータがＣＨＩＰ１（ＦＬＡＳＨ）へ転送される。
最初に、コマンド・アドレス発生回路ＣＭＡＤは、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、読み出し命令とアドレスをＣＨＩＰ３（ＤＲＡＭ）へ発行し、データを読み出す。
ＣＨＩＰ３（ＤＲＡＭ）から読み出されたデータは、データバッファＢＵＦへ転送される。フラッシュ制御回路ＦＣＯＮは、データバッファＢＵＦへ転送されたデータを読出し、ＣＨＩＰ１（ＦＬＡＳＨ）に対して書き込みを行う。
代替処理回路ＲＥＰは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、ＣＨＩＰ１（ＦＬＡＳＨ）にあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。
なお、図１ではエラー検出訂正回路ＥＣＣと代替処理回路ＲＥＰは、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）に設けたが、もちろんＣＨＩＰ１（ＦＬＡＳＨ）に設けて、ＦＬＡＳＨ側でエラー訂正を行って、そのデータを制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）を介してＣＨＩＰ３（ＤＲＡＭ）側に転送し、また、ＣＨＩＰ３（ＤＲＡＭ）側からＣＨＩＰ１（ＦＬＡＳＨ）側へ転送するデータをＣＨＩＰ１（ＦＬＡＳＨ）側で代替処理を行い、書き込む構成としても良い。
電源投入時の動作シーケンスが終了した後のＣＨＩＰ１（ＦＬＡＳＨ）とＳＲＡＭ間のデータ転送は、情報処理装置ＣＨＩＰ４（ＭＳ）がコントロールレジスタＳＲＥＧへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりＣＨＩＰ１（ＦＬＡＳＨ）のデータをＳＲＡＭのバッファの領域に転送でき、ストア命令によりＳＲＡＭのバッファ領域のデータをＣＨＩＰ１（ＦＬＡＳＨ）のへ転送できる。
情報処理装置ＣＨＩＰ４（ＭＳ）がＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）からコントロールレジスタＳＲＥＧへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、ＣＨＩＰ１（ＦＬＡＳＨ）のロード開始アドレスから転送データサイズ分のデータが読み出され、ＳＲＡＭのバッファ領域へ転送される。
最初に、フラッシュ制御回路ＦＣＯＮは、ＣＨＩＰ１（ＦＬＡＳＨ）に対して順に読み出し動作を行う。ＣＨＩＰ１（ＦＬＡＳＨ）から読み出されたデータに誤りが無ければ、直接、データをＳＲＡＭのバッファ領域へ転送し、誤りがあれば、エラー検出訂正回路ＥＣＣで訂正し、ＳＲＡＭのバッファ領域へ転送する。
ロード命令によるＣＨＩＰ１（ＦＬＡＳＨ）とＳＲＡＭ間のデータ転送と同様に、情報処理装置ＣＨＩＰ４（ＭＳ）がＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）からコントロールレジスタＳＲＥＧへストア命令コードとストア開始アドレスと転送データサイズを書き込むと、ＳＲＡＭのバッファ領域のストア開始アドレスから転送データサイズ分のデータが、ＣＨＩＰ１（ＦＬＡＳＨ）へ書きこまれる。
最初にフラッシュ制御回路ＦＣＯＮは、ＳＤＲＡＭのバッファ領域のデータを読出し、ＣＨＩＰ１（ＦＬＡＳＨ）に対して書き込みを行う。
代替処理回路ＲＥＰは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、ＣＨＩＰ１（ＦＬＡＳＨ）にあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。
このように、ＳＲＡＭ ＩＦでＳＲＡＭのバッファ領域を介してブートデータや自動転送領域指定データをＦＬＡＳＨの初期プログラム領域へ書き込み、電源投入直後のブート方法やデータ転送領域を変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。
情報処理装置ＣＨＩＰ４（ＭＳ）がＣＨＩＰ３（ＤＲＡＭ）のコピー領域へアクセスする場合は、ＳＤＲＡＭインターフェースによりＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）に対して、ＣＨＩＰ３（ＤＲＡＭ）のコピー領域を選択するアドレスと読み出し命令や書き込み命令を入力する。その後ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）は入力されたの命令やアドレスに従って、ＣＨＩＰ３（ＤＲＡＭ）のコピー領域からデータの読み出しや書きこみを行う。
このように、ＣＨＩＰ３（ＤＲＡＭ）のコピー領域にＣＨＩＰ１（ＦＬＡＳＨ）のデータは保持されているため、ＣＨＩＰ３（ＤＲＡＭ）へアクセスし、データの読みだしおよび書き込みを行うことによってＣＨＩＰ１（ＦＬＡＳＨ）のデータの読み出し及び書きこみ時間はＤＲＡＭと同等となる。ＣＨＩＰ３（ＤＲＡＭ）のワーク領域からの読み出しや書き込みも、コピー領域へのアクセスと同じ手続きで行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）がＳＲＡＭへアクセスする場合は、ＳＤＲＡＭインターフェースによりＳＲＡＭに対して、アドレスと読み出し命令や書き込み命令を入力する。その後、ＳＲＡＭは、これらの命令やアドレスに従って、データの読み出しや書きこみを行う。
これによって、情報処理装置ＣＨＩＰ４（ＭＳ）は電源投入直後に、ＣＨＩＰ１（ＦＬＡＳＨ）からＳＲＡＭへ転送し、保持されているブートデータを読み出し、すばやく自らの立ち上げを行うことができる。さらに、情報処理装置ＣＨＩＰ４（ＭＳ）はＳＲＡＭのバッファ領域を介してＣＨＩＰ１（ＦＬＡＳＨ）へプログラムの変更をしたり、また、プログラムの内容を読み出し、確認することができるため、携帯機器の要求に合わせて柔軟に対応することができる。
メモリマネージメント回路ＭＵで、ＣＨＩＰ３（ＤＲＡＭ）のコピー領域をバンク０及びバンク１に割り当て、ワーク領域はバンク２及びバンク３に割り当てたとする。ロード命令やストア命令によるＣＨＩＰ３（ＤＲＡＭ）のバンク０アクセスが生じている時、情報処理装置ＣＨＩＰ４（ＭＳ）のＳＤＲＡＭインターフェースからＣＨＩＰ３（ＤＲＡＭ）のバンク３へのアクセスが生じた場合、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）は、ロード命令やストア命令によるＣＨＩＰ３（ＤＲＡＭ）へのアクセスを一時、停止し、情報処理装置ＣＨＩＰ４（ＭＳ）からのアクセスを優先させる。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
このように、ロード命令やストア命令によるＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ３（ＤＲＡＭ）との間のデータ転送中であっても、これらのデータ転送を意識することなく、情報処理装置ＣＨＩＰ４（ＭＳ）からＣＨＩＰ３（ＤＲＡＭ）へアクセスでき、携帯機器の高性能化、高機能化に対応できる。
云いかえれば、ロード命令やストア命令によるＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ３（ＤＲＡＭ）との間のデータ転送をバックグランドで実行でき、必要なデータを必要な時間までに前もってＣＨＩＰ３（ＤＲＡＭ）へ転送したり、ＣＨＩＰ１（ＦＬＡＳＨ）へ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
以上説明した様に、本発明によるメモリモジュールではＳＲＡＭインターフェースおよびＳＤＲＡＭインターフェース方式を踏襲し、電源投入直後にＣＨＩＰ１（ＦＬＡＳＨ）内のブートデータをＳＲＡＭに自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）はこのブートデータですばやく自らを立ち上げることができる。さらに、情報処理装置ＣＨＩＰ４（ＭＳ）が立ち上げを行っている間に、ＣＨＩＰ１（ＦＬＡＳＨ）のデータをＣＨＩＰ３（ＤＲＡＭ）へ自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）が立ちあがった時点で、すぐにメモリモジュールＭＭへアクセスすることができるため高性能化が図れる。
ＣＨＩＰ１（ＦＬＡＳＨ）内のデータをコピーできる領域をＣＨＩＰ３（ＤＲＡＭ）内に確保し、電源投入直後あるいはロード命令によりあらかじめＣＨＩＰ１（ＦＬＡＳＨ）からＣＨＩＰ３（ＤＲＡＭ）へデータを転送しておくことで、ＤＲＡＭと同程度の速度でＦＬＡＳＨのデータを読み出すことができる。ＦＬＡＳＨへデータを書く際は、いったんデータをＤＲＡＭに書き込み、必要に応じてストア命令によりＦＬＡＳＨへ書き戻すことができるため、データの書き込み速度もＤＲＡＭと同等となる。
メモリモジュールＭＭの内部で、ＦＡＬＳＨからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
ＳＲＡＭのバッファ領域を介してＣＨＩＰ１（ＦＬＡＳＨ）のプログラムの変更をしたり、また、プログラムの内容を読み出し、確認することができるため、携帯機器の要求に合わせて柔軟に対応することができる。
さらに、大容量のＤＲＡＭを用いるため、ＦＬＡＳＨのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
図２は、メモリマネージメント回路ＭＵによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発性メモリの記憶領域が１２８Ｍｂｉｔ＋４Ｍｂｉｔ（４Ｍｂｉｔは代替領域）、ＤＲＡＭの記憶領域が２５６Ｍｂｉｔ、ＳＲＡＭが８ｋｂｉｔ、コントロールレジスタＳＲＥＧおよびＤＲＥＧのそれぞれが１ｋｂｉｔであるメモリモジュールを例に代表的なメモリマップを説明する。
図２では、ＳＤＲＡＭインターフェース（ＳＲＡＭ ＩＦ）およびＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）を通じて入力したアドレスを元に、メモリマネージメント回路ＭＵがコントロールレジスタＤＲＥＧ（１ｋｂ）、ＤＲＡＭのワーク領域ＷＫ（１２８Ｍｂｉｔ）、ＤＲＡＭのコピー領域ＣＰ（１２８Ｍｂｉｔ）、ＦＬＡＳＨの（１２８Ｍｂｉｔ）にアドレスを変換したメモリマップを示す。
特に制限はないが、メモリマップのアドレス空間の下部から、ＳＲＡＭ、コントロールレジスタＳＲＥＧ、ＤＲＡＭのバンク０（ＢＡＮＫ０）、バンク１（ＢＡＮＫ１）、バンク２（ＢＡＮＫ２）、バンク３（ＢＡＮＫ３）、コントロールレジスタＤＲＥＧがマッピングされている。
ＳＲＡＭは、ブート領域ＳＢｏｏｔとバッファ領域ＳＢＵＦに分かれている。
ＤＲＡＭのバンク０（ＢＡＮＫ０）及びバンク１（ＢＡＮＫ１）はコピー領域ＣＰに、バンク２（ＢＡＮＫ２）及びバンク３（ＢＡＮＫ３）はワーク領域ＷＫにマッピングされている。コピー領域ＣＰは、ＦＬＡＳＨのデータが転送され保持される領域である。ワーク領域ＷＫは、ワークメモリとして利用される領域である。また、バンク１（ＢＡＮＫ１）のコピー領域ＣＰには初期自動転送領域ＣＩＰが含まれている。
ＦＬＡＳＨは、メインデータ領域ＦＭ、初期プログラム領域Ｆｂｏｏｔおよび代替領域ＦＲＥＰとに分かれている。また、ＦＬＡＳＨのメインデータ領域ＦＭには、電源投入時にＤＲＡＭへ自動転送される初期自動転送領域ＩＰが含まれている。
ＦＬＡＳＨのメインデータ領域ＦＭには、プログラムやデータが格納されている。また、ＦＬＡＳＨは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域ＦＲＥＰはこのように不良となった初期プログラム領域Ｆｂｏｏｔやメインデータ領域ＦＭのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、ＦＬＡＳＨが保証する信頼性が確保できるように決めると良い。
ＦＬＡＳＨのメインデータ領域ＦＭおよび代替領域ＦＲＥＰ内のデータは、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）からのロード命令により、ＤＲＡＭのコピー領域ＣＰへ転送される。
電源投入時のＦＬＡＳＨからＤＲＡＭへのデータ転送について説明する。
ＦＬＡＳＨの初期プログラム領域ＦＢｏｏｔには、電源投入時にＦＬＡＳＨからＤＲＡＭへ自動転送する初期自動転送領域ＩＰの範囲を示す自動転送領域指定データが格納されている。
電源投入後、先ず、ＦＬＡＳＨの初期プログラム領域ＦＢｏｏｔ内のデータを読み出し、エラー訂正回路ＥＣＣによってエラーがあるかどうかをチェックし、エラーがなければ、直接、ＳＲＡＭのブート領域ＳＢｏｏｔへ転送される。エラーがあれば、エラーを訂正されたデータが、ＳＲＡＭのブート領域ＳＢｏｏｔへ転送される。
次に、自動転送領域指定データに示されているＦＬＡＳＨの初期自動転送領域ＩＰ内のデータがＤＲＡＭの初期自動転送領域ＣＩＰへ転送される。
ロード命令によるＦＬＡＳＨからＤＲＡＭへのデータ転送を説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）からコントロールレジスタＤＲＥＧにロード命令と、転送開始のアドレスと転送データサイズ（１ページ）が書きこまれる。そうすると、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）はＦＬＡＳＨのメインデータ領域ＦＭのデータを読出し、メモリマネージメント回路ＭＵが設定したメモリマップに従い、ＤＲＡＭのコピー領域へ１ページ分のデータを転送する。ＦＬＡＳＨからデータを読み出す際は、ＦＬＡＳＨのデータはエラー訂正回路ＥＣＣによってエラーがあるかどうかをチェックされ、エラーがなければ、直接、ＤＲＡＭのコピー領域ＣＰへ転送される。エラーがあれば、エラー訂正されたデータが、ＤＲＡＭのコピー領域ＣＰへ転送される。
ストア命令によるＤＲＡＭからＦＬＡＳＨへのデータ転送を説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）からコントロールレジスタＤＲＥＧにストア命令と転送開始アドレスと転送データサイズ（１ページ）を書きこむ。そうすると、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）はＤＲＡＭのコピー領域のデータを読出し、メモリマネージメント回路ＭＵが設定したメモリマップに従い、ＦＬＡＳＨのメインデータ領域へ１ページ分のデータを転送する。
ＦＬＡＳＨへデータを書きこむ際、代替処理回路ＲＥＰは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、ＦＬＡＳＨの代替領域ＦＲＥＰ内のアドレスを選択し、データを書き込む。
次に、ＤＲＡＭからのデータの読み出しについて説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、ＦＬＡＳＨのメインデータ領域のデータが保持されているＤＲＡＭのバンク０（ＢＡＮＫ０）内のアドレスとリード命令が入力されると、ＤＲＡＭのバンク０（ＢＡＮＫ０）内のアドレスを選択し、データを読み出すことができる。
つまり、ＦＬＡＳＨのデータをＤＲＡＭと同じ速度で読み出すことができる。他のバンク（バンク１、バンク２、バンク３）についても同様にデータを読み出すことができる。
次に、ＤＲＡＭへのデータの書きこみについて説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、ＤＲＡＭのバンク１（ＢＡＮＫ１）内のアドレスと書き込み命令が入力されると、ＤＲＡＭのバンク１（ＢＡＮＫ１）内のアドレスを選択し、データを書きこむことができる。ＤＲＡＭのバンク１（ＢＡＮＫ１）のデータは必要に応じてストア命令によってＦＬＡＳＨへ書き戻すことができるため、ＦＬＡＳＨのデータをＦＬＡＳＨのデータをＤＲＡＭと同じ速度で書きこむことができる。他のバンク（バンク３、バンク２、バンク０）についても同様にデータを書きこむことができる。
図３−（ａ）および図３−（ｂ）は、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）の電源投入時の初期シーケンスを示す。まず、図３−（ａ）を説明する。
Ｔ１の期間（ＰＯＮ）で電源投入を行い、Ｔ２の期間（ＲＳＴ）でリセットを行う。リセットが解除された次のＴ３の期間（ＢＬＤ）でＦＬＡＳＨの初期プログラム領域ＦＢｏｏｔのデータをＳＲＡＭのブート領域ＳＢｏｏｔへ転送する。Ｔ４（ＤＩＮＩＴ）でＤＲＡＭに対して初期化を行い、Ｔ５の期間（ＡＬＤ）でＦＬＡＳＨの初期自動転送領域ＩＰのデータをＤＲＡＭの初期自動転送領域ＣＩＰへ転送する。初期自動転送領城ＣＩＰへの転送が開始されてからリフレッシュ制御回路ＲＥＦがオート・リフレッシュを行う。初期自動転送領域ＣＩＰへの転送が終了した後は、この転送が完了したことを示す転送完了フラグをコントロールレジスタＤＲＥＧに書き込む。、Ｔ６の期間（ＩＤＬＥ）以降はＤＲＡＭはアイドル状態となり、情報処理装置ＣＨＩＰ４（ＭＳ）のＳＤＲＡＭインターフェース（ＳＤＲＡＭＩＦ）からアクセスを受け付けることができる。Ｔ７（ＡＲＥＦ）の期間に情報処理装置ＣＨＩＰ４（ＭＳ）からオートリフレッシュ命令が入力するとＣＨＩＰ２はリフレッシュ制御回路ＲＥＦによるオートリフレッシュを、これ以降中止し、リフレッシュ動作によるデータ保持は情報処理装置ＣＨＩＰ４（ＭＳ）からのリフレッシュ制御に自動的に移る。
このように、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）内部からのリフレッシュ制御を気にすることなく、情報処理装置ＣＨＩＰ４（ＭＳ）からアクセスすることができる。
図３−（ｂ）では、Ｔ６の期間でリフレッシュ制御回路ＲＥＦがセルフリフレッシュ命令によりＤＲＡＭをセルフリフレッシュ状態にする。セルフリフレッシュ状態にすることによって、Ｔ５の期間（ＡＬＤ）でＤＲＡＭへ転送したデータを低電力で保持することができる。
セルフリフレッシュ状態では、通常のオート・リフレッシュ動作より低電力でデータを保持することができる。Ｔ８の期間（ＳＲＥＸ）でセルフリフレッシュ状態を解除するため情報処理装置ＣＨＩＰ４（ＭＳ）からセルフリフレッシュ解除命令が入力されると、セルフリフレッシュ状態が解除され、Ｔ８の期間（ＩＤＬＥ）以降では、ＤＲＡＭはアイドル状態となり、データ読み出しや書き込みのアクセスを受け付けることができる。またリフレッシュ動作によるデータ保持は情報処理装置ＣＨＩＰ４（ＭＳ）からの制御に自動的に移る。
Ｆｌａｓｈの初期プログラム領域ＦＢｏｏｔ内のリフレッシュ制御選択データがＨｉｇｈの場合は図３−（ａ）のシーケンスとなり、Ｌｏｗの場合は図３−（ｂ）のシーケンスとなる。また、リフレッシュ制御選択専用の入力端子ＰＳＱを設けて、たとえば入力端子ＰＳＱが電源端子に接続される場合、図３−（ａ）の初期シーケンスを選択でき、また、入力端子ＰＳＱが接地端子に接続される場合は図３−（ｂ）の初期シーケンスを選択できるようにしても良い。
図４は、図３に示すＴ３の期間（ＤＩＮＴ）で、汎用ＳＤＲＡＭに対して行う初期化の一例を示すフローチャートである。このＤＲＡＭの初期化では、ＤＲＡＭに対し全バンクプリチャージ（ＳＴＥＰ１：ＡＢＰ）を行い、次に、オートリフレッシュ（ＳＴＥＰ２：ＡＲＥＦ）、最後にモードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）を行う。特に限定はしないが、モードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）では、バースト長（ＢＬ）を４に、キャスレイテンシ（ＣＬ）を２に設定する例を示している。
図５は、従来の汎用ＳＤＲＡＭに、拡張モードレジスタＥＭＲＥＧを追加し、セルフリフレッシュ時のデータ保持領域の変更や最大保証温度の変更、出力バッファのドライブ能力の変更等を可能としたＳＤＲＡＭに対して、Ｔ３の期間（ＤＩＮＴ）で行う初期化の一例を示すフローチャートである。
このＤＲＡＭの初期化では、ＤＲＡＭに対し全バンクプリチャージ（ＳＴＥＰ１：ＡＢＰ）を行い、次に、オートリフレッシュ（ＳＴＥＰ２：ＡＲＥＦ）を行う。そしてモードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）を行い、最後に拡張モードレジスタセット（ＳＴＥＰ４：ＥＭＲＳＥＴ）を行う。特に限定しないが、モードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）では、バースト長（ＢＬ）を４に、キャスレイテンシ（ＣＬ）を２に設定し、拡張モードレジスタセット（ＳＴＥＰ４：ＥＭＲＳＥＴ）では、セルフリフレッシュ時のＤＲＡＭのデータ保持領域を全バンクに（Ｒｅｔ＝Ａｌｌ ｂａｎｋｓ）、最大保証温度を８５℃に（Ｔｅｍｐ＝８５℃）、出力バッファのドライブ能力をノーマルに（Ｄｒｖ＝Ｎｏｒｍａｌ）設定する例を示している。
図６は、電源投入後の図３のＴ３の期間（ＢＬＤ）で行うＦＬＳＡＨからＳＲＡＭへのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路ＣＨＩＰ２は、ＦＬＡＳＨから初期プログラム領域ＦＢｏｏｔのデータを読み出す（ＳＴＥＰ１）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ２）し、エラーがあればエラーを訂正し（ＳＴＥＰ３）、エラーがなければ直接、ＳＲＡＭのブート領域ＳＢｏｏｔへ転送する（ＳＴＥＰ４）。
図７は、電源投入後の図３のＴ５の期間（ＡＬＤ）で行うＦＬＳＡＨの初期自動転送領域ＩＰからＤＲＡＭの初期自動転送領域ＣＩＰへのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路ＣＨＩＰ２は、ＦＬＡＳＨからデータを読み出す（ＳＴＥＰ１）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ２）し、エラーがあればエラーを訂正し（ＳＴＥＰ３）、エラーがなければ直接、データバッファＢＵＦへ転送する（ＳＴＥＰ４）。
データバッファＢＵＦへ書きこまれたデータをＤＲＡＭへ書きこむ際、ＤＲＡＭに対してリフレッシュ要求が発生しているかをチェックし（ＳＴＥＰ５）、リフレッシュ要求があれば、リフレッシュ動作を行い（ＳＴＥＰ６）、その後、データをＤＲＡＭに書きこむ（ＳＴＥＰ７）。リフレッシュ要求がなければ、すぐにデータをＤＲＡＭに書きこむ（ＳＴＥＰ７）。データバッファＢＵＦの内のデータがすべてＤＲＡＭへ書きこまれたかをチェックし（ＳＴＥＰ８）、すべて書きこまれていなければ、ＳＴＥＰ５からＳＴＥＰ８を繰り返す。次に、ＦＬＡＳＨの初期自動転送領域ＩＰのデータがすべてＤＲＡＭへ書きこまれたかをチェックする（ＳＴＥＰ９）。すべて書きこまれていなければＳＴＥＰ１からＳＴＥＰ９を繰り返す。ＦＬＡＳＨの初期自動転送領域ＩＰのデータがすべてＤＲＡＭへ書きこまれていれば、コントロールレジスタＤＲＥＧへ、このデータ転送が完了したことを示す値を書きこむ（ＳＴＥＰ１０）。
リフレッシュ制御回路ＲＥＦは、図３のＴ４の期間（ＡＬＤ）でのＤＲＡＭの初期化後、ＤＲＡＭに対してオートリフレッシュ命令を発行し、情報処理装置ＣＨＩＰ４（ＭＳ）からオートリフレッシュ命令やセルフリフレッシュ命令が入力するまで、ＤＲＡＭのデータ保持を行う。
図８は、ロード命令によって実行されるＦＬＡＳＨからＤＲＡＭへのデータ転送を示すフローチャートである。
情報処理装置ＣＨＩＰ４（ＭＳ）からロード命令とアドレスがＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）へ入力すると（ＳＴＥＰ１）、ＦＬＡＳＨから入力アドレスに対応したデータを読み出す（ＳＴＥＰ２）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ３）し、エラーがあればエラーを訂正し（ＳＴＥＰ４）、データバッファＢＵＦへ書きこむ（ＳＴＥＰ５）。エラーがなければ直接、データバッファＢＵＦへ書きこむ（ＳＴＥＰ５）。
データバッファＢＵＦへ書きこまれたデータをＤＲＡＭへ書きこむ前に情報処理装置ＣＨＩＰ４（ＭＳ）からＤＲＡＭに対して読出し、書き込み、リフレッシュ等の命令が発生しているかをチェックし（ＳＴＥＰ６）、命令があれば、その命令を実行し（ＳＴＥＰ７）、その後、ＤＲＡＭへデータの書きこみを開始する（ＳＴＥＰ８）。命令がなければ、すぐにＤＲＡＭへデータの書き込みを開始する（ＳＴＥＰ８）。
次に、データバッファＢＵＦからＤＲＡＭへデータがすべて書きこまれたかをチェックする（ＳＴＥＰ９）。データがすべて書きこまれていない場合、つまり、まだ書き込み中の際に、情報処理装置ＣＨＩＰ４（ＭＳ）からＤＲＡＭに対して読出し、書き込み、リフレッシュ等の命令が発生したかどうかをチェックし（ＳＴＥＰ１０）、これら命令が発生した場合は、データバッファＢＵＦからＤＲＡＭへの書き込み動作を一時的に停止し（ＳＴＥＰ１１）、これら命令を実行する（ＳＴＥＰ１２）。これら命令が終了したかをチェックし（ＳＴＥＰ１３）、終了していなければＳＴＥＰ１１とＳＴＥＰ１３を繰り返す。終了していれば、データバッファＢＵＦからＤＲＡＭへの書き込み動作を再開する（ＳＴＥＰ８）。データバッファＢＵＦからＤＲＡＭへデータがすべて書きこまれたら、コントロールレジスタＤＲＥＧに、データ転送が終了したことを示す値を書きこむ（ＳＴＥＰ１４）。
図９は、ストア命令によって実行されるＤＲＡＭからＦＬＡＳＨへのデータ転送を示すフローチャートである。
情報処理装置ＣＨＩＰ４（Ｍ８）からストア命令とアドレスが入力すると、ＣＨＩＰ２は、内部で、ストア命令に従い、ＤＲＡＭからデータを読み出す手続きを行う（ＳＴＥＰ１）。ストア命令による、ＤＲＡＭからのデータ読出しを開始する前に、情報処理装置ＣＨＩＰ４（ＭＳ）からの読出し、書き込み、リフレッシュ等の命令が実行されているかをチェック（ＳＴＥＰ２）する。これらの命令が実行されていなければ、ストア命令による、ＤＲＡＭからのデータ読出しを開始する（ＳＴＥＰ５）。
実行されていれば、ストア命令の実行を一時、停止し（ＳＴＥＰ３）、現在、実行している命令が、完了したかチェックする（ＳＴＥＰ４）。完了していなければストア命令の実行を停止しておく（ＳＴＥＰ３）。完了していれば、ストア命令によるＤＲＡＭからのデータ読出しを開始し、ＤＲＡＭより読み出したデータをデータバッファＢＵＦに書き込む（ＳＴＥＰ５）。
ストア命令によりＤＲＡＭから読み出したデータのデータバッファＢＵＦへの書き込みが終了したかをチェックし（ＳＴＥＰ６）する。書き込みを終了しておらず、書き込みが続いている際には、情報処理装置ＣＨＩＰ４（ＭＳ）から読出し、書き込み、リフレッシュ等の命令が発生したかをチェックし（ＳＴＥＰ７）、これらの命令が発生した場合、ＤＲＡＭからのデータの読出し動作を一時的に停止し（ＳＴＥＰ８）、前記命令を実行する（ＳＴＥＰ９）。
前記命令が終了したかをチェックし（ＳＴＥＰ１０）、終了していなければＳＴＥＰ８とＳＴＥＰ１０を繰り返し、終了すればＤＲＡＭからの読み出し動作を再開し、読み出したデータをデータバッファＢＵＦへ書き込む（ＳＴＥＰ５）。
データバッファＢＵＦのデータのＦＬＡＳＨへの書き込み（ＳＴＥＰ１１）の際は、ＤＲＡＭから読み出され、データバッファＢＵＦへ転送されたデータをＦＬＡＳＨへ書きこむ。
ＦＬＡＳＨへの書き込みが成功したかをチェックし（ＳＴＥＰ１２）、失敗した場合は代替用の他のアドレスを選択し（ＳＴＥＰ１３）、再度、ＦＬＡＳＨへ書き込み（ＳＴＥＰ１１）を行う。成功した場合は、ストア命令によるデータの転送が完了したかをチェックし（ＳＴＥＰ１１）、完了していなければＦＬＡＳＨへの書き込み（ＳＴＥＰ１１）を継続し、完了していれば、コントロールレジスタＤＲＥＧへデータ転送が終了したことを示す値を書きこむ（ＳＴＥＰ１５）。
図１０は、ロード命令（ＳＬｏａｄ）によって実行されるＦＬＡＳＨからＳＲＡＭへのデータ転送を示すフローチャートである。
情報処理装置ＣＨＩＰ４（ＭＳ）からロード命令とアドレスがＣＨＩＰ２へ入力すると（ＳＴＥＰ１）、ＦＬＡＳＨから入力アドレスに対応したデータを読み出す（ＳＴＥＰ２）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ３）し、エラーがあればエラーを訂正し（ＳＴＥＰ４）、ＳＲＡＭへ書きこむ（ＳＴＥＰ５）。エラーがなければ直接、ＳＲＡＭへ書きこむ（ＳＴＥＰ５）。
ロード命令によるＳＲＡＭへの書き込みが終了したかどうかチェックし（ＳＴＥＰ６）、終了していなければ、ＳＴＥＰ５とＳＴＥＰ６を繰り返す。完了すればコントロールレジスタＳＲＥＧへ、データ転送が終了したことを示す値を書きこむ（ＳＴＥＰ７）。
図１１は、ストア命令によって実行されるＳＲＡＭからＦＬＡＳＨへのデータ転送を示すフローチャートである。
情報処理装置ＣＨＩＰ４（ＭＳ）からストア命令とアドレスがＣＨＩＰ２へ入力すると（ＳＴＥＰ１）、ＳＲＡＭからデータを読み出し（ＳＴＥＰ２）、ＦＬＡＳＨへ書き込む（ＳＴＥＰ３）。ＦＬＡＳＨへの書き込みが成功したかをチェックし（ＳＴＥＰ４）、失敗した場合は代替用の他のアドレスを選択し（ＳＴＥＰ５）、再度、ＦＬＡＳＨへ書き込み（ＳＴＥＰ４）を行う。成功した場合は、ストア命令によるデータの転送が終了したかをチェックし（ＳＴＥＰ６）、完了していなければ、ＳＴＥＰ２からＳＴＥＰ６を繰り返す。終了していれば、コントロールレジスタＳＲＥＧへデータ転送が終了したことを示す値を書きこむ（ＳＴＥＰ７）。
図１２は、本メモリモジュールＭＭを構成する図１に示したＣＨＩＰ１（ＦＬＡＳＨ）として用いるＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）ＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
動作ロジックコントローラＬ−ＣＯＮＴ、制御回路ＣＴＬ、入出力コントロール回路Ｉ／Ｏ−ＣＯＮＴ、ステータスレジスタＳＴＲＥＧ、アドレスレジスタＡＤＲＥＧ、コントロールレジスタＣＯＭＲＥＧ、レディ・ビジー回路Ｒ／Ｂ、高電圧発生回路ＶＬ−ＧＥＮ、ローアドレスバッファＲＯＷ−ＢＵＦ、ローアドレスデコーダーＲＯＷ−ＤＥＣ、カラムバッファＣＯＬ−ＢＵＦ、カラムデーコーダＣＯＬ−ＤＥＣ、データレジスタＤＡＴＡ−ＲＥＧ、センスアンプＳＥＮＳＥ−ＡＭＰ、メモリアレイＭＡから構成されている。
ＣＨＩＰ１（ＦＬＡＳＨ）の動作は、従来から一般的に使用されているＮＡＮＤ型フラッシュメモリと同様である。
図１３に、ＣＨＩＰ１を構成するＮＡＮＤ型フラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号Ｆ−／ＣＥがＬＯＷに、コマンドラッチイネーブル信号Ｆ−ＣＬＥがＨｉｇｈになり、ライトイネーブル信号Ｆ−／ＷＥが立ち上がった時、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ１５より読み出し命令の命令コードＲｃｏｄｅを入力する。その後、アドレスラッチイネーブル信号Ｆ−ＡＬＥがＨｉｇｈとなり、２番目と３番目と４番目のライトイネーブル信号Ｆ−／ＷＥの立ち上がりで、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７よりページアドレスを入力する。
入力したページアドレスに対応する１ページ分のデータが、メモリアレイＭＡからデータレジスタＤＡＴＡ−ＲＥＧに転送される。データがメモリアレイＭＡからデータレジスタＤＡＴＡ−ＲＥＧに転送されている間は、フラッシュメモリはビジーとなり、レディ・ビジー回路Ｒ／Ｂは、レディ／ビジィ信号Ｆ−Ｒ／ＢをＬｏｗにする。データ転送が終了したら、リードイネーブル信号Ｆ−／ＲＥの立下りに同期して、データレジスタＤＡＴＡ−ＲＥＧ内のデータが８ビットずつ順に読み出され、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より出力される。
図１４は、本メモリモジュールＭＭのＣＨＩＰ１（ＦＬＡＳＨ）に、ＡＮＤインターフェースＡＮＤ ＩＦ）を装備したＡＮＤ型フラッシュメモリを用いた場合の構成例を示す図である。ＡＮＤインターフェース（ＡＮＤ ＩＦ）を装備したＡＮＤ型フラッシュメモリを用いた場合でも本メモリシステムは実現できる。
図１５に、本メモリモジュール内のＣＨＩＰ１に用いられるＡＮＤ型フラッシュメモリのブロック図の一例を示す。
ＡＮＤ型フラッシュメモリのＣＨＩＰ１（ＦＬＡＳＨ）は、コントロール信号バッファＣ−ＢＵＦ、コマンドコントローラＣ−ＣＴＬ、マルチプレクサＭＵＸ、データインプットバッファＤＩ−ＢＵＦ、インプットデータコントローラＩＤＣ、セクタアドレスバッファＳＡ−ＢＵＦ、ＸデコーダＸ−ＤＥＣ、メモリアレイＭＡ（ＡＮＤ ＴＹＰＥ）、ＹアドレスカウンタＹ−ＣＴＦ、ＹデコーダＹ−ＤＥＣ、センスアンプ回路Ｙ−ＧＡＴＥ／ＳＥＮＳ ＡＭＰ、データレジスタＤａｔａ Ｒｅｇｉｓｔｅｒ、データアウトプットバッファＤＯ−ＢＵＦの各ブロックから構成されている。ＣＨＩＰ１の動作は、従来から一般的に使用されているＡＮＤ型フラッシュメモリと同様である。このＣＨＩＰ１（ＦＬＡＳＨ）によって本実施の形態例のメモリモジュールが構成できる。
図１６にＣＨＩＰ１を構成するＡＮＤ型ＦＬＡＳＨメモリからのデータ読み出し動作を示す。
チップイネーブル信号Ｆ−／ＣＥがＬＯＷ、コマンドデータイネーブル信号Ｆ−ＣＤＥがＬＯＷになり、ライトイネーブル信号Ｆ−／ＷＥが立ち上がった時、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より読み出し命令の命令コードＲｃｏｄｅを入力する。２番目と３番目のライトイネーブル信号Ｆ−／ＷＥの立ち上がりで入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７よりセクタアドレスを入力する。
入力したセクタアドレスに対応する１ページ分のデータが、メモリアレイＭＡからデータレジスタＤａｔａ Ｒｅｇｉｓｔｅｒに転送される。データがメモリアレイＭＡ（ＡＮＤ ＴＹＰＥ）からデータレジスタＤａｔａ Ｒｅｇｉｓｔｅｒに転送されている間は、ＦＬＡＳＨはビジーとなり、Ｆ−Ｒ／Ｂはレディ／ビジィ信号をＬｏｗにする。データ転送が終了したら、シリアルクロック信号Ｆ−ＳＣの立ち上がりに同期し、データレジスタＤＡＴＡ−ＲＥＧ内のデータが８ビットずつ順に読み出され、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より出力される。
以上説明した様に、本発明によるメモリモジュールではＳＲＡＭインターフェースおよびＳＤＲＡＭインターフェース方式を踏襲し、電源投入直後にＣＨＩＰ１（ＦＬＡＳＨ）内のブートデータをＳＲＡＭに自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）はこのブートデータですばやく自らを立ち上げることができる。さらに、情報処理装置ＣＨＩＰ４（ＭＳ）が立ち上げを行っている間に、ＣＨＩＰ１（ＦＬＡＳＨ）のデータをＣＨＩＰ３（ＤＲＡＭ）へ自動転送することにより、情報処理装置ＣＨＩＰ４（ＭＳ）が立ちあがった時点で、すぐにメモリモジュールＭＭへアクセスすることができるため高性能化が図れる。
ロード命令やストア命令によるＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ３（ＤＲＡＭ）との間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってＣＨＩＰ３（ＤＲＡＭ）へ転送したり、ＣＨＩＰ１（ＦＬＡＳＨ）へ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
ＣＨＩＰ１（ＦＬＡＳＨ）内のデータをコピーできる領域をＣＨＩＰ３（ＤＲＡＭ）内に確保し、電源投入直後あるいはロード命令によりあらかじめＣＨＩＰ１（ＦＬＡＳＨ）からＣＨＩＰ３（ＤＲＡＭ）へデータを転送しておくことで、ＤＲＡＭと同程度の速度でＦＬＡＳＨのデータを読み出すことができる。ＦＬＡＳＨへデータを書く際は、いったんデータをＤＲＡＭに書き込み、必要に応じてストア命命によりＦＬＡＳＨへ書き戻すことができるため、データの書き込み速度もＤＲＡＭと同等となる。
メモリモジュールＭＭの内部で、ＦＡＬＳＨからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
ＳＲＡＭのバッファ領域を介してＣＨＩＰ１（ＦＬＡＳＨ）のプログラムの変更をしたり、また、プログラムの内容を読み出し、確認することができるため、携帯機器の要求に合わせて柔軟に対応することができる。
さらに、大容量のＤＲＡＭを用いるため、ＦＬＡＳＨのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
＜実施の形態例２＞
図１７は本発明を適用した第２の実施形態である。メモリモジュールＭＭ１と情報処理装置ＣＨＩＰ４（ＭＳ）とから構成されるメモリシステムの実施形態を示したものである。以下におのおのについて説明する。
メモリモジュールＭＭ１はＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）とＣＨＩＰ３（ＤＲＡＭ１）とから構成される。
ＣＨＩＰ１（ＦＬＡＳＨ）は、不揮発性メモリであり、特に限定しないが、ＮＡＮＤインターフェースを（ＮＡＮＤ ＩＦ）装備している大容量フラッシュメモリとして説明を行う。ＣＨＩＰ１（ＦＬＡＳＨ）は約１２８Ｍｂｉｔの大きな記憶容量をもち、読み出し時間（読み出し要求からデータが出力されるまでの時間）は約２５μｓから１００μｓと比較的遅い。
ＣＨＩＰ３（ＤＲＡＭ１）は、ＣＨＩＰ２（ＣＴＬ＿＿ＬＯＧＩＣ１）とのデータ転送を行うためのインターフェースと情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースを装備しているＤＲＡＭである。
情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のＤＲＡＭインターフェースがあり、メモリモジュールＭＭ１にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のＤＲＡＭインターフェースで、典型的に用いられているＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭのＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）を例に説明する。
ＣＨＩＰ３（ＤＲＡＭ）とＣＨＩＰ２（ＣＴＬ ＬＯＧＩＣ１）とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、いわゆる、ＡＮＤインターフェース（ＡＮＤ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤＩＦ）があり、本実施の形態例ではどちらも用いることができる。本実施の形態例ではＣＨＩＰ３（ＤＲＡＭ）とＣＨＩＰ２（ＣＴＬ ＬＯＧＩＣ１）とのデータ転送を行うためのインターフェースはＮＡＮＤインターフェースとしてとして説明する。
次にＣＨＩＰ３（ＤＲＡＭ１）の構成を説明する。ＣＨＩＰ３（ＤＲＡＭ）は、データを保持するメモリバンク（Ｂ０，Ｂ１，Ｂ２，Ｂ３）と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路ＤＣＴＬ１から構成される。制御回路ＤＣＴＬ１は、コマンド・デコーダＣＤＥＣ、アクセス調停回路ＡＲＢ、メモリマネージメント回路ＤＭＵ、初期化回路ＩＮＴ、リフレッシュ制御回路ＲＥＦ、データバッファＢＵＦ、コントロールレジスタＤＲＥＧ、モードレジスタＭＲ、拡張モードレジスタＥＭＲ、ＦＬＡＳＨインターフェース回路ＦＩＦから構成される。
メモリマネージメント回路ＤＭＵによって、ＣＨＩＰ１（ＦＬＡＳＨ）は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、ＣＨＩＰ３（ＤＲＡＭ１）は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はＦＬＡＳＨからのデータをコピーするためのメモリとして利用される様に管理されている。ＣＨＩＰ３（ＤＲＡＭ１）のメモリバンクＢ０とＢ１をコピー領域にＢ２とＢ３をワーク領域として割り当てることもできる。
ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）は、ＳＲＡＭ、コントロールレジスタＳＲＥＧ、フラッシュ制御回路ＦＣＯＮ、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰ、メモリマネージメント回路ＳＭＵから構成され、ＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ３（ＤＲＡＭ１）とのデータ転送を制御する。
メモリマネージメント回路ＳＭＵによって、ＳＲＡＭは、特に制限はないが、ブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置ＣＨＩＰ４（ＭＳ）を立ち上げるためのブートデータの格納用として、バッファ領域はＣＨＩＰ１（ＦＬＡＳＨ）とＳＲＡＭ間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。
また、ＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）間のデータ転送はＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）で行われ、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）とＣＨＩＰ３（ＤＲＡＭ）とのデータ転送はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）で行われる。また、情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送はＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）で行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される。ＳＲＡＭコントローラはＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）でＣＨＩＰ２のＳＲＡＭへアクセスを行い、データの読み書きを行う。ＤＲＡＭコントローラはＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＣＨＩＰ３（ＤＲＡＭ）へ直接アクセスを行いデータの読み書きを行う。
このように、本実施の形態例では、ＣＨＩＰ３（ＤＲＡＭ１）はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）の複数のインターフェースを装備することにより情報処理装置ＣＨＩＰ４（ＭＳ）とＣＨＩＰ３（ＤＲＡＭ１）はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）で、間にチップを介することなくダイレクトに接続できるので、より高速にデータの読み出しを行うことができる。
さらに、ＣＨＩＰ３（ＤＲＡＭ）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）との間はＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）で接続されており、接続配線数が少なくなり、低コスト化が可能となる。
次に、本実施の形態例の動作を説明する。
電源が投入されると、ＣＨＩＰ１（ＦＬＡＳＨ）、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）およびＣＨＩＰ３（ＤＲＡＭ１）は、それぞれ自らを初期状態に設定する。
次に、フラッシュ制御回路ＦＣＯＮは、ＣＨＩＰ１（ＦＬＡＳＨ）の初期プログラム領域ＦＢｏｏｔのデータを読み出し、エラー検出訂正回路ＥＣＣにて、エラーがあるかどうかをチェックする。エラーがなければ、直接ＳＲＡＭのブート領域ＳＢｏｏｔへ転送し、エラーがあれば訂正を行い、ＳＲＡＭのブート領域へ転送する。
情報処理装置ＣＨＩＰ４（ＭＳ）は、ＳＲＡＭのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。
また、初期化回路ＩＮＴは、ＣＨＩＰ３（ＤＲＡＭ１）の初期化シーケンスとして、モードレジスタＭＲ、拡張モードレジスタＥＭＲへ所望の値を設定する。
情報処理装置ＣＨＩＰ４（ＭＳ）が自らの立ち上げを行っている間、フラッシュ制御回路ＦＣＯＮが、ＦＬＡＳＨインターフェース回路ＦＩＦを通じてＣＨＩＰ３（ＤＲＡＭ１）へＳＲＡＭのブート領域への転送が終了したことを伝えると、ＣＨＩＰ３（ＤＲＡＭ１）は、ＦＬＡＳＨインターフェースＦＩＦを通じて、フラッシュ制御回路ＦＣＯＮへＣＨＩＰ１（ＦＬＡＳＨ）からＣＨＩＰ３（ＤＲＡＭ１）へのデータ転送を指示する。その後、フラッシュ制御回路ＦＣＯＮはＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域のデータを順に読み出し、エラー検出回路ＥＣＣにてエラーがあるかどうかをチェックする。エラーがなければ、直接データバッファＢＵＦへ転送し、エラーがあれば訂正を行い、ＦＬＡＳＨインターフェース回路ＦＩＦを通じて、データバッファＢＵＦへ転送する。コマンド・デコーダーＣＤＥＣはデータバッファＢＵＦに保持されているデータを順にコピー領域に割り当てられているメモリバンク０（Ｂ０）へ転送する。データ転送が開始されると、リフレッシュ制御回路はメモリバンク０（Ｂ０）へ転送されたデータを保持するため、リフレッシュ動作を行う。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＲＡＭインターフェース（ＳＲＲＡＭ ＩＦ）から、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）のコントロールレジスタＳＲＥＧへロード命令が書き込まれると、ＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域のデータが、ＳＲＡＭのバッファ領域へ転送される。また、ストア命令がコントロールレジスタＳＲＥＧへ書き込まれると、ＳＲＡＭのバッファ領域のデータがＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域へ転送される。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＲＡＭ ＩＦ）から、ＣＨＩＰ３（ＤＲＡＭ）のコントロールレジスタＤＲＥＧへロード命令が書き込まれると、ＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域のデータが、ＣＨＩＰ２を経由し、ＣＨＩＰ３（ＤＲＡＭ１）のコピー領域へ転送される。またストア命令がコントロールレジスタＤＲＥＧへ書き込まれると、ＣＨＩＰ３（ＤＲＡＭ１）のコピー領域のデータがＣＨＩＰ２を経由してＣＨＩＰ１（ＦＬＡＳＨ）のメインデータ領域へ書き込まれる。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＲＡＭ ＩＦ）で、ＣＨＩＰ３（ＤＲＡＭ）のメモリバンク０（Ｂ０）に保持されているＣＨＩＰ１（ＦＬＡＳＨ）データの読み出し命令とアドレスを入力すると、アクセス調停回路ＡＲＢは、情報処理装置ＣＨＩＰ４（ＭＳ）からの読み出し命令を常に優先させ、ロード命令やストア命令によって、ＣＨＩＰ１とＣＨＩＰ３との間にデータ転送が発生していれば、これを停止する。その後、コマンド・デコーダーＣＤＥＣは、この読み出し命令を解読し、メモリバンク０（Ｂ０）からデータを読み出し、ＳＤＲＡＭインターフェースを通じて出力する。
また、本メモリモジュールＭＭ１のＣＨＩＰ１（ＦＬＡＳＨ）に、ＡＮＤ インターフェース（ＡＮＤ ＩＦ）を、ＣＨＩＰ３（ＤＲＡＭ１）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ１）とのデータ転送にＡＮＤ インターフェース（ＡＮＤ）を用いた場合においてもの本メモリシステムを実現できるのは言うまでもない。
この様に、アクセス調停回路ＡＲＢとコマンド・デーコーダーＣＤＥＣをＣＨＩＰ３（ＤＲＡＭ１）の中に組み込むことにより、メモリバンク（Ｂ０，Ｂ１，Ｂ２，Ｂ３）へのアクセスがすばやく行え、ＣＨＩＰ１（ＦＬＡＳＨ１）データを高速に読み出すことができる。さらに、ＣＨＩＰ３（ＤＲＡＭ１）はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備しているため、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続でき、情報処理装置ＣＨＩＰ４（ＭＳ）とＣＨＩＰ３（ＤＲＡＭ）との間に、チップを介さずにデータ転送が行えるため、高速にデータを読み出すことができる。
＜実施の形態例３＞
図１８は本発明を適用した第３の実施形態である。メモリモジュールＭＭ２と情報処理装置ＣＨＩＰ４（ＭＳ）とから構成されるメモリシステムの実施形態を示したものである。以下におのおのについて説明する。
メモリモジュールＭＭ２はＣＨＩＰ１（ＦＬＡＳＨ２）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ２）とＣＨＩＰ３（ＤＲＡＭ２）とから構成される。
ＣＨＩＰ１（ＦＬＡＳＨ２）は、不揮発性メモリであり、特に限定しないが、ＮＡＮＤインターフェースを（ＮＡＮＤ ＩＦ）装備している大容量フラッシュメモリである。
ＣＨＩＰ１（ＦＬＡＳＨ２）は、データを保持する不揮発性メモリアレイＭＡ、不揮発性メモリアレイからのデータの読み出しおよび書き込みを制御する制御回路ＦＣＴＬ、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰから構成される。
メモリアレイＭＡの構成には、ＮＡＮＤ構成とＡＮＤ構成があり、双方の構成を用いることができる。
ＣＨＩＰ３（ＤＲＡＭ２）は、ＣＨＩＰ１（ＦＬＡＳＨ２）とデータ転送を行うためのインターフェースと情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースを装備しているＤＲＡＭである。
情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のＤＲＡＭインターフェースがあり、メモリモジュールＭＭ２にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のＤＲＡＭインターフェースで、典型的に用いられているＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭのＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）を例に説明する。
ＣＨＩＰ３（ＤＲＡＭ２）とＣＨＩＰ１（ＦＬＡＳＨ２）とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、ＡＮＤインターフェース（ＡＮＤ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）があり、本実施の形態例ではどちらも用いることができる。本実施の形態例では、ＣＨＩＰ３（ＤＲＡＭ）とＣＨＩＰ１（ＦＬＡＳＨ２）とのデータ転送を行うためのインターフェースはＮＡＮＤインターフェースとして説明を行う。
次にＣＨＩＰ３（ＤＲＡＭ２）の構成を説明する。ＣＨＩＰ３（ＤＲＡＭ２）は、データを保持するメモリバンク（Ｂ０，Ｂ１，Ｂ２，Ｂ３）と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路ＤＣＴＬ２から構成される。制御回路ＤＣＴＬ２は、コマンド・デコーダＣＤＥＣ、アクセス調停回路ＡＲＢ、メモリマネージメント回路ＤＭＵ、初期化回路ＩＮＴ、リフレッシュ制御回路ＲＥＦ、データバッファＢＵＦ、コントロールレジスタＤＲＥＧ、モードレジスタＭＲ、拡張モードレジスタＥＭＲ、フラッシュ制御回路ＤＦＣＯＮから構成される。
メモリマネージメント回路ＤＭＵによって、ＣＨＩＰ１（ＦＬＡＳＨ２）は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、ＣＨＩＰ３（ＤＲＡＭ２）は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はＦＬＡＳＨからのデータをコピーするためのメモリとして利用される様に管理されている。ＣＨＩＰ３（ＤＲＡＭ２）のメモリバンクＢ０とＢ１をコピー領域にＢ２とＢ３をワーク領域として割り当てることもできる。
ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ２）は、ＳＲＡＭ、コントロールレジスタＳＲＥＧ、フラッシュ制御回路ＳＦＣＯＮ、メモリマネージメント回路ＳＭＵから構成され、ＣＨＩＰ１（ＦＬＡＳＨ２）とのデータ転送を制御する。
メモリマネージメント回路ＳＭＵによって、ＳＲＡＭは、特に制限はないが、ブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置ＣＨＩＰ４（ＭＳ）を立ち上げるためのブートデータの格納用として、バッファ領域はＣＨＩＰ１（ＦＬＡＳＨ２）とＳＲＡＭ間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。
また、ＣＨＩＰ１（ＦＬＡＳＨ２）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ２）間のデータ転送はＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）で行われ、情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送はＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）で行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される。ＳＲＡＭコントローラＳＲＣはＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）でＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ２）のＳＲＡＭへアクセスを行い、データの読み書きを行う。ＤＲＡＭコントローラＳＤＣはＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＣＨＩＰ３（ＤＲＡＭ２）へ直接アクセスを行いデータの読み書きを行う。
このように、本実施の形態例では、ＣＨＩＰ１（ＦＬＡＳＨ２）は、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。
さらに、ＣＨＩＰ３（ＤＲＡＭ２）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備し、ＮＡＮＤインターフェースは（ＮＡＮＤ ＩＦ）で直接ＣＨＩＰ１（ＦＬＡＳＨ２）へ接続でき、また、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続できるため、より高速にデータを読み出すことができる。
次に、本実施の形態例の動作を説明する。
電源が投入されると、ＣＨＩＰ１（ＦＬＡＳＨ２）、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ２）およびＣＨＩＰ３（ＤＲＡＭ２）は、それぞれ自らを初期状態に設定する。
次に、フラッシュ制御回路ＳＦＣＯＮは、ＣＨＩＰ１（ＦＬＡＳＨ２）の初期プログラム領域のデータを読み出しＳＲＡＭのブート領域へ転送する。
ＣＨＩＰ１（ＦＬＡＳＨ２）は、データの読み出し時には、内蔵されたエラー検出訂正回路ＥＣＣによって高速に、データのエラー検出とエラー訂正が行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）は、ＳＲＡＭのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。
また、初期化回路ＩＮＴは、ＣＨＩＰ３（ＤＲＡＭ２）の初期化シーケンスとして、モードレジスタＭＲ、拡張モードレジスタＥＭＲへ所望の値を設定する。
情報処理装置ＣＨＩＰ４（ＭＳ）が自らの立ち上げを行っている間、フラッシュ制御回路ＳＣＯＮが、転送終了信号ＴＣを通じてＣＨＩＰ３（ＤＲＡＭ２）へＳＲＡＭのブート領域への転送が終了したことを伝える。その後、ＣＨＩＰ３（ＤＲＡＭ２）のフラッシュ制御回路ＤＦＣＯＮはＣＨＩＰ１（ＦＬＡＳＨ２）のメインデータ領域のデータを順に読み出し、データバッファＢＵＦへ転送する。コマンド・デコーダーＣＤＥＣはデータバッファＢＵＦに保持されているデータを順にコピー領域に割り当てられているメモリバンク０（Ｂ０）へ転送する。データ転送が開始されると、リフレッシュ制御回路はメモリバンクに転送されたデータを保持するため、リフレッシュ動作を行う。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＲＡＭインターフェース（ＳＲＲＡＭ ＩＦ）から、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ２）のコントロールレジスタＳＲＥＧへロード命令が書き込まれると、ＣＨＩＰ１（ＦＬＡＳＨ２）のメインデータ領域のデータが、ＳＲＡＭのバッファ領域へ転送される。また、ストア命令がコントロールレジスタＳＲＥＧへ書き込まれると、ＳＲＡＭのバッファ領域のデータがＣＨＩＰ１（ＦＬＡＳＨ２）のメインデータ領域へ転送される。ＣＨＩＰ１（ＦＬＡＳＨ２）への、データの書き込み時には、内蔵されたアドレス代替処理回路ＲＥＰによって、高速に、書き込みが成功したかどうかがチェックされ、成功すれば書き込みを終了し、書き込みが失敗した時には、ＦＬＡＳＨの代替領域ＦＲＥＰ内のアドレスを選択し、データを書き込む。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＲＡＭ ＩＦ）から、ＣＨＩＰ３（ＤＲＡＭ）のコントロールレジスタＤＲＥＧへロード命令が書き込まれると、ＣＨＩＰ１（ＦＬＡＳＨ２）のメインデータ領域のデータが、直接、ＣＨＩＰ３（ＤＲＡＭ２）のコピー領域へ転送される。またストア命令がコントロールレジスタＤＲＥＧへ書き込まれると、ＣＨＩＰ３（ＤＲＡＭ２）のコピー領域のデータが直接、ＣＨＩＰ１（ＦＬＡＳＨ２）のメインデータ領域へ書き込まれる。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＲＡＭ ＩＦ）で、ＣＨＩＰ３（ＤＲＡＭ２）のメモリバンク０（Ｂ０）に保持されているＣＨＩＰ１（ＦＬＡＳＨ２）データの読み出し命令とアドレスを入力すると、アクセス調停回路ＡＲＢは、情報処理装置ＣＨＩＰ４（ＭＳ）からの読み出し命令を常に優先させ、ロード命令やストア命令によって、ＣＨＩＰ１（ＦＬＡＳＨ２）とＣＨＩＰ３（ＤＲＡＭ２）との間にデータ転送が発生していれば、これを停止する。その後、コマンド・デコーダーＣＤＥＣは、この読み出し命令を解読し、メモリバンク０（Ｂ０）からデータを読み出し、ＳＤＲＡＭインターフェースを通じて出力する。
また、本メモリモジュールＭＭ２のＣＨＩＰ１（ＦＬＡＳＨ２）とＣＨＩＰ３（ＤＲＡＭ２）とのデータ転送にＡＮＤ インターフェース（ＡＮＤ）を用いた場合においてもの本メモリモジュールを実現できるのは言うまでもない。
このように、本実施の形態例では、ＣＨＩＰ１（ＦＬＳＨ２）は、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。
さらに、ＣＨＩＰ３（ＤＲＡＭ２）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備し、ＮＡＮＤインターフェースは（ＮＡＮＤ ＩＦ）で直接ＣＨＩＰ１（ＦＬＡＳＨ２）へ接続でき、また、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続できるため、より高速にデータを読み出すことができる。
図１９は、本メモリモジュールＭＭ２を構成する図１８に示したＣＨＩＰ１（ＦＬＡＳＨ２）として用いるフラッシュメモリの一例を示すブロック図である。
コントロール信号バッファＣＳＢ、リード／プログラム／消去制御回路ＲＰＥＣ、セクターアドレスバッファＳＡＢＵＦ、ＸデコーダーＸ−ＤＥＣ、マルチプレクス回路ＭＬＰ、ＹアドレスカウンタＹＡＣ、データ入力バッファＤＩＢＵＦ、入力データ制御回路ＩＤＣ、データ出力バッファＤＯＢＵＦ、ＹデコーダーＹ−ＤＥＣ、Ｙゲート回路Ｙ−ＧＴ、データレジスタＤＴＲＥＧ、メモリアレイＭＡから構成されている。
図２０に、ＣＨＩＰ１（ＦＬＡＳＨ２）のフラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号Ｆ−／ＣＥがＬＯＷに、コマンドラッチイネーブル信号Ｆ−ＣＬＥがＨｉｇｈになり、ライトイネーブル信号Ｆ−／ＷＥが立ち上がった時、入出力信号Ｆ−ＩＯ１〜Ｆ−ＩＯ８より読み出し命令の命令コードＲｃｏｄｅを入力する。その後、アドレスラッチイネーブル信号Ｆ−ＡＬＥがＨｉｇｈとなり、ライトイネーブル信号Ｆ−／ＷＥの立ち上がりエッジで、入出力信号Ｆ−ＩＯ１〜Ｆ−ＩＯ８よりアドレス（ＣＡ１、ＣＡ２、ＳＡ１、ＳＡ２）を入力する。ＣＡ１とＣＡ２によりスタートアドレスが指定され、ＳＡ１とＳＡ２によりセクタアドレスが指定される。
入力したセクターアドレスに対応する１セクタ分のデータがメモリアレイＭＡからデータレジスタＤＴＲＥＧに転送される。データがメモリアレイＭＡからデータレジスタＤＴＲＥＧに転送されている間は、フラッシュメモリはビジーとなり、レディ・ビジー回路Ｒ／Ｂは、レディ／ビジィ信号Ｆ−Ｒ／ＢをＬｏｗにする。データレジスタＤＴＲＥＧへのデータ転送が終了したら、リードイネーブル信号Ｆ−／ＲＥに同期して、データレジスタＤＴＲＥＧ内のデータが、入力したスタートアドレスから順に１６ビットずつ読み出され、入出力信号Ｆ−ＩＯ１〜Ｆ−ＩＯ１６より出力される。
＜実施の形態例４＞
図２１は本発明を適用した第４の実施形態である。メモリモジュールＭＭ３と情報処理装置ＣＨＩＰ４（ＭＳ）とから構成される情報処理装置の実施形態を示したものである。以下におのおのについて説明する。
メモリモジュールＭＭ３はＣＨＩＰ１（ＦＬＡＳＨ３）とＣＨＩＰ３（ＤＲＡＭ３）とから構成される。ＣＨＩＰ１（ＦＬＡＳＨ３）は、不揮発性メモリであり、特に限定しないが、ＮＡＮＤインターフェースを（ＮＡＮＤ ＩＦ）装備している大容量フラッシュメモリである。
ＣＨＩＰ１（ＦＬＡＳＨ３）は、データを保持する不揮発性メモリアレイＭＡ、不揮発性メモリアレイＭＡからＳＲＡＭへのデータ転送を制御する転送制御回路ＦＣＴＬ３、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰ、ＳＲＡＭ、コントロールレジスタＳＲＥＧ、メモリマネージメント回路ＳＭＵから構成される。
メモリマネージメント回路ＳＭＵによって、ＳＲＡＭは、特に制限はないが、ブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置ＣＨＩＰ４（ＭＳ）を立ち上げるためのブートデータの格納用として、バッファ領域はＣＨＩＰ１（ＦＬＡＳＨ３）の不揮発性メモリアレイＭＡとＳＲＡＭ間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。
メモリアレイＭＡの構成には、主にＮＡＮＤ構成とＡＮＤ構成があり、どちらの構成も用いることができる。
ＣＨＩＰ３（ＤＲＡＭ３）は、ＣＨＩＰ１（ＦＬＡＳＨ３）とデータ転送を行うためのインターフェースと情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースを装備しているＤＲＡＭである。
情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のＤＲＡＭインターフェースがあり、メモリモジュールＭＭ２にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のＤＲＡＭインターフェースで、典型的に用いられているＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭのＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）を例に説明する。
ＣＨＩＰ３（ＤＲＡＭ３）とＣＨＩＰ１（ＦＬＡＳＨ３）とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、ＡＮＤインターフェース（ＡＮＤ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）があり、本実施の形態例ではどちらも用いることができる。本実施の形態例では、ＣＨＩＰ３（ＤＲＡＭ３）とＣＨＩＰ１（ＦＬＡＳＨ３）とのデータ転送を行うためのインターフェースはＮＡＮＤインターフェースとして説明を行う。
次にＣＨＩＰ３（ＤＲＡＭ３）の構成を説明する。ＣＨＩＰ３（ＤＲＡＭ３）は、データを保持するメモリバンク（Ｂ０，Ｂ１，Ｂ２，Ｂ３）と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路ＤＣＴＬ３から構成される。制御回路ＤＣＴＬ３は、コマンド・デコーダＣＤＥＣ、アクセス調停回路ＡＲＢ、メモリマネージメント回路ＤＭＵ、初期化回路ＩＮＴ、リフレッシュ制御回路ＲＥＦ、データバッファＢＵＦ、コントロールレジスタＤＲＥＧ、モードレジスタＭＲ、拡張モードレジスタＥＭＲ、フラッシュ制御回路ＤＦＣＯＮから構成される。
メモリマネージメント回路ＤＭＵによって、ＣＨＩＰ１（ＦＬＡＳＨ３）は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、ＣＨＩＰ３（ＤＲＡＭ３）は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はＣＨＩＰ１（ＦＬＡＳＨ３）からのデータをコピーするためのメモリとして利用される様に管理されている。 ＣＨＩＰ３（ＤＲＡＭ３）のメモリバンクＢ０とＢ１をコピー領域にＢ２とＢ３をワーク領域として割り当てることもできる。
情報処理装置ＣＨＩＰ４（ＭＳ）は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される。ＳＲＡＭコントローラはＳＲＡＭインターフェース（ＳＲＡＭ ＩＦ）でＣＨＩＰ１（ＦＬＡＳＨ３）のＳＲＡＭへアクセスを行い、データの読み書きを行う。ＤＲＡＭコントローラはＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＣＨＩＰ３（ＤＲＡＭ３）へ直接アクセスを行いデータの読み書きを行う。
このように、本実施の形態例では、ＣＨＩＰ１（ＦＬＡＳＨ３）はＳＲＡＭ、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内臓するため、不揮発性メモリアレイとＳＲＡＭ間のデータ転送を高速に行える。
ＣＨＩＰ３（ＤＲＡＭ３）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備し、ＮＡＮＤインターフェースは（ＮＡＮＤ ＩＦ）で直接ＣＨＩＰ１（ＦＬＡＳＨ２）へ接続でき、また、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続できるため、より高速にデータを読み出すことができる。
さらに、本メモリシステムを実現するためチップ数を削減できるため、低電力化、低コスト化が可能となる。
次に、本実施の形態例の動作を説明する。
電源が投入されると、ＣＨＩＰ１（ＦＬＡＳＨ３）およびＣＨＩＰ３（ＤＲＡＭ３）は、それぞれ自らを初期状態に設定する。
次に、転送制御回路ＦＣＴＬ３は、不揮発性メモリアレイＭＡの初期プログラム領域のデータを読み出しＳＲＡＭのブート領域へ転送する。
ＣＨＩＰ１（ＦＬＡＳＨ３）の不揮発性メモリアレイＭＡからのデータの読み出し時には、内蔵されたエラー検出訂正回路ＥＣＣによって高速に、データのエラー検出とエラー訂正が行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）は、ＳＲＡＭのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。
また、初期化回路ＩＮＴは、ＣＨＩＰ３（ＤＲＡＭ３）の初期化シーケンスとして、モードレジスタＭＲ、拡張モードレジスタＥＭＲへ所望の値を設定する。
情報処理装置ＣＨＩＰ４（ＭＳ）が自らの立ち上げを行っている間、転送制御回路ＦＣＴＬ３が、転送終了信号ＴＣを通じてＳＲＡＭのブート領域への転送が終了したことを伝える。その後、ＣＨＩＰ３（ＤＲＡＭ３）のフラッシュ制御回路ＤＦＣＯＮは、転送制御回路ＦＣＴＬ３を介して不揮発性メモリアレイＭＡのメインデータ領域のデータを順に読み出し、データバッファＢＵＦへ転送する。コマンド・デコーダーＣＤＥＣはデータバッファＢＵＦに保持されているデータを順にコピー領域に割り当てられているメモリバンク０（Ｂ０）へ転送する。データ転送が開始されると、リフレッシュ制御回路はメモリバンクに転送されたデータを保持するため、リフレッシュ動作を行う。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＲＡＭインターフェース（ＳＲＲＡＭ ＩＦ）から、ＣＨＩＰ１（ＦＬＡＳＨ３）のコントロールレジスタＳＲＥＧへロード命令が書き込まれると、不揮発性メモリアレイＭＡに保持されているメインデータ領域のデータが、ＳＲＡＭのバッファ領域へ転送される。また、ストア命令がコントロールレジスタＳＲＥＧへ書き込まれると、ＳＲＡＭのバッファ領域のデータが不揮発性メモリアレイＭＡのメインデータ領域へ転送される。
不揮発性メモリアレイＭＡへの、データの書き込み時には、内蔵されたアドレス代替処理回路ＲＥＰによって、高速に、書き込みが成功したかどうかがチェックされ、成功すれば書き込みを終了し、書き込みが失敗した時には、ＣＨＩＰ１（ＦＬＡＳＨ３）の代替領域ＦＲＥＰ内のアドレスを選択し、データを書き込む。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ・ＩＦ）から、ＣＨＩＰ３（ＤＲＡＭ）のコントロールレジスタＤＲＥＧへロード命令が書き込まれると、ＣＨＩＰ１（ＦＬＡＳＨ３）のメインデータ領域のデータが、直接、ＣＨＩＰ３（ＤＲＡＭ３）のコピー領域へ転送される。またストア命令がコントロールレジスタＤＲＥＧへ書き込まれると、ＣＨＩＰ３（ＤＲＡＭ３）のコピー領域のデータが直接、ＣＨＩＰ１（ＦＬＡＳＨ３）のメインデータ領域へ書き込まれる。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）で、ＣＨＩＰ３（ＤＲＡＭ３）のメモリバンク０（Ｂ０）に保持されているＣＨＩＰ１（ＦＬＡＳＨ３）データの読み出し命令とアドレスを入力すると、アクセス調停回路ＡＲＢは、 情報処理装置ＣＨＩＰ４（ＭＳ）からの読み出し命令を常に優先させ、ロード命令やストア命令によって、ＣＨＩＰ１（ＦＬＡＳＨ３）とＣＨＩＰ３（ＤＲＡＭ３）との間にデータ転送が発生していれば、これを停止する。その後、コマンド・デコーダーＣＤＥＣは、この読み出し命令を解読し、メモリバンク０（Ｂ０）からデータを読み出し、ＳＤＲＡＭインターフェースを通じて出力する。
また、本メモリモジュールＭＭ３のＣＨＩＰ１（ＦＬＡＳＨ３）とＣＨＩＰ３（ＤＲＡＭ３）とのデータ転送にＡＮＤインターフェース（ＡＮＤ ＩＦ）を用いた場合においても、本メモリモジュールを実現できるのは言うまでもない。
このように、本実施の形態例では、ＣＨＩＰ１（ＦＬＡＳＨ３）はＳＲＡＭ、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内臓するため、不揮発性メモリアレイとＳＲＡＭ間のデータ転送を高速に行える。
ＣＨＩＰ３（ＤＲＡＭ３）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備し、ＮＡＮＤインターフェースは（ＮＡＮＤ ＩＦ）で直接ＣＨＩＰ１（ＦＬＡＳＨ３）へ接続でき、また、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続できるため、より高速にデータを読み出すことができる。
さらに、本メモリシステムを実現するためのチップ数を削減できるため、低電力化、低コスト化が可能となる。
＜実施の形態例５＞
図２２は本発明を適用した第５の実施形態である。メモリモジュールＭＭ３と情報処理装置ＣＨＩＰ４（ＭＳ）とから構成される情報処理装置の実施形態を示したものである。以下におのおのについて説明する。
メモリモジュールＭＭ３はＣＨＩＰ１（ＦＬＡＳＨ４）とＣＨＩＰ３（ＤＲＡＭ４）とから構成される。ＣＨＩＰ１（ＦＬＡＳＨ４）は、不揮発性メモリであり、特に限定しないが、ＮＡＮＤインターフェースを（ＮＡＮＤ ＩＦ）装備している大容量フラッシュメモリである。
ＣＨＩＰ１（ＦＬＡＳＨ４）は、データを保持する不揮発性メモリアレイＭＡ、転送制御回路ＦＣＴＬ４、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰから構成される。
メモリアレイＭＡの構成には、主にＮＡＮＤ構成とＡＮＤ構成があり、どちらの構成も用いることができる。
ＣＨＩＰ３（ＤＲＡＭ４）は、ＣＨＩＰ１（ＦＬＡＳＨ４）とデータ転送を行うためのインターフェースと情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースを装備しているＤＲＡＭである。
情報処理装置ＣＨＩＰ４（ＭＳ）とのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のＤＲＡＭインターフェースがあり、メモリモジュールＭＭ４にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のＤＲＡＭインターフェースで、典型的に用いられているＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭのＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）を例に説明する。
ＣＨＩＰ３（ＤＲＡＭ４）とＣＨＩＰ１（ＦＬＡＳＨ４）とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、ＡＮＤインターフェース（ＡＮＤ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）があり、本実施の形態例ではどちらも用いることができる。本実施の形態例では、ＣＨＩＰ３（ＤＲＡＭ４）とＣＨＩＰ１（ＦＬＡＳＨ４）とのデータ転送を行うためのインターフェースはＮＡＮＤインターフェースとして説明を行う。
次にＣＨＩＰ３（ＤＲＡＭ４）の構成を説明する。ＣＨＩＰ３（ＤＲＡＭ４）は、データを保持するメモリバンク（Ｂ０，Ｂ１，Ｂ２，Ｂ３）と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路ＤＣＴＬ４から構成される。制御回路ＤＣＴＬ４は、コマンド・デコーダＣＤＥＣ、アクセス調停回路ＡＲＢ、メモリマネージメント回路ＤＭＵ、初期化回路ＩＮＴ、リフレッシュ制御回路ＲＥＦ、データバッファＢＵＦ、コントロールレジスタＤＲＥＧ、モードレジスタＭＲ、拡張モードレジスタＥＭＲ、フラッシュ制御回路ＤＦＣＯＮ、ＳＲＡＭから構成される。
メモリマネージメント回路ＤＭＵによって、ＣＨＩＰ１（ＦＬＡＳＨ４）は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、ＣＨＩＰ３（ＤＲＡＭ４）は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はＦＬＡＳＨからのデータをコピーするためのメモリとして利用される様に管理されている。 ＣＨＩＰ３（ＤＲＡＭ４）のメモリバンクＢ０とＢ１をコピー領域にＢ２とＢ３をワーク領域として割り当てることもできる。
さらに、ＳＲＡＭはブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置ＣＨＩＰ４（ＭＳ）を立ち上げるためのブートデータの格納用として、バッファ領域はＣＨＩＰ１（ＦＬＡＳＨ４）の不揮発性メモリアレイＭＡとＳＲＡＭ間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。
情報処理装置ＣＨＩＰ４（ＭＳ）は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される。ＤＲＡＭコントローラはＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＣＨＩＰ３（ＤＲＡＭ４）のＳＲＡＭおよびメモリバンク（Ｂ０，Ｂ１，Ｂ２，Ｂ３）へアクセスを行いデータの読み書きを行う。
このように、本実施の形態例では、ＣＨＩＰ１（ＦＬＡＳＨ４）は、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。
ＣＨＩＰ３（ＤＲＡＭ４）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備し、ＮＡＮＤインターフェースは（ＮＡＮＤ ＩＦ）で直接ＣＨＩＰ１（ＦＬＡＳＨ４）へ接続でき、また、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続できるため、より高速にデータを読み出すことができる。
本メモリシステムを実現するためのチップ数を削減できるため、低電力化、低コスト化が可能となる。
さらに、ＳＤＲＡＭインターフェースのみで、本メモリシステムは動作するため、情報処理装置ＣＨＩＰ４（ＭＳ）との接続端子を少なくでき、更なる低電力化、低コスト化が可能である。
次に、本実施の形態例の動作を説明する。
電源が投入されると、ＣＨＩＰ１（ＦＬＡＳＨ４）およびＣＨＩＰ３（ＤＲＡＭ４）は、それぞれ自らを初期状態に設定する。
次に、フラッシュ制御回路ＤＦＣＯＮは、不揮発性メモリアレイＭＡの初期プログラム領域のデータを読み出しＳＲＡＭのブート領域へ転送する。
ＣＨＩＰ１（ＦＬＡＳＨ４）の不揮発性メモリアレイＭＡからのデータの読み出し時には、内蔵されたエラー検出訂正回路ＥＣＣによって高速に、データのエラー検出とエラー訂正が行われる。
情報処理装置ＣＨＩＰ４（ＭＳ）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＳＲＡＭのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。
また、初期化回路ＩＮＴは、ＣＨＩＰ３（ＤＲＡＭ４）の初期化シーケンスとして、モードレジスタＭＲ、拡張モードレジスタＥＭＲへ所望の値を設定する。
次に、ＣＨＩＰ３（ＤＲＡＭ４）のフラッシュ制御回路ＤＦＣＯＮは、転送制御回路ＦＣＴＬ４を介して不揮発性メモリアレイＭＡのメインデータ領域のデータを順に読み出し、データバッファＢＵＦへ転送する。コマンド・デコーダーＣＤＥＣはデータバッファＢＵＦに保持されているデータを順にコピー領域に割り当てられているメモリバンク０（Ｂ０）へ転送する。データ転送が開始されると、リフレッシュ制御回路ＲＥＦはメモリバンク０（Ｂ０）に転送されたデータを保持するため、リフレッシュ動作を行う。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、ＣＨＩＰ１（ＦＬＡＳＨ４）のコントロールレジスタＳＲＥＧへロード命令が書き込まれると、不揮発性メモリアレイＭＡに保持されているメインデータ領域のデータが、ＳＲＡＭのバッファ領域へ転送される。また、ストア命令がコントロールレジスタＳＲＥＧへ書き込まれると、ＳＲＡＭのバッファ領域のデータが不揮発性メモリアレイＭＡのメインデータ領域へ転送される。
不揮発性メモリアレイＭＡへの、データの書き込み時には、内蔵されたアドレス代替処理回路ＲＥＰによって、高速に、書き込みが成功したかどうかがチェックされ、成功すれば書き込みを終了し、書き込みが失敗した時には、ＣＨＩＰ１（ＦＬＡＳＨ４）の代替領域ＦＲＥＰ内のアドレスを選択し、データを書き込む。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、ＣＨＩＰ３（ＤＲＡＭ４）のコントロールレジスタＤＲＥＧへロード命令が書き込まれると、ＣＨＩＰ１（ＦＬＡＳＨ４）のメインデータ領域のデータがＣＨＩＰ３（ＤＲＡＭ４）のコピー領域へ転送される。またストア命令がコントロールレジスタＤＲＥＧへ書き込まれると、ＣＨＩＰ３（ＤＲＡＭ４）のコピー領域のデータが直接、ＣＨＩＰ１（ＦＬＡＳＨ４）のメインデータ領域へ書き込まれる。
情報処理装置ＣＨＩＰ４（ＭＳ）より、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）で、ＣＨＩＰ３（ＤＲＡＭ４）のメモリバンク０（Ｂ０）に保持されているＣＨＩＰ１（ＦＬＡＳＨ４）データの読み出し命令とアドレスを入力すると、アクセス調停回路ＡＲＢは、情報処理装置ＣＨＩＰ４（ＭＳ）からの読み出し命令を常に優先させ、ロード命令やストア命令によって、ＣＨＩＰ１（ＦＬＡＳＨ４）とＣＨＩＰ３（ＤＲＡＭ４）との間にデータ転送が発生していれば、これを停止する。その後、コマンド・デコーダーＣＤＥＣは、この読み出し命令を解読し、メモリバンク０（Ｂ０）からデータを読み出し、ＳＤＲＡＭインターフェースを通じて出力する。
また、本メモリモジュールＭＭ４のＣＨＩＰ１（ＦＬＡＳＨ４）とＣＨＩＰ３（ＤＲＡＭ４）とのデータ転送にＡＮＤインターフェース（ＡＮＤ ＩＦ）を用いた場合においても、本メモリモジュールを実現できるのは言うまでもない。
このように、本実施の形態例では、ＣＨＩＰ１（ＦＬＳＨ４）は、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。
ＣＨＩＰ３（ＤＲＡＭ２）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）とＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）を装備し、ＮＡＮＤインターフェースは（ＮＡＮＤ ＩＦ）で直接ＣＨＩＰ１（ＦＬＡＳＨ４）へ接続でき、また、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）は直接、情報処理装置ＣＨＩＰ４（ＭＳ）へ接続できるため、より高速にデータを読み出すことができる。
本メモリシステムを実現するためのチップ数を削減できるため、低電力化、低コスト化が可能となる。
さらに、ＳＤＲＡＭインターフェースのみで、本メモリシステムは動作するため、情報処理装置ＣＨＩＰ４（ＭＳ）との接続端子を少なくでき、更なる低電力化、低コスト化が可能である。
図２３は、本実施例での、メモリマネージメント回路ＤＭＵによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発メモリの記憶領域が１２８Ｍｂｉｔ＋４Ｍｂｉｔ（４Ｍｂｉｔは代替領域）、ＤＲＡＭの記憶領域が２５６Ｍｂｉｔ、ＳＲＡＭが８ｋｂｉｔ、コントロールレジスタＳＲＥＧおよびＤＲＥＧのそれぞれが１ｋｂｉｔであるメモリモジュールを例に代表的なメモリマップを説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から入力したアドレスを元に、メモリマネージメント回路ＤＭＵは、コントロールレジスタＤＲＥＧ（１ｋｂ）、ＤＲＡＭのワーク領域ＷＫ（１２８Ｍｂｉｔ）、ＤＲＡＭのコピー領域ＣＰ（１２８Ｍｂｉｔ）、コントロールレジスタＳＲＥＧ、ＳＲＡＭ、ＦＬＡＳＨの（１２８Ｍｂｉｔ）へのアドレスを変換したメモリマップを示す。
特に制限はないが、メモリマップのアドレス空間の下部から、ＳＲＡＭ、コントロールレジスタＳＲＥＧ、ＤＲＡＭのバンク０（ＢＡＮＫ０）、バンク１（ＢＡＮＫ１）、バンク２（ＢＡＮＫ２）、バンク３（ＢＡＮＫ３）、コントロールレジスタＤＲＥＧがマッピングされている。
ＳＲＡＭは、ブート領域ＳＢｏｏｔとバッファ領域ＳＢＵＦに分かれている。
ＤＲＡＭのバンク０（ＢＡＮＫ０）及びバンク１（ＢＡＮＫ１）はコピー領域ＣＰに、バンク２（ＢＡＮＫ２）及びバンク３（ＢＡＮＫ３）はワーク領域ＷＫにマッピングされている。コピー領域ＣＰは、ＦＬＡＳＨのデータが転送され保持される領域である。ワーク領域ＷＫは、ワークメモリとして利用される領域である。また、バンク１（ＢＡＮＫ１）のコピー領域ＣＰには初期自動転送領域ＣＩＰが含まれている。
ＦＬＡＳＨは、メインデータ領域ＦＭ、初期プログラム領域Ｆｂｏｏｔおよび代替領域ＦＲＥＰとに分かれている。また、ＦＬＡＳＨのメインデータ領域ＦＭには、電源投入時にＤＲＡＭへ自動転送される初期自動転送領域ＩＰが含まれている。
ＦＬＡＳＨのメインデータ領域ＦＭには、プログラムやデータが格納されている。また、ＦＬＡＳＨは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域ＦＲＥＰはこのように不良となった初期プログラム領域Ｆｂｏｏｔやメインデータ領域ＦＭのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、ＦＬＡＳＨが保証する信頼性が確保できるように決めると良い。
電源投入後、先ず、ＦＬＡＳＨの初期プログラム領域ＦＢｏｏｔ内のデータはＳＲＡＭのブート領域ＳＢｏｏｔへ転送される。情報処理回路ＣＨＩＰ４（ＭＳ）は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）でＳＲＡＭのブート領域ＳＢｏｏｔのデータを読み出し、自らを立ち上げる。
次に、ＦＬＡＳＨの初期自動転送領域ＩＰのデータはＤＲＡＭの初期自動転送領域ＣＩＰへ転送される。
ロード命令（Ｌｏａｄ）によるＦＬＡＳＨからＤＲＡＭへのデータ転送を説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、コントロールレジスタＤＲＥＧにロード命令が書きこまれると、メモリマネージメント回路ＭＵが設定したメモリマップに従い、ＦＬＡＳＨのメインデータ領域のデータがＤＲＡＭのコピー領域へ転送される。
ストア命令（Ｓｔｏｒｅ）によるＤＲＡＭからＦＬＡＳＨへのデータ転送を説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、コントロールレジスタＤＲＥＧにストア命令が書きこまれると、メモリマネージメント回路ＭＵが設定したメモリマップに従い、ＤＲＡＭのコピー領域のデータがＦＬＡＳＨのメインデータ領域へ転送される。
次に、ＤＲＡＭからのデータの読み出しについて説明する。
ＳＤＲＡＭインターフェースからＤＲＡＭのバンク０（ＢＡＮＫ０）内のアドレスとリード命令が入力されると、ＤＲＡＭのバンク０（ＢＡＮＫ０）内のアドレスを選択し、データを読み出すことができる。つまり、ＦＬＡＳＨのデータをＤＲＡＭと同じ速度で読み出すことができる。他のバンク（バンク１、バンク２、バンク３）についても同様にデータを読み出すことができる。
次に、ＤＲＡＭへのデータの書きこみについて説明する。
ＳＤＲＡＭインターフェースからＤＲＡＭのバンク１（ＢＡＮＫ１）内のアドレスと書き込み命令が入力されると、ＤＲＡＭのバンク１（ＢＡＮＫ１）内のアドレスを選択し、データを書きこむことができる。つまり、ＦＬＡＳＨのデータをＤＲＡＭと同じ速度で書きこむことができる。他のバンク（バンク３、バンク２、バンク０）についても同様にデータを書きこむことができる。
ロード命令（ＳＬｏａｄ）によるＦＬＡＳＨからＳＲＡＭへのデータ転送を説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、コントロールレジスタＳＲＥＧにロード命令（ＳＬｏａｄ）が書きこまれると、メモリマネージオント回路ＤＭＵが設定したメモリマップに従い、ＦＬＡＳＨのデータがＳＲＡＭのバッファ領域へ転送される。
ストア命令（ＳＳｔｏｒｅ）によるＳＲＡＭからＦＬＡＳＨへのデータ転送を説明する。
ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）から、コントロールレジスタＳＲＥＧにストア命令が書きこまれると、メモリマネージメント回路ＤＭＵが設定したメモリマップに従い、ＳＲＡＭのバッファ領域のデータがＦＬＡＳＨへ転送される。
次に、ＳＲＡＭからのデータの読み出しについて説明する。
ＳＤＲＡＭインターフェースから、ＳＲＡＭを選択するアドレスとリード命令が入力されると、ＳＲＡＭを選択し、データを読み出すことができる。
次に、ＳＲＡＭへのデータの書きこみについて説明する。
ＳＤＲＡＭインターフェースからＳＲＡＭを選択するアドレスと書き込み命令が入力されると、ＳＲＡＭを選択し、データを書き込むことができる。
このように、すべてのデータ転送は、ＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）によって行われる。
＜実施の形態例６＞
図２４は本発明を適用した第６の実施形態である。メモリモジュールＭＭ５と情報処理装置ＣＨＩＰ４（ＭＳ）とから構成されるメモリシステムの実施形態を示したものである。以下におのおのについて説明する。
メモリモジュールＭＭ５はＣＨＩＰ１（ＦＬＡＳＨ４）とＣＨＩＰ２（ＤＲＡＭ４）、ＣＨＩＰ３（ＤＲＡＭ４）とから構成される。ＣＨＩＰ１（ＦＬＡＳＨ４）は、図２２で説明した不揮発性メモリと同様のメモリであり、ＮＡＮＤインターフェースを（ＮＡＮＤ ＩＦ）装備している。
ＣＨＩＰ２（ＤＲＡＭ４）とＣＨＩＰ３（ＤＲＡＭ４）は、まったく同じＤＲＡＭであり、図２２で説明したＤＲＡＭに、マスター選択信号ＭＳＬを付加したＤＲＡＭである。ＤＦＣＯＮはＣＨＩＰ１（ＦＬＡＳＨ４）とのデータ転送を制御するフラッシュ制御回路である。
本メモリモジュールＭＭ５はＤＲＡＭの記憶容量を増やす目的でＤＲＡＭを２チップ用いている実施例である。
ＣＨＩＰ２（ＤＲＡＭ４）およびＣＨＩＰ３（ＤＲＡＭ４）とＣＨＩＰ１（ＦＬＡＳＨ４）との間のデータ転送はＮＡＮＤインターフェース（ＮＡＮＤ ＩＦ）で行われ。また、ＣＨＩＰ２（ＤＲＡＭ４）およびＣＨＩＰ３（ＤＲＡＭ４）と情報処理装置ＣＨＩＰ４（ＭＳ）との間のデータ転送はＳＤＲＡＭインターフェース（ＳＤＲＡＭ ＩＦ）で行われる。
マスター選択信号ＭＳＬは、ＣＨＩＰ２（ＤＲＡＭ４）およびＣＨＩＰ３（ＤＲＡＭ４）が、主体的にＣＨＩＰ１（ＦＬＡＳＨ４）へアクセスを行うのかどうかを選択する信号である。
ＣＨＩＰ２（ＤＲＡＭ４）ではマスター選択信号ＭＳＬを電源端子ＶＤＤに接続し、主体的にＣＨＩＰ１（ＦＬＡＳＨ４）へアクセスするマスターＤＲＡＭとなる。ＣＨＩＰ３（ＤＲＡＭ４）ではマスター選択信号ＭＳＬを接地端子ＶＳＳ（０Ｖ）に接続し、主体的にＣＨＩＰ１（ＦＬＡＳＨ４）へは主体的にアクセスしないスレーブＤＲＡＭとなる。
マスターＤＲＡＭとなったＣＨＩＰ２（ＤＲＡＭ４）では、フラッシュ制御回路ＤＦＣＯＮがＣＨＩＰ１（ＦＬＡＳＨ４）とのデータ転送のために制御信号を発生する。
スレーブＤＲＡＭとなったＣＨＩＰ２（ＤＲＡＭ４）では、ＣＨＩＰ２（ＤＲＡＭ４）内のフラッシュ制御回路ＤＦＣＯＮはＣＨＩＰ１（ＦＬＡＳＨ４）とのデータ転送のために制御信号やデータを発生せず、ＣＨＩＰ２（ＤＲＡＭ４）のフラッシュ制御回路ＤＦＣＯＮが発生する制御信号を用いて、ＣＨＩＰ１（ＦＬＡＳＨ４）とのデータ転送を行う。
フラッシュメモリへ主体的にアクセスするマスターＤＲＡＭが複数あると、フラッシュメモリへの制御信号が競合状態となり、フラッシュメモリとＤＲＡＭとの間のデータ転送がうまくいかず、複数のＤＲＡＭチップを用て記憶容量を増大することが困難となる。本実施の形態によれば、マスター選択信号ＭＳＬを設けることによって、マスターＤＲＡＭとスレーブＤＲＡＭを選択でき、複数のＤＲＡＭチップを用いて記憶容量を増大することができるため、携帯機器の要求に柔軟に対応できる。
＜実施の形態例７＞
図２５は本発明における第７の実施の形態例を示したものである。図２５（ａ）は上面図であり、図２５（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２が搭載されている。ＣＨＩＰＭ１は不揮発性メモリで、ＣＨＩＰＭ２はＤＲＡＭである。本マルチチップ・モジュールにより、図２１で示すメモリモジュールＭＭ３および、図２２で示すメモリモジュールＭＭ４を１つの封止体に集積できる。
ＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続される。
チップの搭載された基盤ＰＣＢの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー（ＣＯＶＥＲ）を使用しても良い。
本実施の形態例ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小きなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基盤ＰＣＢ間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
＜実施の形態例８＞
図２６は本発明における第８の実施の形態例を示したものである。図２６（ａ）は上面図であり、図２６（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
本実施の形態のマルチチップ・モジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰ２ＭはＤＲＡＭである。ＣＨＩＰ３Ｍは、中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される情報処理装置、あるいはＣＨＩＰ１ＭとＣＨＩＰ２Ｍのデータ転送を制御する制御回路である。
本マルチチップ・モジュールにより、図１で示すメモリモジュールＭＭ、図１４で示すメモリモジュールＭＭ、図１７で示すメモリモジュールＭＭ１、図１８で示すメモリモジュールＭＭ２、図２１で示すメモリシステム、図２２でメモリシスを１つの封止体に集積できる。
ＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。ＣＨＩＰＭ１とＣＨＩＰＭ２はボンディングワイヤ（ＰＡＴＨ３）で接続される。また、ＣＨＩＰＭ３の実装および配線にボールグリッドアレイが用いられている。
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、ＣＨＩＰＭ３と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
＜実施の形態例９＞
図２７は本発明に係るマルチチップ・モジュールの第９の実施の形態例を示したものである。図２７（ａ）は上面図であり、図２７（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３、ＣＨＩＰＭ４が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ３はＤＲＡＭである。ＣＨＩＰＭ２はＣＨＩＰＭ１とＣＨＩＰＭ２のデータ転送を制御する制御回路であり、ＣＨＩＰＭ４は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される情報処理装置である。
本実装方法では、図１で示すメモリシステム、図１４で示すメモリシステムモジュール、図１７で示すメモリシステムおよび図１８で示すメモリシステムを１つの封止体に集積できる。
ＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ４）で接続され、ＣＨＩＰＭ３と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続されている。
ＣＨＩＰＭ１とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ３）で接続され、ＣＨＩＰＭ２とＣＨＩＰＭ３はボンディングワイヤ（ＰＡＴＨ５）で接続される。
ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。
本実装方法ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。
チップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。
さらに、ＣＨＩＰＭ４と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
＜実施の形態例１０＞
図２８は本発明に係るメモリシステムの第１０の実施の形態例を示したものである。図２８（ａ）は上面図であり、図２８（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２およびＣＨＩＰＭ３はＤＲＡＭである。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
本実装方法では、図２４で示すモジュールＭＭ５を１つの封止体に集積できる。
ＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続され、ＣＨＩＰＭ３と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。
本実施の形態例ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。
また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。
各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
＜実施の形態例１１＞
図２９は本発明に係るメモリシステムの第１１の実施の形態例を示したものである。図２９（ａ）は上面図であり、図２９（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰＭ１、ＣＨＩＰＭ２、ＣＨＩＰＭ３、ＣＨＩＰＭ４が搭載されている。ＣＨＩＰＭ１は不揮発性メモリ、ＣＨＩＰＭ２およびＣＨＩＰＭ３はＤＲＡＭである。ＣＨＩＰＭ４は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される情報処理装置である。
本マルチチップ・モジュールでは、図２４で示すメモリシステムを１つの封止体に集積できる。
ＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ１）で接続され、ＣＨＩＰＭ３と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。
ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。
本実施の形態例ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。ＣＨＩＰＭ４と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。
＜実施の形態例１２＞
図３０に、本発明に係るメモリモジュールを利用した携帯電話機の第１２の実施の形態例を示す。携帯電話は、アンテナＡＮＴ、無線ブロックＲＦ、ベースバンドブロックＢＢ、音声コーデックブロックＳＰ、スピーカーＳＫ、マイクロホンＭＫ、プロセッサＣＰＵ、液晶表示部ＬＣＤ、キーボードＫＥＹおよび本発明のメモリモジュールＭＥＭで構成される。
通話時の動作を説明する。
アンテナＡＮＴを通って受信された音声は無線ブロックＲＦで増幅され、ベースバンドブロックＢＢへ入力される。ベースバンドブロックＢＢでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理おこない、音声コーデックブロックＳＰへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーＳＫに出力すると、スピーカーから相手の声が聞こえる。
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
メモリモジュールＭＥＭには、基本プログラム、アプリケーションプログラム（メール、Ｗｅｂブラウザ、音楽再生、ゲームなど）が格納されている。
キーボードより、Ｗｅｂブラウザの起動を指示すると、メモリモジュールＭＥＭ内のＦＬＡＳＨに格納されているＷｅｂブラウザのプログラムが、同じメモリモジュール内のＤＲＡＭへと転送される。ＤＲＡＭへの転送が終了するとプロセッサＣＰＵはＤＲＡＭ内のＷｅｂブラウザのプログラムを実行し、液晶表示ＬＣＤにＷｅｂララウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードＫＥＹより指示すると、音楽データは、アンテナＡＮＴを通って受信され、無線ブロックＲＦで増幅され、ベースバンドブロックＢＢへ入力される。ベースバンドブロックＢＢでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理おこなう。最終的に、デジタル信号化された音楽デーたはメモリモジュールＭＥＭのＤＲＡＭへ一旦、格納され、ＦＬＡＳＨへと転送される。
次に、キーボードＫＥＹより、音楽再生プログラムの起動を指示するとメモリモジュールＭＥＭ内のＦＬＡＳＨに格納されている音楽再生プログラムが、同じメモリモジュール内のＤＲＡＭへと転送される。ＤＲＡＭへの転送が終了するとプロセッサＣＰＵはＤＲＡＭ内の音声再生プログラムを実行し、液晶表示ＬＣＤに音楽再生プログラムが表示される。
キーボードＫＥＹより、ＤＲＡＭへダウンロードした音楽データを聞くための指示を行うと、プロセッサＣＰＵは音楽再生プログラムを実行し、ＤＲＡＭに保持している音楽データを処理し、最終的にスピーカーＳＫから音楽が聞こてくる。
このとき、本発明のメモリモジュールは大容量のＤＲＡＭを用いているため、Ｗｅｂブラウザと音楽再生プログラムはＤＲＡＭに保持されており、どちらのプログラムもＣＰＵによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。
Ｗｅｂのブラウザを停止した場合でも、メモリモジュール内のＤＲＡＭには保持しているため、再起動時はすぐに起動することができる。
キーボードより電源遮断の指示が入力されると、メモリモジュールは、ＳＲＡＭのみ動作させ、最低限のデータ時保持を行い、消費電力を極端に小さくできる。
このように、本発明に係るメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケーションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。
＜実施の形態例１３＞
図３１に、本発明に係るメモリシステムを利用した携帯電話機の第１３の実施の形態例を示す。携帯電話は、アンテナＡＮＴ、無線ブロックＲＦ、ベースバンドブロックＢＢ、音声コーデックブロックＳＰ、スピーカーＳＫ、マイクロホンＭＫ、プロセッサＣＰＵ、液晶表示部ＬＣＤ、キーボードＫＥＹおよび、プロセッサＣＰＵとメモリモジュールＭＥＭを１つの封止体に集積した本発明のメモリシステムＳＬで構成される。
本発明のメモリシステムＳＬでを用いることによって、部品点数を削減できるため、低コスト化ができ、携帯電話の信頼性が向上する、携帯電話機を構成する部品の実装面積を小さくでき、携帯電話小型化ができる。

Claims (21)

  1. 不揮発性メモリと、ダイナミックランダムアクセスメモリと、スタティックランダムアクセスメモリと、前記不揮発性メモリと前記ダイナミックランダムアクセスメモリ及び前記スタティックランダムアクセスメモリとの間でアクセスを行う制御回路とを含むメモリモジュールであって、
    前記メモリモジュールの外部からダイナミックランダムアクセスメモリヘアクセスするためのダイナミックランダムアクセスメモリインターフェースと、スタティックランダムアクセスメモリヘアクセスするためのスタティックランダムアクセスメモリインターフェースとを有し、
    前記ダイナミックランダムアクセスメモリは、複数のメモリインターフェースを装備し、
    前記ダイナミックランダムアクセスメモリが装備する前記複数のメモリインターフェースは、前記ダイナミックランダムアクセスメモリインターフェースと、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリに情報を転送するためのインターフェースである不揮発性メモリインターフェースとを含み、
    前記不揮発性メモリから前記ダイナミックランダムアクセスメモリに転送された情報は、前記ダイナミックランダムアクセスメモリインターフェースから出力され、前記不揮発性メモリから前記スタティックランダムアクセスメモリに転送された情報は、前記スタティックランダムアクセスメモリインターフェースから出力される
    ことを特徴とするメモリモジュール。
  2. 請求項１において、
    電源投入直後、前記不揮発牲メモリの所定のアドレス領域のデータをスタティックランダムアクセスメモリへ転送する
    ことを特徴とするメモリモジュール。
  3. 請求項１において、
    電源投入直後、前記不揮発性メモリの所定のアドレス領域のデータをダイナミィックランダムアクセスメモリへ転送する
    ことを特徴とするメモリモジュール。
  4. 請求項１において、
    前記不揮発性メモリと前記ダイナミックランダムアクセスメモリとの間のデータ転送は、前記ダイナミックランダムアクセスメモリインターフェースからの命令によって行われる
    ことを特徴とするメモリモジュール。
  5. 請求項１において、
    前記不揮発性メモリと前記スタティックランダムアクセスメモリとの間のデータ転送は、前記スタティックランダムアクセスメモリインターフェースからの命令によって行われる
    ことを特徴とするメモリモジュール。
  6. 請求項１において、
    前記不揮発性メモリから前記スタティックランダムアクセスメモリおよびダイナミックランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送する
    ことを特徴とするメモリモジュール。
  7. 請求項１において、
    前記スタティックランダムアクセスメモリおよびダイナミックランダムアクセスメモリから前記不揮発性メモリへのデータ転送は、アドレス代替処理が行われる
    ことを特徴とするメモリモジュール。
  8. 請求項１において、
    前記不揮発性メモリには、ブートプログラムを保持する
    ことを特徴とするメモリモジュール。
  9. 請求項１において、
    前記不揮発性メモリから前記ダイナミックランダムアクセスメモリへ動作電源が投入された初期に転送されるデータの範囲を示す転送範囲データが、前記不揮発性メモリに保持されている
    ことを特徴とするメモリモジュール。
  10. 請求項１において、
    前記不揮発性メモリと前記ダイナミッグランダムアクセスメモリは同程度のメモリ容量であり、前記スタティックランダムアクセスメモリは不揮発性メモリの1/1000以下のメモリ容量である
    ことを特徴とするメモリモジュール。
  11. 請求項１において、
    前記メモリモジュール内部で前記ダイナミックランダムアクセスメモリのデータ保持動作を行う
    ことを特徴とするメモリモジュール。
  12. 請求項１において、
    前記メモリモジュールの外部よりのアクセスが第１優先、前記メモリモジュール内部でのダイナミックランダムアクセスメモリのデータ保持動作を第２優先、前記不揮発性メモリとスタティックランダムアクセスメモリおよびダイナミックランダムアクセスメモリとの間のデータ転送を第３優先とする
    ことを特徴とするメモリモジュール。
  13. 請求項１において、
    前記ダイナミックランダムアクセスメモリはクロック同期型ＤＲＡＭであり、前記メモリモジュール外部からの前記不揮発性メモリおよび前記ダイナミックランダムアクセスメモリへのアクセスはクロック同期型ＤＲＡＭのインターフェースである
    ことを特徴とするメモリモジュール。
  14. 請求項１において、
    前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであり、前記ダイナミックランダムアクセスメモリはクロック同期型ＤＲＡＭである
    ことを特徴とするメモリモジュール。
  15. 請求項１において、
    前記不揮発性メモリはＡＮＤ型フラッシュメモリであり、前記ダイナミックランダムアクセスメモリはクロック同期型ＤＲＡＭである
    ことを特徴とするメモリモジュール。
  16. 請求項１において、
    前記不揮発性メモリは、エラー検出とエラー訂正およびアドレス代替処理を行うことを特徴とするメモリモジュール。
  17. 請求項１において、
    前記ダイナミックランダムアクセスメモリは、前記メモリモジュール外部からのアクセスを処理するための制御回路と、前記不揮発性メモリへ主体的にアクセスを行うための制御回路を装備するダイナミックランダムアクセスメモリである
    ことを特徴とするメモリモジュール。
  18. 請求項１において、
    前記ダイナミックランダムアクセスメモリは、前記不揮発性メモリに対して、主体的にアクセスを行う制御回路と、従属的にアクセスを処理する回路とを装備する
    ことを特徴とするメモリモジュール。
  19. 請求項１において、
    前記不揮発性メモリはスタティックランダムアクセスメモリとエラー検出訂正回路とアドレス代替処理回路を装備している
    ことを特徴とするメモリモジュール。
  20. 請求項１において、
    前記不揮発性メモリは、複数のメモリインターフェースを装備する
    ことを特徴とするメモリモジュール。
  21. 不揮発性メモリと、ダイナミックランダムアクセスメモリと、スタティックランダムアクセスメモリと、前記不揮発性メモリと前記ダイナミックランダムアクセスメモリ及び前記スタティックランダムアクセスメモリとの間でアクセスを行う制御回路とを含むメモリモジュールと情報処理装置とを有し、
    前記情報処理装置は、スタティックメモリインターフェースを介して、前記メモリモジュール内の前記不揮発性メモリからスタティックランダムアクセスメモリに転送された情報の読み出しを行い、ダイナミックランダムアクセスメモリインターフェースを介して前記メモリモジュール内の前記不揮発性メモリからダイナミックランダムアクセスメモリに転送された情報の読み出しを行い、
    前記ダイナミックランダムアクセスメモリは、複数のメモリンターフェースを装備し、
    前記ダイナミックランダムアクセスメモリが装備する前記複数のメモリインターフェースは、前記ダイナミックランダムアクセスメモリインターフェースと、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリに情報を転送するためのインターフェースである不揮発性メモリインターフェースとを含む
    こと特徴とするメモリシステム。
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