JPH0338725A

JPH0338725A - データ処理装置及びマイクロプロセッサ

Info

Publication number: JPH0338725A
Application number: JP1174883A
Authority: JP
Inventors: Toyohiko Yoshida; 豊彦吉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-07-05
Filing date: 1989-07-05
Publication date: 1991-02-19
Also published as: US6205536B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は高速なバスプロトコルにより効率よくメモリを
アクセスすることを可能としたデータ処理装置及びその
マイクロプロセソサに関し、更に詳述すれば、アドレス
バスとデータバスと命令バスとを備え、アドレスバスに
てデータアドレスと命令アドレスとの双方を転送し、デ
ータバスにてデータを転送し、命令バスにて命令を転送
することにより、効率よくメモリアクセスを実行し得る
データ処理装置及びそのマイクロプロセソサに関する。

［従来の技術］データ処理装置の高性能化に伴い、そのマイクロプロセ
ソサとメモリとを接続するデータバスの幅は４ビソト、
８ビソト１６ビソト、３２ビソトと次第に拡張されてき
た。データ処理装置では処理速度が増大するに伴って、
処理対象の命令とその命令のオペランドとなるデータと
をメモリからマイクロプロセソサへ供給する能力がシス
テム全体のデータ処理能力に大きな影響を及ぼすように
なる。

例えば４バイトのメモリオペランドと４バイトのレジス
フオペランドとの演算を行い、処理結果をレジスフに格
納する４ハイ１−の命令を１クロソクで処理するために
は、オペランドとなる４ハイドのデータと命令となる４
バイトのコードとが１クロソク以内にメモリからマイク
ロプロセソサへ転送される必要がある。このため、オペ
ランドを転送するデータバスと命令コードを転送する命
令バスとを別々に備えたデータ処理装置も開発されてい
る。

このようなデータバスと命令バスとを独立して備えたデ
ータ処理装置としては、マイクロプロセソサに例えばア
ドバンスト・マイクロデバイス社製の”４ｍ２９０００
″あるいはフェアチャイルド社製の”ＣＬＩＰＰＥＲ”
を使用した例がある。これらのデータ処理装置が有する
機能は例えば「°゛＾ｍ２９０００　Ｕｓｅｒ’ｓｍａ
ｎｕａ＋、”　Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖ
ｉｃｅｓ＋　１９８７．」あるいは「ＣＬＩＰＰＩ！Ｒ
Ｍｏｄｕｌｅ　Ｐｒｏｄｕｃｔ　Ｄｅｓｃｒｉｐｔｉｏ
ｎＦａｒｃｈｉｌｄ、　１９８５Ｊに詳しく記載されて
いる。

“へｍ２９０００″は３２ヒ゛ノドの命令ハスと３２ピ
ントのデータバスと３２ピントのアドレスバスとを備え
ており、命令をアクセスする際は命令アドレスをア５ドレスハスから出力し、命令を命令ハスから入力する。

データをアクセスする際はデータアドレスをアドレスバ
スから出力し、データをデータバスで入出力する。命令
及びデータを１つのアドレスに刻して連続して複数回ア
クセスするバースト転送モードもサポートされている。

”ＣＬＩＰＰＥＲ”は命令アドレスを出力し命令コード
を入力する３２ビツトのアドレス命令コードマルチブレ
ソクスバスとデータアドレスを出力しデータを入出力す
る３２ビツトのアドレスデークマルチプレソクスバスと
を備えている。

また、アドレスをメモリアクセスサイクルに先立って出
力し、メモリアクセス時間を一定に保ったまま、命令及
びデータの転送速度の向上を図ったアドレスバイプライ
ニングという方法も提案されている。このようなアドレ
スパイプライニングの機能は例えばインテル社製１８０
３８６が備えており、「″８０３Ｂ６　１１１ＧＩＩ　
　Ｐ［１ＲＦＯＲ−へＭＣＩ！　　ＭＩＣＲＯＰＲＯＣ
［！５ＳＯＲＷＩＴＩＩＩＮＴＨＧＲＡＴＥＤ　　ＭＥ
ＭＯＲＹ　　ＭＡＮＡＧ［ｉＭＥＮＴ”、　　Ｉｎｔｅ
ｌ　　Ｃｏｒｐｏｒａｔｉｏｎ、　１９８５．　Ｊにそ
の機能が詳しく記載されてい６る。

第７図に命令のアクセスとデータのアクセスをそれぞれ
独立に行うため命令アドレスバス８１と命令バス８２と
データアドレスバス８４とデータバス８５とを備えたマ
イクロプロセツサをＣＰＬＩ７１とし、命令キャソシュ
７２とデータキャソシュ７３とを備えた従来のデータ処
理装置の一構成例を示ず。

ＣＰＵ７１は命令アドレスバス８１と命令バス８２とを
用い、命令制御バス８３で制御信号を送受して命令キャ
ソシュ７２をアクセスする。またＣＰＵ７１はデータア
ドレスバス８４とデータバス８５とを用い、データ制御
バス８６で制御信号を送受してデータキャノシュ７３を
アクセスする。キャソシュミスが生した場合、ＣｐＨ７
１はメモリアドレスバス８７とメモリテークバス８９と
を用い、メモリ制御バス８８で制御信号を送受して、命
令キャソシュ７２あるいはデータキャソシュ７３が主メ
モリ７４をアクセスする。

［発明が解決しようとする課題］上述の如く、従来のデータ処理装置においてもバスの転
送能力を向上されるための種々の工夫がなされてきた。

しかし、バスのビット数を増加したり、バスの本数を増
加したりすることは配線数の増加を招来し、マイクロプ
ロセソサ及びそれを使用するデータ処理装置、更にはデ
ータ処理装置が組込まれたシステムのコスト上昇を招く
。またバスの転送能力を増大する目的で、１回のバスア
クセスのクロソク数を少なくすると、より高速な回路が
必要となりやはりシステムコストの上昇を招来する。

“８ｍ２９０００”をマイクロプロセソサとして使用し
たデータ処理装置では、１つのアドレスバスを命令アク
セスとデータアクセスとの両用に使用し、命令のアクセ
ス時にはデータをアクセスせず、データのアクセス中に
は命令をアクセスしない。バーストモードでも第１アク
セスではこの関係は同様である。このため、命令とデー
タとを交互に１つずつアクセスする場合、命令バスとデ
ータバスとが別々に存在するにもかかわらず、アドレス
出力がボトルネックになり、命令をアクセスする時間と
データをアクセスする時間との和に等しい時間が必要と
なる。

また、”ＣＬＩＩ’ＰＨＩ＋”をマイクじ１プロセノサ
に用いたデータ処理装置では、命令コードのアクセスと
データのアクセスとをそれぞれ独立のハスで行うため、
互いのアクセスは独立して行え、Ａｍ２９０００”をマ
イクロプロセツサに用いたデータ処理装許のような問題
はない。しかし、命令リードあるいはデータリードを行
う場合、マイクロプロセ・ノサがアドレスを出力した直
後に命令あるいはデータを人力する必要があり、バスの
転送方向を高速でＩＪＩ換える必要が生しる。従って、
この方式は装置全体を制御するためのシステムクロノク
周波数が高くなるにつれてハスの回路設計が困難になる
。

アドレスパイプライニングではアドレスを先山しするこ
とによりメモリのアクセス時間を増大させることは可能
であるが、１つの命令アクセスあるいは１つのデータア
クセスの時間自体が短縮されることはない。このため、
性能向上のためにアドレス先出しを行わないノンパイプ
ラインアクセスモードも必要であり、２つのモードをサ
ポート９する必要からシステム設計が複雑化する。

第７図の例では、命令キヤ・７シユ７２とデータキャソ
シュ７３とを独立にアクセス可能であるため、ＣＩ’Ｕ
７１は効率よく動作することが可能である。しかし、命
令アドレスバス８１とデータアドレスバス８４との２つ
のアドレスバスを必要とし、ＣＰＵ７１のピン数及びデ
ータ処理装置の配線数が増大してコストが増大する。ア
ドレスバスではアドレススキューを少なくするため、全
ビットをタイミングのずれなく転送することが要求され
る。このためマイクロプロセソサのアドレス出力回路に
は安定な電源及び接地電位の供給が必要であり、アドレ
スバスを１本から２本にする場合、単にアドレスのピン
ト数だけ配線を増設するのではなく、同時に電源配線及
び接地配線も強化する必要がある。

［課題を解決するための手段］本発明のデータ処理装置及びマイクロプロセソサは命令
アドレスとデータアドレスとを転送する３２ビノトのア
ドレスバス、命令を転送する３２ビツトの命令ハス及び
データを転送する６４ビツトのデータバスを備えている
。また、命令アクセスサイクルとデータアクセスサイク
ルとを独立して制？ｆｆ１ｌする２系統のバス制御信号
をも備えている。２系統のバスアクセス信号には、アド
レスバスに出力された命令アドレスが有効であることを
示す命令アドレス有効信号、アドレスバスに出力された
データアドレスが有効であることを示すデータアドレス
有効信号、命令アクセスサイクルの終了を制御する命令
転送終了信号及びデータアクセスの終了を制御するデー
タ転送終了信号がある。またこれらの他に、アドレスバ
スで転送されるアドレスの種類を区別するアクセスタイ
プ識別信号がある。

［作用］本発明のデータ処理装評及びマイクロプロセツサでは、
アドレスバスでデータアドレスと命令アドレスとを転送
し、データバスでデータを転送し、命令バスで命令を転
送する。アドレスバスで転送されるアドレスの種類はア
クセスタイプ識別信号により識別される。また、データ
アクセスサイクルはデータアドレス有効信号とデータ転
送終了制御信号等で制御され、命令アクセスサイクルは
命令アドレス有効信号と命令転送終了制御信号等で制御
される。

アドレスバスでは、データアクセスサイクルのためにデ
ータアドレスの転送後、データ転送が終了する前に命令
アドレスが転送される。また命令アクセスサイクルのた
めに命令アドレスの転送後、命令転送が終了する前にデ
ータアドレスが転送される。データアクセスサイクルは
最小２クロソクで実行可能であり、命令アクセスサイク
ルも最小２クロソクで実行される。アドレスバスは２ク
ロノクごとにデータアドレス１つと命令アドレス１［発
明の実施例］（１）本発明のデータ処理システムの構成第２図は本発
明のデータ処理装置の一構成例を示すプロソク図である
。

本実施例では、本発明のマイクロプロセソサであるＣＰ
Ｕｌ０．命令キャッシュ１１．データキヤツシユ１２及
び主メモリ１３がアドレスバス１４．ＣＰＵ側制御バス
１５．命令バス１６．データバス１７．メモリアドレス
バス１８．メモリ側制御バス１９及びメモリデータバス
２０で結合されている。

アドレスバス１４はＣＰＵｌ０から出力されるアドレス
を命令キャッシュ１１とデークキャノシュ１２へ入力す
る。

命令バス１６は命令キャッシュ１１から出力される命令
コードをＣＰＵｌ０へ転送する。

データバスエフはＣＰＵｌ０から出力されるデータをデ
ータキャッシュ１２へ転送し、またデータキャッシュ１
２から出力されるデータをＣＰＵｌ０へ転送する。

ＣＰＵ側制御ハス１５はＣＰＵｌ０と命令キセノシュ１
１とデータキャッシュ１２とに結合され、アドレスバス
３ス１４．命令バス１６及びデータバス１７の動作内容と
動作タイ尖ングとを意味付けする制御信号を転送する。

メモリアドレスバス１８は命令キャッシュ１１またはデ
ークキ中ソシュ１２から出力されるアドレスを主メモリ
１３へ転送する。

メモリデータバス２０は主メモリ１３と命令キセノシュ
１１またはデータキャッシュ１２との間での命令または
データを転送する。

メモリ側制御バス１９は主メモリ１３と命令キャッシュ
１１とデークキャノシュ１２とに結合されており、メモ
リアドレスバス１８及びメモリデータバス２０の動作内
容と動作タイミングとを意味付けする制御信号を転送す
る。

以下、本発明のマイクロプロセソサであるＣＰＵ１０の
命令体系及び処理機構について最初に説明し、次にアド
レスバス１４．命令バス１６．ＣＰＵ側制御バス１５、
データバス１７の動作について説明する。

（２）「本発明のマイクロプロセソサの命令のフォマノ
ト」４本発明のデータ処理装置及びマイクロプロセソサの命令
は１６ビツト単位で可変長となっており、奇数バイト長
の命令はない。

本発明のデータ処理装置及びマイクロプロセソサでは高
頻度に使用される命令を短いフォーマントとするため、
特に工夫された命令フォーマント体系を有する。例えば
、２オペランド命令に対しては、基本的に「４バイト」
＋「拡張部」の構成を有し、総てのアドレソシングモー
ドが利用可能な一般形フオーマントと、頻度の高い命令
とアドレソシングモードのみを使用可能な短縮形フ、１
−マントとの２つのフォーマノドがある。

第９図から第１３図に本発明のデータ処理装置及びマイ
クロプロセソサの命令フォーマントの模式図を示す。な
お、これらのフォーマント中に現われる記号の意味は以
下の通りである。

−：オペレーションコードが入る部分Ｅａ　：　１３ヒツトの一般形のアドレノシングモード
でオペランドを指定する部分Ｓｈ　：　６ビツトの短縮形のアドレソシングモードで
オペランドを指定する部分Ｒｎ：レジスフファイル上のオペランドをレジスタ番号
で指定する部分フォーマントは、第９図に示すように、右側がＬＳＢ　
（最下位ビット）例で且つ高いアドレスである。

アドレスＮとアドレスＮ＋１との２バイトを見ないと命
令フォーマントが判別できないが、これは命令が必ず１
６ビツト（２バイト）単位でフェソチ及びデコードされ
ることを前提としているためである。

本発明のデータ処理装置及びマイクロプロセソサの命令
では、いずれのフォーマントの場合も、各オペランドの
Ｅａまたはｓｈの拡張部は、必ずそのＥａまたはｓｈの
基本部を含むハーフワードの直後に置かれる。これは、
命令により暗黙に指定される即値データあるいは命令の
拡張部に優先する。従って、４バイト以上の命令では、
Ｈａの拡張部によって命令のオペレーションコードが分
断される場合がある。

また後述する如く、多段間接モードによってＦ、ａの拡
張部に更に拡張部が付加される場合にも、次の命令オペ
レーションコードよりもそちらの方が優先される。例え
ば、第１ハーフワードにＥａｌを含み、第２ハーフワー
ドにＥａ２を含み、第３ハフワードまである６バイト命
令の場合を考える。

Ｅａｌに多段間接モードを使用しているため、普通の拡
張部の他に多段間接モードの拡張部も有するものとする
。この場合、実際の命令ビットパターンは、命令の第１
ハーフワード１ＦＥａｌの基本部を含む）、Ｅａｌの拡
張部、Ｅａｌの多段間接モード拡張部１命令の第２ハー
フワード（Ｅａ２の基本部を含む）Ｅａ２の拡張部、命
令の第３ハーフワード、の順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１０図は
２オペランド命令の短縮形フォーマ・７トの模式図であ
る。

このフォーマントにはソースオペランド側がメモリとな
るＬ−ｆｏｒｍａｔとデスティネーションオペランド側
がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、Ｓｈはソースオペランドの指定
フィールド、Ｒｎはデスティネーションオペランドの７レジスタの指定フィールド、ＲＲはｓｈのオペランドサ
イズの指定を表す。レジスタ上に置かれたデスティネー
ションオペランドのサイズは、３２ビツトに固定されて
いる。レジスタ側とメモリ側とのサイズが異なり、ソー
ス側のサイズが小さい場合に符号拡張が行なわれる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールド、Ｒｎはソースオペランドのレ
ジスタ指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定を表す。レジスタ上に置かれたソースオペランド
のサイズは、３２ビツトに固定されている。レジスタ側
とメモリ側とのサイズが異なり且つソース側のサイズが
大きい場合には、溢れた部分の切捨てとオーバーフロー
チェソクが行なわれる。

（２，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一船形フォーマソト（Ｇｌ−ｆｏｒ
ｍａｔ）の模式図である。

問はオペランドサイズの指定フィールドである。

なお、一部のＧｌ−ｆｏｒ＋ｎａｔ命令では、Ｅａの拡
張部以８外にも拡張部がある。また、問を使用しない命令もある
。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一般形フオーマントの模式図である
。

このフォーマントに含まれるのは、８ビツトで指定する
一船形アドレソシングモードのオペランドが最大２つ存
在する命令である。オペランドの総数自体は３つ以上に
なる場合もある。ＥａＭ＆よデスティネーションオペラ
ンドの指定フィールド、間はデスティネーションオペラ
ンドサイズの指定フィールド、’　　ＥａＲはソースオ
ペランドの指定フィールド、ＲＲはソースオペランドサ
イズの指定フィールドである。一部のＧ−ｆｏｒｍａｔ
命令では、ＥａＭ及びＥａＲの拡張部以外にも拡張部が
ある。

第１３図はショートブランチ命令のフォーマントの模式
図である。

ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８はジ
ャンプ先との変位指定フィールドである。本発明のデー
タ処理装置及びマイクロプロセッサでは、８ビツトで変
位を指定する場合には、ピントパターンでの指定値を２
倍して変位値とする。

（２，４）　　ｒアドレソシングモード」本発明のデー
タ処理装置及びマイクロプロセッサの命令のアドレソシ
ングモードの指定方法には、レジスタを含めて６ビツト
で指定する短縮形と、８ビ７）で指定する一般形とがあ
る。

未定義のアドレソシングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレソシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同様に予約命令例外が発生し、例外処理が起
動する。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合等である。

第１４図から第２４図に示すフォーマントの模式図中で
使用される記号の意味は以下の通りである。

Ｒｎ：レジスフ指定（Ｓｈ）　：　６ビツトの短縮形アドレソシングモード
での指定方法（Ｅａ）　：　８　ヒツトの一船形アドレッシングモー
ドでの指定方法図中で点線で囲まれた部分は、拡張部を示す。

（２，４，１）　　ｒ基本アドレソシングモードｊ本発
明のデータ処理装置及びマイクロプロセ・ノサの命令で
は種々のアドレソシングモードをサポートする。その内
、本発明のデータ処理装置及びマイクロプロセソサでサ
ポートする基本アドレソシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、ｒｇ値モード、絶対モード、ＰＣ相対間接モード１
　スタックポソプモード及びスタノクプソシュモードが
ある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマントを第１４図に示す。図中、
Ｒｎは汎用レジスタまたはｐｐｕ　（浮動小数点演算ユ
ニソト）レジスタの番号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとする。

フォーマットを第１５図に示す。図中、Ｒｎは汎用し１ジスタの番号を示す。

レジスタ相対間接モードは、ディスプレースメント値が
１６ビツトであるか３２ビソトであるかにより、２種類
に分かれる。それぞれ、汎用レジスタの内容に１６ビツ
トまたは３２ピントのディスプレースメント値を加えた
値をアドレスとするメモリの内容をオペランドとする。

フォーマントを第１６図に示す。図中、Ｒｎは汎用レジ
スタの番号を示す。

ｄｉｓｐ：１６とｄｉｓｐ：３２は、それぞれ、１６ビ
ツトのディスプレースメント値、３２ビツトのディスプ
レースメント値を示す。ディスプレースメント値は符号
付きとして扱われる。

即値モードは、命令コード中で指定されるビンドパクン
をそのまま２進数と見なしてオペランドとする。フォー
マントを第１７図に示す。図中ｉｍｍｄａｔａは即値を
示す。ｉｍｍ　　ｄａｔａのサイズは、オペランドサイ
ズとして命令中で指定される。

絶対モードは、アドレス値が１６ピントで示されるか３
２ビツトで示されるかにより２種類に分かれる。それぞ
れ、命令コード中で指定される１６ビソ２トまたは３２ビツトのビンドパクンをアドレスとしたメ
モリの内容をオペランドとする。フォーマントを第１８
図に示す。図中、ａｂｓ　：１６とａｂｓ：３２とはそ
れぞれ、１６ビソト３３２ビソトのアドレス値を示す。

ａｂｓ：１６でアドレスが示される場合は指定されたア
ドレス値を３２ビソトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトであるか３２ビソトであるかにより、２種類に分
かれる。それぞれ、プログラムカウンタの内容に１６ビ
ソトまたは３２ビソトのディスプレースメント値を加え
た値、をアドレスとするメモリの内容をオペランドとす
る。フォーマントを第１９図に示す。図中、ｄｉｓｐ：
１６とｄｉｓｐ：３２とはそれぞれ、１６ビツトのディ
スプレースメント値、３２ヒツトのディスプレースメン
ト値を示す。ディスプレースメント値は符号付きとして
扱われる。ＰＣ相対間接モードにおいて参照されるプロ
グラムカウンタの値は、そのオペランドを含む命令の先
頭アドレスである。多段間接アドレソシングモードにお
いてプログラムカウンタ（ＰＣ）の値が参照される場合
にも、同しように命令先頭のアドレスをｐｃ相対の基準
値として使用する。

スタックボノブモードはスクソクボインク（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えば、３２ビソトデータを扱う際
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、　Ｈ，Ｄのサイズのオペランドに対するスタソ
クポップモードの指定も可能であり、それぞれＳＰが＋
１．、＋２．＋８だけ更新される。

フォーマットを第２０図に示す。オペランドに対してス
タンクポンプモードが意味を持たない場合ｔこは、予約
命令例外が発生される。具体的に予約命令例外となるの
は、ｗｒ　ｉ　ｔｅオペランド、ｒｅａｄ−ｍｏｄｉｆ
ｙ−ｗｒｉｔｅオペランドに対するスタソクボンプモー
ド指定である。

スタソクプソシュモードは、ＳＰの内容をオペランドサ
イズだけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタ・７クプノシユモード
ではオペランドアクセス前にＳＰがデクリメントされる
。例えば、３２ビソトデークを扱う際には、オペランド
アクセス前にＳＰが−４だけ更新される。８，１６．６
４ビツトのサイズのオペランドに対するスタソクプソシ
ュモードの指定も可能であり、それぞれＳＰが−Ｌ−２
．−８だけ更新される。

フォーマノドを第２１図に示す。オペランドに対してス
タックプソシュモードが意味を持たない場合には、予約
命令例外が発生される。具体的に予約命令例外となるの
はｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉｆｙｗｒｉ
ｔｅオペランドに対すスタソクブソシュモード指定であ
る。

（２，４，２）　　ｒ多段間接アドレソシングモード」
複雑なアドレソシングも、基本的には加算と間接参照の
組合わせに分解される。従って、加算と間接参照のオペ
レーションとをアドレソシングのブリ主ティブとして与
えておき、それらを任意に組合わせることができれば、
いかに複雑なアドレノシングモードも実現可能である。

本発明のデータ処理装置及びマイクロプロセソサの命令
の多段間接アドレソシングモードはこのような考え方に
５基づいている。複雑なアドレソシングモードは、モジュ
ール間のデータ参照あるいはＡＩ（Ａｒｔｉｆｉｃｉａ
ｌＩｎｔｅｌｌｉｇｅｎｃｅ）言語の処理系に特に有用
である。

多段間接アドレソシングモードの指定に際しては、基本
アドレソシングモード指定フィールドでは、レジスタベ
ース多段間接モード、ＰＣベース多段間接モード、絶対
ヘース多段間接モードの３種類の指定方法の内いずれか
１つを指定する。

レジスタベース多段間接モードは、汎用レジスタの値を
拡張する多段間接アドレソシングのヘース値とするアド
レソシングモードである。フォーマントを第２２図に示
す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張する多段間接アドレソシングのへ一ス値とするア
ドレソシングモードである。フォーマントを第２３図に
示す。

絶対ヘース多段間接モードは、ゼロを拡張する多段間接
アドレソシングのヘース値とするアドレノシングモード
である。フォーマントを第２４図に６示す。

拡張される多段間接モード指定フィールドは、１６ビツ
トを一単位としており、これを任意数反復する。１段の
多段間接モードにより、ディスプレースメントの加算、
インデクスレジスタのスケーリング（ＸＩ、　ｘ２＋　
×４＋　×８）と加算及びメモリの間接参照を行なう。

多段間接モードのフォーマノドを第２５図に示す。各フ
ィールドは以下に示す意味を有する。

Ｉ！−０Ｅ＝１：多段間接モード継続ニアドレス計算終了ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄｒ−ｏ　：メモリ間接参照なしｔｍｐ＋ｄｉｓｐ十Ｒｘ＊５ｃａｌｅ＝＝＞ｔｍｐ１＝
１　　：メモリ間接参照ありｍｅｍ　　［ｔｍｐ　　４　　ｄｉｓｐ　　＋　　Ｒｘ
　　＊　　５ｃａｌｅ　　］　　＝＝＞　ｔｍｐＭ−０：　　＜Ｒｘ＞をインデクスとして使用Ｎ・１　
：特殊なインデクス〈Ｒｘ〉−０インデクス値を加算しない（ＲＸ＝Ｏ）〈Ｒに〉−１プログラムカウンタをインデクス埴として
使用（Ｒに−ＰＣ）＜Ｒｘ＞＝２〜ｒｅｓｅｒｖｅｄＤ・０　：多段間接モード中の４ビツトのフィールドｄ
４の値を４倍してディスプレースメント埴とし、これを
加算する。ｄ４は符号付きとして扱い、オペランドのサイズとは関係なく必ず４倍して使用するＤ＝１：多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ（１６／３２ビツト）をディスプレースメント値とし
、これを加算する拡張部のサイズはｄ４フィールドで指定するｄ４＝０００１　　　ｄｉｓｐｘ　　は１６ビソトｄ４
＝００１０　　　ｄｉｓｐｘ　　は３２ビソトｘｘ：イ
ンデクスのスケール（ｓｃａｌｅ＝１／２／４／８）プ
ログラムカウンタに対して×２、×４、×８のスケーリ
ングを行なった場合には、その段の処理終了後の中間値
ｉｍｐ）として、不定値が入る。

この多段間接モードによって得られる実効アドレスは予
ｉ＋１１１できない値となるが、例外は発生しない。

プログラムカウンタに対するスケーリングの指定は行な
ってはいけない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第２６図及び第２７図に示す。第２６図は多段間接
モードが継続するか終了するかのバリエーションを示す
。第２７図はディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が４’％　７＆されるというメリノトがある。

多段の間接参照の頻度が非常に少ないとしても、コンパ
イラとしては必ず正しいコドを発生できなければならな
いからである。このため、フォーマント上、任意の段数
が可能になっている。

９（３）「機能プロツタの構成」第３図は本発明のマイクロプロセッサであるＣＰＵ１０
の一構成例を示すブロソク図である。

本発明のマイクロプロセッサの内部を機能的に大きく分
けると、命令フェッチ部５１．命令デコード部５２．　
ＰＣ計算部５３．オペランドアドレス計算部５４３　マ
イクロＲＯＭ部５５．データ演算部５６及び外部ハスイ
ンターフェイス部５７に分かれる。

第２図では、その他にアドレスバス１４に結合していて
外部へ命令アドレス及びデータアドレスを出力するアド
レス出力回路５８．データバス１７に結合していて外部
とデータの入出力を行うデータ入出力回路５９．　　Ｃ
ＰＵ側制御バス１５に結合している制御信号入出力回路
６０及び命令バス１６に結合していて命令コードの入力
を行う命令入力回路６１を上述の各機能ブロソク部とは
分けて示した。

（３、■）「命令フェッチ部」命令フェッチ部５１には、内蔵命令キャソシュ。

命令キューとその制御部等がある。これらは次にフェッ
チすべき命令のアドレスを決定して、内蔵０命令キャソシュまたは外部の命令キセノシュ１１あるい
は主メモリ１３から命令をフェッチする。また、内蔵命
令キャソシュの命令登録も行う。

次にフェッチすべき命令のアドレスは、命令キューへ入
力すべき命令のアドレスとして専用のカウンタで計算さ
れる。ジャンプが発生した場合には、ジャンプクーゲソ
トの新たな命令のアドレスがＰＣ計算部５３またはデー
タ演算部５６から転送されてくる。

外部の命令キャンシュ１１あるいは主メモリ１３から命
令がフェッチされる場合は、外部バスインクフェイス部
５７を通して、フェッチすべき命令のアドレスがアドレ
ス出力回路５８から外部へ出力され、命令入力回路６１
から命令コードがフェッチされる。

ハソファリングした命令コードの内、命令デコード部５
２で次にデコードすべき命令コードは命令デコード部５
２へ出力される。

（３，２）　　ｒ命令デコード部」命令デコード部５２では基本的に１６ビツト（ハーフワ
ード）単位で命令コードをデコードする。この命令デコ
ード部５２には第１ハーフワードに含まれるオペレーシ
ョンコードをデコードするＦＨＷデコーダ、第２．第３
ハーフワードに含まれるオペレーションコードをデコー
ドするＮＰＨＷデコーダ、アドレソシングモードをデコ
ードするアドレソシングモードデコーダが含まれる。

ＦＩＩＷデコーダ及びＮＦＨＷデコーダの出力を更にデ
コードしてマイクロＲＯＭのエントリアドレスを計算す
る第２デコーダ、条件分岐命令の分岐予測を行う分岐予
測機構、オペランドアドレス計算の際のパイプラインコ
ンフリクトをチェソクするアドレス計算コンフリクトチ
ェソク機構も含まれる。

命令フェッチ部５１から入力された命令コードは１クロ
ソクにつき０〜６バイトデコードされる。

デコード結果の内、データ演算部５６での演算に関する
情報がマイクロＲＯＭ部５５へ、オペランドアドレス計
算に関係する情報がオペランドアドレス計算部５４へ、
ｐｃ計算に関係する情報がｐｃ計算部５３へそれぞれ出
力される。

（３，３）　　ｒマイクロＲＯＭ部」マイクロＲＯＭ部５５には、データ演算部５６の制御を
行うための種々のマイクロプログラムルーチンが格納さ
れているマイクロＲＯＭ、　　マイクロシーケンサ、マ
イクロ命令デコーダ等が含まれる。マイクロ命令はマイ
クロＲＯＭから１クロツクに１度読出される。マイクロ
シーケンサはマイクロプログラムで示されるシーケンス
処理の他に、例外１割込、トラップ（この３つをあわせ
てＥＩＴと称す）の処理及びテスト割込みをハードウェ
ア的に受付ける。またマイクロＲＯＭ５５部はストアバ
ッファの管理も行う。

マイクロＲＯＭ５５部には命令コードに依存しない割込
み及び演算実行結果によるフラソグ情報と、デコーダ２
の出力等の命令デコード部５２の出力が入力される。

マイクロデコーダの出力は主にデータ演算部５６に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等、一部の情報は他の機能ブロソクへも出力
される。

９（３，４）　　ｒオペランドア、ドレス計算部」オペラ
ンドアドレス計算部５４は、命令デコード部５２のアド
レスデコーダ等から出力されたオペランドアドレス計算
に関係する情報によりハードワイヤード制御される。こ
のオペランドアドレス計算部５４ではオペランドのアド
レス計算に関する大半の処理が行われる。メモリ間接ア
ドレシッングのためのメモリアクセスのアドレス及びオ
ペランドアドレスがメモリにマソプされたＩ１０領域に
入るか否かのチェソクも行われる。また、コブロセンサ
命令のオペランドアドレス計算も行われる。

アドレス計算結果は外部バスインターフェイス部５７へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部５６から入力される
。

メモリ間接アドレソシングを行う際は、外部バスインタ
ーフェイス部５７を通じてアドレス出力回路５８から外
部へ参照すべきメモリアドレスが出力され、データ入出
力部５９から入力された間接アドレス値がフェッチされ
る。

（３，５）　　ｒＰＣ計算部」ｐｃ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報でハードワイヤードに制御され、
命令のｐｃ値を計算する。本発明のマイクロプロセソサ
の命令は可変長命令であり、命令をデコードした後でな
ければその命令の長さが判断されない。ＰＣ計算部５３
は、命令デコード部５２から出力される命令長をデコー
ド中の命令のｐｃ値に加算することにより、次の命令の
ｐｃ値を生成する。

ｐｃ計算部５３の計算結果は各命令のｐｃ値として命令
のデコード結果と共に出力される。

（３，６）　　ｒデータ演算部」データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＯＭ　、の出力であるマイクロ命令に従っ
て各命令の機能を実現するために必要な演算をレジスタ
ファイルと演算器とで実行する。

命令の演算対象となるオペランドがアドレスまたは即値
である場合ｅよ、オペランドアドレス計算部５４で計算
されたアドレスまたは即値が外部バスインターフェイス
部５７を通過してデータ演算部５６へ入力される。また
、命令の演算対象となるオペランドがＣＰＵｌ０外部の
メモリにあるデータの場合は、アドレス計算部５４で計
算されたアドレスをバスインターフェイス部５７がアド
レス出力回路５８から出力することにより、メモリシス
テム１３からフェッチしたオペランドがデータ入出力回
路５９からデータ演算部５６へ入力される。

データ演算の際に外部のデータキャッシュ１２あるいは
主メモリ１３をアクセスする必要がある場合は、マイク
ロプログラムの指示により外部バスインターフェイス部
５７を通してアドレス出力回路５８からアドレスをＣＰ
Ｕｌ０外部へ出力することにより、データ入出力回路５
９を通して目的のデータがフェッチされる。

外部のデータキャッシュ１２あるいは主メモリ１３にデ
ータをストアする場合は、外部バスインターフェイス部
５７を通じてアドレス出力回路５８からアドレスを出力
すると同時に、データ入出力回路５９からデータをＣＰ
Ｕｌ０外部へ出力する。オペランドストアを効率的に行
うために、データ演算部５６には４ハイドのストアバソ
ファがある。

ジャンプ命令の処理あるいは例外処理等が実行されて新
たな命令アドレスをデータ演算部５６が得た場合は、こ
れをデータ演算部５６は命令フェソチ部５１とｐｃ計算
部５３へ出力する。

（３，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部５７はＣＰＵｌ０の入出力ピンを
介しての通信を制御する。メモリのアクセスはすべてク
ロソク同期で行われ、最小２クロソクサイクルで行うこ
とが可能である。

外部バスインターフェイス部５７には内蔵データキャソ
シュがあり、オペランドの読出しが内蔵データキャソシ
ュにヒツトした場合はメモリアクセスは行われない。オ
ペランドの書込みは内蔵データキャソシュと外部のメモ
リの両方に対して行われる。コブロセソサがメモリに対
してオペランドを書込む際は、そのオペランドをデータ
入出力回路５８を介して読込み、同一アドレスの内蔵デ
ータキャソシュの内容を変更する。

外部のメモリをアクセスするためのバスアクセルフス要求は、命令フヱソチ部５１．アドレス計算部５４及
びデータ演算部５６から独立に生しる。外部バスインタ
ーフェイス部５７はこれらのメモリアクセス要求を調停
する。更に、データキャッシュ１２と本発明のマイクロ
プロセッサであるＣＰＵｌ０とを結ぶデータバスサイズ
である６４ビツト　（ダブルワード）の整置境界を跨ぐ
メモリ番地に位置するデータのアクセスに際しては、こ
のブロック内で境界を跨ぐことが自動的に検知されて、
２回のメモリアクセスに分解して行われる。

プリフェッチされるオペランドとストアされるオペラン
ドとが重複する場合のコンフリクト防止処理及びストア
オペランドからフェソチオペランドへのバイパス処理も
この外部バスインターフェイス部５７で行われる。

（４）「パイプライン処理」本発明のマイクロプロセッサであるＣＰＵｌ０は命令バ
ス１６とデータバス１７とを効率よく利用して命令をパ
イプライン処理することにより高性能を発揮する。ここ
ではまず、ＣＰＵｌ０のパイプライン処８理方法について説明する。

（４，１）　　ｒパイプライン処理機構」本発明のマイ
クロプロセッサのパイプライン処理を模式的に第４図に
示す。

命令をプリフェッチする命令フェソチステージ（ＩＦス
テージ）３１．命令をデコードするデコードステージ〈
Ｄステージ）３２、オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（Ａステージ）３３、マ
イクロＲＯＭアクセス（特にＲステージ３６と称す）と
オペランドのブリフェッチ（特にＯＦステージ３７と称
す）を行うオペランドフェソチステージ（Ｆステージ）
３４、命令を実行する実行ステージ（Ｅステージ）３５
の５段構成をパイプライン処理の基本とする。

Ｅステージ３５には１段のストアバソファがある他、高
機能命令の一部は命令実行自体をパイプライン化してい
るため、実際には５段以上のパイプライン処理効果が発
揮される。

各ステージはそれぞれ他のステージとは独立して動作し
、理論上は５つのステージが完全に独立して動作する。

各ステージは１回の処理を最小ｌクロソクで実行可能で
ある。従って理想的には１クロソクごとに次々とパイプ
ライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算、
メモリ間接アドレッシング等のようなＣＰｕ１０の一回
の基本パイプライン処理では処理不可能な命令があるが
、これらの処理に対しても可能な限り均衡したパイプラ
イン処理が行えるように工夫されている。複数のメモリ
オペランドを有する命令に対しては、メモリオペランド
の数に基づいてデコード段階で命令を複数のパイプライ
ン処理単位（ステンプコード）に分解してパイプライン
処理を行うようにしている。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号で詳しく述べられている。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は命
令で指定された演算に関する情報（Ｄコード４１と称す
）と、オペランドのアドレス耐算に関係する情報（＾コ
ード４２と称す）との２つがある。

Ａステージ３３からＦステージへ渡される情報はマイク
ロプログラムルーチンのエントリ番地及びマイクロプロ
グラムへのパラメータ等を含むＲコード４３と、オペラ
ンドのアドレスとアクセス方法指示情報等を含むＦコー
ド４４との２つである。

Ｆステージ３４からＥステージ３５へ渡される情報は演
算制御情報とリテラル等を含むＥコード４５と、オペラ
ンド及びオペランドアドレス等を含むＳコード４６との
２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴは、
そのコードがＥステージ３５へ到達するまではＥＩＴ処
理を起動しない。Ｅステージ３５で処理されている命令
のみが実行段階の命令であり、ＩＰステージ３１からＦ
ステージ３４までの間で処理されている命令は未だ実行
段階に至っていないのである。

従ってＥステージ３５以外で検出されたＩＥＩＴはこれ
が検出されたことがステップコード中に記録されて次の
ステージへ伝えられるのみである。

（４，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの入出力ステソプコードには第４図
に示す如き名称が便宜上付与されている。またステソプ
コードはオペレーションコードに関する処理を行い、マ
イクロＲＯＭのエントリ番地及びＥステージ３５に対す
るパラメータ等になる系列と、Ｅステージ３５のマイク
ロ命令に対するオペランドになる系列とがある。

（４，２，１）　　ｒ命令フェソチステージ」命令フェ
ソチステージ（ＩＰステージ）３１は命令を内蔵命令キ
ャソシュあるいは外部の命令キャッシュ１１からフェソ
チして命令キューへ入力し、Ｄステージ３２へ命令コー
ドを出力する。

命令キューの入力は整置された４バイト単位で行われる
。外部の命令キャッシュ１１から命令をフェソチする場
合は、整置された４バイトについて最小２クロソクを要
する。内蔵命令キャソシュがヒソトした場合は、整置さ
れた４バイトにつき１クロソクでフェソチ可能である。

命令キューの出力単位は２バイト単位で可変であり、ｌ
クロソク２の間に最大６バイトまで出力できる。またジャンプの直
後には命令キューをバイパスして命令基本部２バイトを
直接命令デコーダへ転送することも可能である。

内蔵命令キャソシュへの命令の登録及びクリア等の制御
、プリフェソチ先命令アドレスの管理及び命令キューの
制御もｔｐステージ３１で行われる。

（４，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力された命令コードをデコードする。

デコードは命令デコード部５２のＦＩＩＷデコーダ。

ＮＩ’ｌｌＷデコーダ、アドレソシングモードデコーダ
を使用して１クロソクに１度行われ、１回のデコード処
理で、０〜６バイトの命令コードが消費される（リター
ンサブルーチン命令の復帰先アドレスを含むステンプコ
ードの出力処理等では命令コードは消費されない）。１
回のデコードでＡステージ３３に対してアドレス計算情
報としてのＡコード４２である約３５ビソトの制御コー
ドと最大３２ビツトアドレス修飾情報と、オペコードの
中間デコード結果としてのＤコード４１である約５０ビ
ソトの制御コードと８ビツトのリテラル情報とが出力さ
れる。

Ｄステージ３２では各命令のｐｃ計算部５３の制御、命
令キューからの命令コード出力処理も行われる。

（４，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
での処理は大きく２つに分かれる。１つは命令デコード
部５２の第２デコーダを使用して、オペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部５４でオペランドアドレスの計算を行う処理
である。

オペコードの後段デコード処理はＤコード４１を人力と
し、レジスタ及びメモリの書込み予約及びマイクロプロ
グラムルーチンのエントリ番地とマイクロプログラムに
対するパラメータ等を含むＲコード４３の出力を行う。

なお、レジスタ及びメモリの書込み予約は、アドレス計
算で参照したレジスタ及びメモリの内容が、パイプライ
ン上を先行する命令で書換えられることにより誤ったア
ドレス剖算が行われることを回避するためである。

オペランドアドレス計算処理はＡコード４２を入力とし
、これに従ってオペランドアドレス計算部５４で加算及
びメモリ間接参照を組合わせてアドレス計算を行い、そ
の計算結果をＦコード４４として出力する。この際、ア
ドレス計算に伴うレジスタ及びメモリの読出し時にコン
フリクトチエツクが行われる。即ち、先行命令のレジス
タあるいはメモリへの書込み処理が終了していないため
にコンフリクトが指示されれば、Ｅステージ３５での書
込み処理が終了するまで先行命令が待□させられる。

（４，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペラントフェソチステージ（Ｆステージ）３４での
処理も大きく２つに分かれる。１つはマイクロＲＯＭの
アクセス処理であり、これを特にＲステージ３６と称す
。他方はオペランドプリフエソチ処理であり、これを特
にＯＦステージ３７と称す。Ｒステージ３６とＯＦステ
ージ３７とは必ずしも同時に動作するわけではなく、メ
モリアクセス権が獲得可能か否か等に依存して、独立に
動作する。

５Ｒステージ３６での処理であるマイクロＲＯＭアクセス
処理は、Ｒコード４３に対して次のＥステージ３５での
実行に使用する実行制御コードであるＥコード４５を生
成するためのマイクロＲＯＭアクセスとマイクロ命令デ
コード処理とである。１つのＲコード４３に対する処理
が２つ以上のマイクロプログラムステップに分解される
場合、マイクロＲＯＭはＥステージ３５で使用され、次
のＲコード４３はマイクロＲＯＭアクセス待ちになる。

Ｒコード４３に対するマイクロＲＯＭアクセスが行われ
るのはその前のＥステージ３５での最後のマイクロ命令
実行の時である。本発明のマイクロプロセソサであるｃ
ｒ＋ｕｔ。

ではほとんどの基本命令は１マイクロプログラムステツ
プ行われるため、実際にはＲコード４３に対するマイク
ロＲＯＭアクセスが次々と行われることが多い。

（４，２，５）　　ｒオペランドフェソチステージ」オ
ペランドフェソチステージ（ＯＦステージ）３７はＦス
テージ３４で行われる上記の２つの処理の内、オペラン
ドプリフェソチ処理を行う。オペランド６のプリフェソチは内蔵データキャソシエまたはデータキ
セノシュ１２から行われる。

オペランドプリフェソチはＦコード４４を入力とし、フ
ェソチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではダブルワード
境界を跨いでもよいが、８バイト以下のオペランドフエ
ソチが指定される。Ｆコード４４にはオペランドのアク
セスを行うか否かの指定も含まれており、Ａステージ３
３で計算されたオペランドアドレス自体及び即値をＥス
テージ３５へ転送する場合にはオペランドプリフェソチ
は行われず、Ｆコード４４の内容がＳコード４６として
転送される。プリフェソチしようとするオペランドとＥ
ステージ３５が書込み処理を行おうとするオペランドと
が一致する場合は、オペランドプリフェソチはデータキ
ャソシュあるいはメモリからは行われず、バイパス処理
される。

（４，２，６）　　ｒ実行ステージ」実行ステージ（Ｅステージ）３５はＥコード４５Ｓコー
ド４６を入力として動作する。このＥステージ３５が命
令を実行するステージであり、Ｆステージ３４以前のス
テージで行われた処理は総てＥステージ３５での処理の
ための前処理である。Ｅステージ３５でジャンプ命令が
実行されたりあるいはＥＩＴ処理が起動されたりした場
合は、」Ｆステージ３１からＦステージ３４までの間の
処理は総て無効化される。Ｅステージ３５はマイクロプ
ログラムにより制御され、Ｒコード４５で示されたマイ
クロプログラムルーチンのエントリ番地からの一連のマ
イクロ命令を実行することにより命令を実行する。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されている。従って、マイクロプログラムで
分岐が発生した場合は１マイクロステソプの空白が住し
る。また、Ｅステージ３５はブタ演算部５６にあるスト
アバソファを利用して、４バイト以内のオペランドスト
アと次のマイクロ命令の実行とをパイプライン処理する
ことも可能である。

Ｅステージ３５ではＡステージ３３で行ったレジスタ及
びメモリに対する書込み予約をオペランドの書込みの後
にｌｌ）？除する。

各種の割込は命令の切れ目のタイくングにおいてＥステ
ージ３５で直接受付けられ、マイクロプログラムにより
必要な処理が実行される。その他の各種ＥＩＴの処理も
マイクロプログラムにより実行される。

（４，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ランチと出力ランチと
を有していて、他のステージとは独立に動作することを
基本とする。各ステージは１つ前に行った処理が終了し
、その処理結果を出力ランチから次のステージの入力ラ
ンチへ転送し、自身のステージの入力ランチに次の処理
に必要な人力信号が総てそろえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に必要な入力信号が総て有効となり、
現在の処理結果を後段のステージの大カラ・ノチヘ転送
して出力ランチが空になると次の処理を開始する、。

換言すれば、各ステージが動作を開始する直前９のタイ主ングで入力信号が総てそろっている必要がある
。入力信号がそろっていない場合は、そのステージは待
ち状態（入力待ち）になる。出力ランチから次のステー
ジの入力ランチへの転送を行う際は次のステージの入力
ランチが空き状態になっている必要があり、次のステー
ジの入力ランチが空いていない場合もパイプラインステ
ージは待ち状態（出力待ち）になる。必要なバスアクセ
ス権が獲得不可能であったり、処理しているバスアクセ
スにウェイトステート（待機状態）が挿入されていたり
、その他のパイプラインコンフリクトが生しると、各ス
テージの処理自体が遅延する。

０（５）バスアクセス動作（５，１）入出力信号線第５図はＣＰＵｌ０の入出力信号を示す模式図である。

ＣＰＵｌ０は電源Ｖｃｃと接地ＧＮＤ、　６４ビソトの
データバスＤ　（０：６３Ｈ７と３２ビソトのアドレス
バスＡ（０：３１）１４と３２ピントの命令バスＩ　（
ＯＦ３１）１６及び入力クロソクＣＬＫの他にＣＰＵ側
制御バス１５に含まれる種々の制御信号を入出力する。

ＣＬＫは外部穴カクロソクであり、ＣＰＵｌ０の動作ク
ロソクの２倍の周波数のクロソクである。

データアドレスストローフ゛口へＳｌよアドレスバス１
４へ出力されたデータアドレスが有効であることを示す
データアドレス有効信号であるリードライトＲ／Ｗｌｌはデータバス１７のバスサイク
ルがＣＰＵｌ０へのデータ入力であるか、またはＣＰＵ
１０のデータ出力であるかを区別する。

デークストローブＤＳＩＩはＣＰＵｌ０がデータ入力準
備を完了したことまたはＣＰＵｌ０からデータが出力さ
れたことを示す。

ＤＤＣＩＩはＣＰＵｌ０にデータアクセスサイクルを終
了してもよいことを通知するデータ転送終了信号である
。

ＢＡＴ（０：２）はアクセスタイプ識別信号であり、第
８図に示す様にアドレスバス１４とデータバス１７の値
の意味を示す。

命令アドレスストローブ■＾Ｓ１１はアドレスバス１４
へ出力された命令アドレスが有効であることを示す命令
アドレス有効信号である。

命令ストローブＩＳｌはＣＰＵｌ０が命令入力準備を完
了したことを示す。

ＩＤＣｌはＣＰＵｌ０に命令アクセスサイクルを終了し
てもよいことを通知する命令転送終了信号である。

ホールドリクエストＨＲ［！０１１はＣＰＵｌ０にバス
権を要求する信号であり、ＨＡＣｌｆｌはＣＰＬＩＩＯ
がＨＩＩＥＱＩＩを受付けてバス権を他のデバイスに渡
したことを示す信号である。

ＩＲＥ口（０：２）は割込み要求信号である。

１／１ｃＫＩ１４よＣＰＩＪＩＯが割込みを受付け、割
込みベクトルアクセスサイクルを実行中であることを示
す信号である。

第６図はＣＰＬＩＩＯとデータキャッシュ１２及び命令
キャッシュ１１との接続状態を示す模式図である。

ＣＰＵｌ０とデータキャッシュＩ２とはデータバス１７
及びアドレスバス１４の他、ＢＡＴ　（Ｏ二２）、　０
ＡＳＲ，Ｒ／旧０５１１、ＤＤＣＩＩで接続されている
。

ＣＰＵｌ０と命令キャッシュ１１とは命令バスＩ６及び
アドレスバス１４の他、ＢＡＴ（（ｈ２）　、　ＩへＳ
ｌｌ、　ｒｓ＃、　ＩＤＣＩＩで接続されている。

ＣＬＫは三つのデバイスの総てに供給され、システムの
基本クイくングを決定する。

第１図は第６図のアドレスバス１４．命令バス１６デー
タバス１７及び各種旧師信号の動作状態を示すタイ文ン
グチャートである。なお、°＃”が付加されている信号
はローアクティブである。

バスアクセスは、データバス１７を用いたデータアクセ
スと命令バス１６を用いた命令アクセスとをそれぞれ十
分高速なキャソシュ及びメモリに対して倍周波の外部入
力クロソクＣＬＫの４サイクルに１度の速度で実行され
る。

３ＣＬＫの２サイクルがＣＰＵｌ０の動作１クロソクに相
当している。ＢＣＬＫはＣＬＫの奇数番目パルスと偶数
番目パルスとの区別を示す信号であり、ＣＬＫパルスと
ＢＣＬＫとの関係はシステムリセット時に決定される。

アドレスバスＡ　（０：３１）１４はデータキャッシュ
１２に対するアクセスと命令キャッシュ１１に対するア
クセスとの両方に利用される。アドレスバスＡ（０：３
１）１４とＢＡＴ（０：２）とが値を出力した場合は、
その時点からＣＬＫの２サイクルの間はその値が有効で
あり、その後は値が変化する。このため、データキャッ
シュ１２には、入力したデータアドレスをデータアクセ
ス完了まで保持するためにデータアドレスラッチ２２が
備えられている。また命令キャッシュ１１には、入力し
た命令アドレスを命令アクセス完了まで保持するために
命令アドレスラッチ２１を備えている。

ＣＬＫの４クロソクの間にデータアドレスと命令アドレ
スとが時分割してアドレスバス１４から出力される。換
言すれば、アドレスバスＡ　（０：３１）１４ではＣＬ
Ｋの４クロソク当り、データアドレス１つと命令アドレ
ス１つを出力する。

第１図ではゼロウェイトのデータリードザイクル■、ゼ
ロウェイトの命令リードサイクル■、ゼロウェイトのデ
ータリードサイクル■、１ウェイトの命令リードサイク
ル■、ゼロウェイトのデータライトサイクル■、１ウェ
イトのデータリードサイクル■、ゼロウェイトの命令リ
ードサイクル■、ゼロウェイトのデータライトサイクル
■、ゼロウェイトの命令リードサイクル■、ゼロウェイ
トの命令リードサイクル［相］、更に次のデータリード
サイクルの最初の部分が示されている。

データアクセスサイクルと命令アクセスサイクルとは、
たとえば■と■、あるいは■と■のように、ＣＬＫの２
クロソクずつオーパーラ・ノブして実行可能である。し
かし、データアクセスサイクル同士、及び命令アクセス
サイクル同士は、たとえば■と■、あるいは■と［相］
のように、オーバーランプして実行することは不可能で
ある。

データアクセスサイクルは以前のデータアクセスサイク
ルが終了していれば次のデータアクセスサイクルが開始
する。具体的には、ＢＡＴ（０：２）＝ＯＯＯとしてＢ
　ＣＬ　Ｋの立上りに同期してアドレスバスＡ（Ｏｉ３
１）１４からデータアドレスが出力され、ＤＤＣＩＩが
アサートされればバスサイクルは終了する。

データアクセスサイクルでは、データアドレスストロー
ブＤＡＳＩＩがアドレス出力に対してＣＬＫのＡサイク
ル遅延してアサートされる。また、データストローブＤ
ＳＩがＣＬＫの３／２サイクル遅延してアサートされる
。

リードサイクルとライトサイクルとはリードライトＲ／
Ｗｌｌにより区別される。

データライトサイクルでは、アドレス出力に対してＣＩ
Ｊの３／２サイクル遅延してデータバス１７にデータが
出力される。

データリードサイクルではＤＤＣＩＩがアサートされた
場合にＣＬＫの立下り時のデータバス１７の値がＣＰＵ
に取込まれる。

命令アクセスサイクルは以前の命令アクセスサイクルが
終了していれば、データアクセスサイクルのアドレスが
出力されない場合に開始する。具体的には、ＢＡＴ　（
０：　２）　＝００１としてＢＣＬＫの立上りに同期し
てアドレスバス１４に命令アドレスが出力され、ＩＤＣ
ＩＩがアサートされればバスザイクルは終了する。

命令アクセスサイクルでは命令アドレスストロブＩＡＳ
ＩＩがアドレス出力に対してＣＬＫの％ザイクル遅延し
てアサートされる。また、命令ストローブＩＳ＃がＣＬ
Ｋの３／２サイクル遅延してアサートされる。そしてＩ
ＤＣＩＩがアサートされた場合にＣＬＫの立下り時の命
令バス１６の値がＣＰＵｌ０に取込まれる。

データアクセスサイクルと命令アクセスサイクルとが同
時に必要な場合はデータアクセスサイクルが優先して先
に開始される。

データアクセスサイクルと命令アクセスサイクルとでは
それぞれＤＤＣＩＩとＩＤＣＩＩとがアサートされな＆
ＪればＢＣＬＫの１クロソク毎にアクセス時間が延長さ
れる。

ＣＰＵｌ０は、ＨＲＥＱＩＩがアサートされた場合は、
その時点において実行中のデータアクセスサイクルと命
令アクセスサイクルとが両方とも終了した後、７＋１Ａ（Ｊｌがアサ−１・されて他のデバイスにバス権
が渡される。ＩＩＲＥＱＩＩがネゲートされた場合、Ｉ
ＩＡｃＫＩＩがネゲートされて再度バス権を獲得し、デ
ータアクセスサイクルあるいは命令アクセスサイクルを
実行する。

（６）本発明の他の実施例上述の実施例では、ＩＩ八へ（０：２）でアクセスサイ
クルの種類を区別することにより、アドレスバスで転送
される値がデータアドレスか命令アドレスかを判別して
いるが、この機能は必ずしも必要ではなく　、ＤＡＳ１
１信号とＩＡＳＩＩ信号とのどちらがアサートされるか
を調べることのめでもこの判別は可能である。

また、上述の実ｈ１！！例ではアドレスバスへ出力され
たデータアドレスが有効であることをＤＡＳＩＩ信号で
示し、アドレスバスへ出力された命令アドレスが有効で
あることをＤＡＳＩＩとは別のＩＡＳＩＩ信号でそれぞ
れ示している。しかし、アドレスバスへ出力されたアド
レス値はＢＡＴ（０：２）信号で区別可能であるので、
ＤＡＳＩ信号と１＾ＳＩＩ信号とを出力するのではな８＜　、ＤＡＳＩＩ信号とＩＡＳＩＩ信号との論理和をと
ったアドレス有効信号を出力する構成も可能である。

更に上述の実施例では、本発明のデータ処理装置及びマ
イクロプロセソサが新たに備えたバスプロトコルで常に
命令及びデータをアクセスする場合について説明したが
、命令アクセスとデータアクセスとをオーバラップする
ことなく行う従来のデータ処理システムのバスプロトコ
ルと新Ｍ１．のハスプロトコルとの双方をモード切換え
により使用可能な構成としてもよい。

また更に上述の実施例では、データバスが６４ビツトの
場合について述べたがデータバス幅は命令バス幅と同し
く３２ビソトであってもよいし、その他のビット幅であ
ってもよい。

また上述の実施例では、コブロセソサを接続する場合の
構成例については触れていないが、本発明のデータ処理
装置及びマイクロプロセソサでは、ＢＡＴ（０：２）の
値を１００あるいは１０１にすることにより、アドレス
バス１４とデータバス１７とを使用してｃｐｕＩｏとコ
ブロセソサとの間でコマンド及びデータをやり取りする
こともできる。

［発明の効果］以上に詳述した如く本発明のデータ処理装置及びマイク
ロプロセソサでは、アドレスバスとデータバスと命令バ
スとを備え、アドレスバスでのデータアドレスと命令ア
ドレスとの転送を高速で行っている。また、データアク
セスを制御する信号と命令アクセスを制御する信号とは
それぞれ独立しており、データアクセスサイクルと命令
アクセスサイクルとをオーバーラツプして実行すること
が可能である。この際、１つのアドレスバスがデクアド
レスバスと命令アドレスバスとの計２つのアドレスバス
に相当する働きをし、データアクセスと命令アクセスと
の双方の能力が高い。

また、アドレスバスはデータアドレスと命令アドレスと
を高速で切換えて出力するが、切換えはＣＰｕからの出
力信号の切換えであるため、アドレスとデータとをマル
チプレソクスしたりアドレスと命令とをマルチプレソク
スしている従来のデータ処理装置あるいはマイクロプロ
セソサのように転送方向の切換えを行う場合に比して、
回路の設剖が容易である。例えばトランシーバとなるＴ
ＴＩ、デバイスの高速方向切換えの問題などのような入
力出力の切換えに起因する問題は生しない。

データキャソシュは、例えばアドレスバスへ出力された
データアドレスをＤ　Ａ　Ｓ　１１信号でデーノア１−
レスラソチヘ入力し、命令キャソシュはξ例えば命令ア
ドレスをＩＡＳ＃信号で命令アドレスラノチヘ入力する
とよい。この場合、アドレスバスで転送されるアドレス
バスＨの有効期間が短い他は命令とブタに独立してアド
レスバスを備える場合と同様にシステムを構成すること
が可能である。これは本発明のデータ処理装訴及びマイ
クロプロセンサが従来に比してシステム設計の困難さを
増大することなく１つのアドレスバスで２つのアドレス
バスに相当する機能を実現していることを意味する。

辺上の様に本発１ｖ、のデータ処理装置及びマイクロプ
ロセンサでは、コストパフメーマンスが高い新規のハス
プロトコルにより、効率よくデータ及び命令を転送し、
供価格で高性能なシステムの実現を可能にしている。

４、図面の簡単な説明第１図は本発明のマイクロプロセンサのハスアクセス動
作を示すクイ宝ングチャート、第２図は本発明のデータ
処理装置の一構成例を示すブロソク図、第３図は本発明のマイクロプロセンサの一構成例を示す
ブロソク図、第４図は本発明のマイクロプロセンサのパイプライン処
理機構を示す模式図、第５図は本発明のマイクロプロセンサの入出力信号を示
す模式図、第６図は本発明のデータ処理装置の信号の接続状態を示
す模式図、第７図は命令アドレスバスとデータアドレスバスとを独
立して備える従来のデータ処理装置の構成を示すブロソ
ク図、第８図は本発明のデータ処理袋ｆｆＢＡＴ（０：２）信
号＠− の意味を示す２・第９図は本発明のデータ処理装置のメモリ上で２の命令の並び方を示す模式図、第１０図から第１３図は本発明のデータ処理システムの
命令のフォーマノドを示す模式口、第１４図から第２７
図は本発明のデータ処理システムの命令のアドレソシン
グモードを説明すイ】ための模式図である。

１０・・・ＣＰＵ　　１１・・・命令キャソシュ　　１
２・・・データキャソシュ　　１４・・・アドレスバス
Ａ（０：３］、）　　　１６・・・命令バス＋　（（ｈ
３１）　　　１７・・・データバスｏ　（０：６３）Ｄ
ＡＳＩＩ・・・データアドレスストローブ（データアド
レス有効信号）　　ＩＡＳ＃・・・命令アドレスストロ
ーフ（命令アドレス有効信号）ＤＤＣｌｌ・・・データ
転送終了信号　　ｒｏｃａ・・・命令転送終了信号　　
ＢＡＴ（０：２）・・アクセスタイプ識別信号なお、各図中同一符号は同−又は相当部分を示す。

代理人　大岩増雄手続補正 ′（自発）特許庁長官数１、事件の表示特願昭１７４８８３号２、発明の名称ア夕処理装置及びマイクロプロセ・アサ３、補正をする者５、補正の対象明細書の「特許請求の範囲」、「発明の詳細な説明」及
び「図面の簡単な説明」の欄、並びに図面６、補正の内容６”ｌ明細書の「特許請求の範囲」の欄別紙の通り６−２明細書の「発明の詳細な説明」の欄（１）　　明
細書の第１５頁１０行目から１１１行目「マイクロプロ
セソサ」とあるのを、ｒ　ｃｐｕであるマイクロプロセ
ソサ」と訂正する。

（２）　　明細書の第１７頁２０行目に「向上される」
とあるのを、「向上させる」と訂正する。

（３）　　明ｔＩｌｌｌ書の第３４頁８行目にｒＢ、Ｉ
ｆ、Ｄ　Ｊとあるノヲ、ｒＢ、　１６．６４ビツト」と
訂正する。

（４）　　明細書の第４０頁９行目に「第２図」とある
のを、「第３図」と訂正する。

（５）　　明細書の第４４頁１４行目から１５５行目「
データ演算部５６から」とあるのを、「データ演算部５
６あるいはｐｃ計計算部子３ら」と訂正する。

（６）　　明細書の第６２頁５行目に「アドレスバス１
４と」とあるのを、「各バスサイクルでのアドレスバス
１４と命令バス１６と」と訂正する。

６−３明細書の「図面の簡単な説明」の欄（１）　　明
細書の第７２頁１８行目に「データ処理装置ＢＡＴ（０
：２＞信号」とあるのを、「データ処理装置のＢＡＴ（
０：２）信号」と訂正する。

（２）　　明細書の第７３頁２行目から３行目に「デー
タ処理システム」とあるのを、「データ処理装置」と訂
正する。

（３）明細書の第７３頁４行目から５行目に「ブタ処理
システム」とあるのを、「データ処理装置」と訂正する
。

６−４図面（１）第１図を別紙の通り訂正する。

（２）第６図を別紙の通り訂正する。

７、添付書類の目録（１）補正後の特許請求の範囲の全文を記載した書面　
　　　　　　　　　　　　　　　　　　　　　１通（２
）訂正図面　　　　　　　　　　　　　　１通訂正後の
特許請求範囲の全文を記載した書面２、特許請求の範囲（１）データを記憶する第１のメモリと、命令を記憶す
る第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータｍ演算を行うマイク
ロプロセソサと、前記マイクロプロセソサと前記第１のメモリ及び前記第
２のメモリとの間に接続され、実行されるべき命令の前
記第２のメモリにおけるアドレスと演算対象のデータの
前記第１のメモリにおけるアドレスとを転送するアドレ
スバスと、前記マイクロプロセソサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセソサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスを通じて
転送されるデータのアドレスが有効であることを前記第
１のメモリに通知するデータアドレス有効信号と、前記マイクロ１０セソサから前記アドレスバスを通して
転送される命令のアドレスが有効であることを前記第２
のメモリに通知する命令アドレス有効信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通じて転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記データアドレス有効信号
をアサートした後、前記第１のメモリが前記データ転送
終了信号をアサートする以前に、前記マイクロプロセッ
サが前記命令アドレス有効信号をアサートすべくなしで
あることを特徴とするデータ処理装置。

（２）データを記憶する第１のメモリと、命令を記憶す
る第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータＷ−演算を行うマイ
クロプロセッサと、前記マイクロプロセッサと前記第１のメモリ及び前記第
２のメモリとの間に接続され、実行されるべき命令の前
記第２のメモリにおけるアドレスと演算対象のデータの
前記第１のメモリにおけるアドレスとを転送するアドレ
スバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスを通じて
転送されるデータのアドレスが有効であることを前記第
１のメモリに通知するデータアドレス有効信号と、前記マイクロプロセッサから前記アドレスバスを通じて
転送される命令のアドレスが有効であることを前記第２
のメモリに通知する命令アドレス有効信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通して転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通して転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記命令アドレス有効信号を
アサートシた後、前記第２のメモリが前記命令転送終了
信号をアサートする以前に、前記マイクロプロセッサが
前記データアドレス有効信号をアサートすべくなしであ
ることを特徴とするデータ処理装置。

（３）データを記憶する第１のメモリと、命令を記憶す
る第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータ（１υ４レヱー演算
を行うマイクロプロセッサと、前記マイクロプロセッサと前記第１のメモリ及び前記第
２のメモリとの間に接続され、実行されるべき命令の前
記第２のメモリにおけるアドレスと演算対象のデータの
前記第１のメモリにおけるアドレスとを転送するアドレ
スバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスへ出力さ
れるアドレスがデータのアドレスであるか命令のアドレ
スであるかを前記第１のメモリ及び前記第２のメモリに
通知するアクセスタイプ識別信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通して転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記アクセスタイプ識別信号
によりデータのアドレスを出力していることを示して前
記アドレスバスヘデータのアドレスを出力した後、前記
第１のメモリが前記データ転送終了信号をアサートする
以前に、前記マイクロプロセンサが前記アクセスタイプ
識別信号により命令アクセスであることを示して前記ア
ドレスバスへ命令のアドレスを出力すべくなしであるこ
とを特徴とするデータ処理装置。

（４）データを記憶する第１のメモリと、命令を記憶す
る第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータ玉１す４レヱ□演算
を行うマイクロプロセッサと、前記、マイクロプロセッサと前記第１のメモリ及び前記
第２のメモリとの間に接続され、実行されるべき命令の
前記第２のメモリにおけるアドレスと演算対象のデータ
の前記第１のメモリにおけるアドレスとを転送するアド
レスバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスへ出力さ
れるアドレスがデータのアドレスであるか命令のアドレ
スであるかを前記第１のメモリ及び前記第２のメモリに
通知するアクセスタイプ識別信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通じて転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記アクセスタイプ識別信号
により命令のアドレスを出力していることを示して前記
アドレスバスへ命令のアドレスを出力した後、前記第２
のメモリが前記全量転送終了信号をアサートする以前に
、前記マイクロプロセンサが前記アクセスタイプ識別信
号によりデータアクセスであることを示して前記アドレ
スバスヘデータのアドレスを出力すべくなしであること
を特徴とするデータ処理装置。

（５）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを人出力するデータバスと、実行されるべき命令を入力する命令バスと、前記アドレ
スバスへ出力されたデータのアドレスが有効であること
を示すデータアドレス有効信号と、前記アドレスバスへ出力された命令のアドレスが有効で
あることを示す命令アドレス有効信号と、前記データバスを通してのデータの転送期間であるデー
タアクセスサイクルを終了させるデータ転送終了信号と
、前記命令バスを通しての命令の入力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記データアドレス有効信号をアサートした後、前記デ
ータ転送終了信号がアサートされる以前に、前記命令ア
ドレス有効信号をアサ−１・ずべくなしであることを特
徴とするマイクロプロセソサ。

（６）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを人出力するデータバスと、実行されるべき命令を入力する命令バスと、前記アドレ
スバスへ出力されたデータのアドレスが有効であること
を示すデータアドレス有効信号と、前記アドレスバスへ出力された命令のアドレスが有効で
あることを示す命令アドレス有効信号と、前記データバスを通じてのデータの五立−期間であるデ
ータアクセスサイクルを終了ざ−Ｕるデータ転送終了信
号と、前記命令バスを通じての命令の入力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記命令アドレス有効信号をアサートシた後、前記命令
転送終了信号がアサ−１・される以前に、前記データア
ドレス有効信号をアザ−１〜すべくなしであることを特
徴とするマイクロプロセソサ。

（７）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを入出力するデータバスと、実行されるべき命令を人力する命令ハスと、前記アドレ
スバスへ出力されるアドレスがデータのアドレスである
か命令のアドレスであるかを示すアクセスタイプ識別信
号と、前記データバスを通してのデータのに送期間であ
るデータアクセスサイクルを終了させるデータ転送終了
信号と、前記命令バスをｉ［１シての命令の入力期間である命令
アクセスサイクルを終了させる命令転送終了信号とを備
え、前記アクセスタイプ識別信号によりデータのアドレスを
出力していることを示し′ζ前記アドレスバスヘデータ
のアドレスを出力した後、前記データ転送終了信号がア
サ−１・される以前に、前記アクセスタイプ識別信号に
より命令のアドレスを出力していることを示して前記ア
ドレスバスへ命令のアドレスを出力すべくなしであるこ
とを特徴とするマイクロプロセソサ。

（８）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを人出力するデータバスと、大行されるべき命令を入力する命令ハスと、前記アドレ
スバスへ出力されるアドレスがデータのアドレスである
か命令のアドレスであるかを示すアクセスタイプ識別信
号と、前記データバスを通してのデータの斬廷−期間で
あるデータアクセスサイクルを終了させるデータ転送終
了信号と、前記命令バスを通しての命令の人力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記アクセスタイプ識別信号により命令のアドレスを出
力していることを示して前記アドレスバスへ命令のアド
レスを出力した後、前記命令転送終了信号がアサ−１・
される以前に、前記アクセスタイプ識別信号によりデー
タのアドレスを出力していることを示して前記アドレス
ハスヘデータのアドレスを出力すべくなしであることを
特徴とするマイクロプロセソサ。

Claims

【特許請求の範囲】

（１）データを記憶する第１のメモリと、命令を記憶する第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータ間の演算を行うマイ
クロプロセッサと、前記マイクロプロセッサと前記第１
のメモリ及び前記第２のメモリとの間に接続され、実行
されるべき命令の前記第２のメモリにおけるアドレスと
演算対象のデータの前記第１のメモリにおけるアドレス
とを転送するアドレスバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスを通じて
転送されるデータのアドレスが有効であることを前記第
１のメモリに通知するデータアドレス有効信号と、前記マイクロプロセッサから前記アドレスバスを通じて
転送される命令のアドレスが有効であることを前記第２
のメモリに通知する命令アドレス有効信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通じて転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記データアドレス有効信号
をアサートした後、前記第１のメモリが前記データ転送
終了信号をアサートする以前に、前記マイクロプロセッ
サが前記命令アドレス有効信号をアサートすべくなして
あることを特徴とするデータ処理装置。
（２）データを記憶する第１のメモリと、命令を記憶する第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータ間の演算を行うマイ
クロプロセッサと、前記マイクロプロセッサと前記第１
のメモリ及び前記第２のメモリとの間に接続され、実行
されるべき命令の前記第２のメモリにおけるアドレスと
演算対象のデータの前記第１のメモリにおけるアドレス
とを転送するアドレスバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスを通じて
転送されるデータのアドレスが有効であることを前記第
１のメモリに通知するデータアドレス有効信号と、前記マイクロプロセッサから前記アトレスバスを通して
転送される命令のアドレスが有効であることを前記第２
のメモリに通知する命令アドレス有効信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通じて転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記命令アドレス有効信号を
アサートした後、前記第２のメモリが前記命令転送終了
信号をアサートする以前に、前記マイクロプロセッサが
前記データアドレス有効信号をアサートすべくなしてあ
ることを特徴とするデータ処理装置。
（３）データを記憶する第１のメモリと、命令を記憶する第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータ間の演算を行うマイ
クロプロセッサと、前記マイクロプロセッサと前記第１
のメモリ及び前記第２のメモリとの間に接続され、実行
されるべき命令の前記第２のメモリにおけるアドレスと
演算対象のデータの前記第１のメモリにおけるアドレス
とを転送するアドレスバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスへ出力さ
れるアドレスがデータのアドレスであるか命令のアドレ
スであるかを前記第１のメモリ及び前記第２のメモリに
通知するアクセスタイプ識別信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通じて転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサ号が前記アクセスタイプ識別信
号によりデータのアドレスを出力していることを示して
前記アドレスバスへデータのアドレスを出力した後、前
記第１のメモリが前記データ転送終了信号をアサートす
る以前に、前記マイクロプロセッサが前記アクセスタイ
プ識別信号により命令アクセスであることを示して前記
アドレスバスへ命令のアドレスを出力すべくなしてある
ことを特徴とするデータ処理装置。
（４）データを記憶する第１のメモリと、命令を記憶する第２のメモリと、前記第２のメモリに記憶されている命令に従って前記第
１のメモリに記憶されているデータ間の演算を行うマイ
クロプロセッサと、前記マイクロプロセッサと前記第１
のメモリ及び前記第２のメモリとの間に接続され、実行
されるべき命令の前記第２のメモリにおけるアドレスと
演算対象のデータの前記第１のメモリにおけるアドレス
とを転送するアドレスバスと、前記マイクロプロセッサと前記第１のメモリとの間に接
続され、演算対象のデータを転送するデータバスと、前記マイクロプロセッサと前記第２のメモリとの間に接
続され、実行されるべき命令を転送する命令バスと、前記マイクロプロセッサから前記アドレスバスへ出力さ
れるアドレスがデータのアドレスであるか命令のアドレ
スであるかを前記第１のメモリ及び前記第２のメモリに
通知するアクセスタイプ識別信号と、前記第１のメモリから前記マイクロプロセッサへ前記デ
ータバスを通じて転送されるデータの転送終了を通知す
るデータ転送終了信号と、前記第２のメモリから前記マイクロプロセッサへ前記命
令バスを通じて転送される命令の転送終了を通知する命
令転送終了信号とを備え、前記マイクロプロセッサが前記アクセスタイプ識別信号
により命令のアドレスを出力していることを示して前記
アドレスバスへ命令のアドレスを出力した後、前記第２
のメモリが前記データ転送終了信号をアサートする以前
に、前記マイクロプロセッサが前記アクセスタイプ識別
信号によりデータアクセスであることを示して前記アド
レスバスへデータのアドレスを出力すべくなしてあるこ
とを特徴とするデータ処理装置。
（５）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを入出力するデータバスと、実行されるべき命令を入力する命令バスと、前記アドレ
スバスへ出力されたデータのアドレスが有効であることを示すデータアドレス有効信号
と、前記アドレスバスへ出力された命令のアドレスが有効で
あることを示す命令アドレス有効信号と、前記データバスを通じてのデータの入力期間であるデー
タアクセスサイクルを終了させるデータ転送終了信号と
、前記命令バスを通じての命令の入力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記データアドレス有効信号をアサートした後、前記デ
ータ転送終了信号がアサートされる以前に、前記命令ア
ドレス有効信号をアサートすべくなしてあることを特徴
とするマイクロプロセッサ。
（６）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを入出力するデータバスと、実行されるべき命令を入力する命令バスと、前記アドレ
スバスへ出力されたデータのアドレスが有効であることを示すデータアドレス有効信号
と、前記アドレスバスへ出力された命令のアドレスが有効で
あることを示す命令アドレス有効信号と、前記データバスを通じてのデータの入力期間であるデー
タアクセスサイクルを終了させるデータ転送終了信号と
、前記命令バスを通じての命令の入力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記命令アドレス有効信号をアサートした後、前記命令
転送終了信号がアサートされる以前に、前記データアド
レス有効信号をアサートすべくなしてあることを特徴と
するマイクロプロセッサ。
（７）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを入出力するデータバスと、実行されるべき命令を入力する命令バスと、前記アドレ
スバスへ出力されるアドレスがデータのアドレスであるか命令のアドレスであるかを示
すアクセスタイプ識別信号と、前記データバスを通じてのデータの入力期間であるデー
タアクセスサイクルを終了させるデータ転送終了信号と
、前記命令バスを通じての命令の入力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記アクセスタイプ識別信号によりデータのアドレスを
出力していることを示して前記アドレスバスへデータの
アドレスを出力した後、前記データ転送終了信号がアサ
ートされる以前に、前記アクセスタイプ識別信号により
命令のアドレスを出力していることを示して前記アドレ
スバスへ命令のアドレスを出力すべくなしてあることを
特徴とするマイクロプロセッサ。
（８）実行されるべき命令のアドレスと演算対象のデー
タのアドレスとを転送するアドレスバスと、演算対象のデータを入出力するデータバスと、実行されるべき命令を入力する命令バスと、前記アドレ
スバスへ出力されるアドレスがデータのアドレスであるか命令のアドレスであるかを示
すアクセスタイプ識別信号と、前記データバスを通じてのデータの入力期間であるデー
タアクセスサイクルを終了させるデータ転送終了信号と
、前記命令バスを通じての命令の入力期間である命令アク
セスサイクルを終了させる命令転送終了信号とを備え、前記アクセスタイプ識別信号により命令のアドレスを出
力していることを示して前記アドレスバスへ命令のアド
レスを出力した後、前記命令転送終了信号がアサートさ
れる以前に、前記アクセスタイプ識別信号によりデータ
のアドレスを出力していることを示して前記アドレスバ
スへデータのアドレスを出力すべくなしてあることを特
徴とするマイクロプロセッサ。