JPH02277130A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 可変長命令形式を採用したマイクロプロセッサに関し、 効率良く可変長命令をデコードでき、且つ簡素な構成の
命令デコーダを具備するマイクロプロセッサを提供する
ことし、 該基本部の指定に応じて付加される拡張部を含む可変長
命令を実行するマイクロプロセッサであって、前記基本
部をデコードすることで、後続の基本部及び拡張部の有
無を判別し、基本部遷移要求又は拡張部遷移要求を出力
する基本部デコーダと、前記拡張部をデコードすること
で、拡張部の継続の有無を判別し、拡張部継続要求を・
出力する拡張部デコーダと、前記基本部デコーダ、拡張
部デコーダにデコードを指示する制御信号を所定のシー
ケンスに従って発生するデコードシーケンサとを具備し
、前記デコードシーケンサは、前記基本部遷移要求に応
答して前記基本部デコーダに対する制御信号を発生する
第１制御回路と、前記拡張部遷移要求又は拡張部継続要
求に応答して前記拡張部デコーダに対する制御信号を発
生する第２制御回路と、前記第１　！ＩＩ御回路と前記
第２制御ｎ回路に接続され前記拡張部遷移要求又は拡張
部継続要求があるときには前記基本部遷移要求に対応す
る第１制御回路の動作を保留させる第３制御回路とを具
備して構成される。

〔産業上の利用分野〕

本発明は、可変長命令形式を採用したマイクロプロセッ
サに関する。特に単一命令が複数の基本部と、可変長の
拡張部とで構成される可変長命令の各部分のデコード順
を制御する改良されたデコードシーケンサを具備するマ
イクロプロセッサに関する。

〔従来の技術〕

第１Ｏ図は可変長命令形式の概念図である。

第１０図は、マイクロプロセッサに対する１つの命令が
、最大Ｎ個の部分から構成されることを示している。こ
の様な命令は複数のサイクルを使ってデコードされる。

各部分の基本部には命令コードが含まれ、拡張部にはイ
ミディエートデータ等が含まれる。例えば第１の部分の
基本部に基づいて後続の拡張部の有無や第２の部分の基
本部の意味が特定される。基本部がＮ個ある場合にはＮ
個の基本部をデコードして、始めて意味のある制御信号
が得られる。

第１１図は３２ビツト・マイクロプロセッサを想定した
直交型の命令形式の一例であり、最大３つの基本部を持
つ命令まで可変できる命令形式を示す図である。この命
令形式では１６ビツト単位で命令が構成されており、Ｏ
Ｐは命令コード部で命令コード及び後続の基本部の有無
を示す情報を含む。Ｒ，Ｒ，、Ｒ，はレジスタ指定部、
Ｓはオペランドサイズ指定部、＃Ｉはイミディエートデ
ータ、ｄｉｓｐはディスプレースメント部である。オペ
ランド指定部は後続の拡張部の有無を示す情報も含む。

拡張部は１６ビツトの整数倍の長さを持ち、オペランド
指定部の直後に置かれ、オペランド指定部を拡張する為
に用いられる。拡張部には、更に後続の拡張部の有無を
示す情報も含まれる。

１６Ｘｎ（ｎはＯを含む整数）は拡張部の長さを１６ビ
ツト単位で可変であることを示す。尚、短縮形は一般形
のオペランド指定部のビット長を２ビツト短縮すること
で、実行速度を速めたものである。この様な可変長命令
形式では、使用頻度の高い命令はｌオペランド形式に割
り当てられ、使用頻度の低い命令は２オペランド以上の
形式が割り当てられる。こうすることで使用頻度の高い
命令は短時間で実行し、且つ命令の種類も多くすること
ができる。係る可変長命令のより具体的な例を第１２Ａ
図〜第１２Ｃ図に示す。

第１２Ａ図、第１２Ｂ図は２オペランド形式の命令の具
体例を示す図、第１２Ｃ図は１オペランド形式の命令の
具体例を示す図である。第１２Ａ図は８ビツトの実効ア
ドレスフィールドを持つ２オペランド一般型の命令を示
し、１６ビツトよりなる第１基本部は命令コードＯＰ、
ソース・オペランド・サイズＳＳ１ソース・オペランド
・実効アドレスｅａｓよりなり、第２基本部は命令コー
ドＯＰ、デスティネーション・オペランド・サイズＤＤ
、デスティネーション・オペランド・実効アドレスｅａ
ｄよりなる。尚、ｅｘｐ１６／３２は１６ビツト又は３
２ビツトよりなる拡張部である。第１２Ｂ図は８ビツト
・イミディエート型の命令を示し、第１基本部は命令コ
ードＯＰ、イミディエートデータ＃よりなり、第２基本
部は命令コード、デスティネーション・オペランド・サ
イズＤＤ。

デスティネーション・オペランド・実効アドレスｅａｄ
よりなる。この命令では、第２基本部のみに拡張部ｅｘ
ｐ１６／３２が付加される。第１２Ｃ図は短縮型のレジ
スターメモリ間転送命令を示し、命令コードＯＰ、レジ
スタ指定部Ｒｎ、ソース・オペランド・サイズＳＳ１ソ
ース・オペランド。

実効アドレス又はデスティネーション・オペランド・実
効アドレスｅａｓ／ｅａｄより成る基本部と拡張部ｅｘ
ｐ１６／３２より構成されている。

かかる可変長命令のデコード・シーケンスとして第１３
図に示すステージ遷移が考えられる。第１３図は最長で
第３基本部まで持つ命令のデコードのステージ遷移図で
ある。尚、○印は各部のデコードステージを示し、矢印
は他のデコードステージへの状態遷移を示す。第１基本
部のみを持つ命令が連続する場合には第１基本部のデコ
ードステージのみを繰り返せばよいが、第２、第３基本
部、第１．２．３拡張部がある場合には、単純に前のデ
コードステージを参照しながら後続ステージのデコード
を行おうとすると複雑なデコードシーケンスとなってし
まう。これは第１基本部の命令コードにより、後続の基
本部の命令コードの意味が変わり、且つ拡張部の長さも
可変である為である。

例えば、第１図に示す命令をデコードするには第１基本
部をデコードし、そのデコード結果から第１拡張部があ
ると判定する。次に、第１拡張部をデコードし、その結
果拡張部が続くと判断されれば第１拡張部のデコード処
理を繰り返し行う。

第１拡張部のデコードが終了し、且つ第１基本部のデコ
ードの結果、第２基本部が有ると判定されていれば、第
２基本部のデコードステージへ遷移する。第２基本部を
デコードし第２基本部のデコード結果から第２拡張部が
あると判定すると第２拡張部のデコードステージへ遷移
する。その後、先の第２基本部のデコード結果から第３
基本部があると判定されると、第３基本部をデコードス
テ−ジ遷移する。第３基本部のデコード結果から第３拡
張部があると判定されると第３拡張部をデコードし第３
基本部のデコード結果から第３拡張部、第４基本部がな
いと判定すると 次の命令に移り、上述と同様のデコード・シーケンスで
デコードを行なう。しかし、この様なデコード・シーケ
ンスでは各拡張部のデコード終了後に次の基本部のデコ
ードに移るには、その拡張部がどの基本部に付随する拡
張部であるかを確認し、且つその基本部のデコード結果
を知る必要がある。状態遷移が多い程、遷移を指示する
為の多くの制御信号を必要とする。よって、第４図に示
したステージ遷移を行なうデコードシーケンサではその
回路構成が複雑になるという問題がある。

この問題は１つの命令を構成する基本部及び拡張部の数
が増加するほど深刻なものとなる。又、デコートシーケ
ンサの複雑化によりデコード処理に要する時間も長くな
る。

〔発明が解決しようとする課題〕

本発明は効率良く可変長命令をデコードでき、且つ簡素
な構成の命令デコーダを具備するマイクロプロセッサを
提供することを課題とする。

本発明の他の課題は、可変長命令を高速にデコード可能
な命令デコーダを具備するマイクロプロセッサを提供す
ることにある。

本発明の更に他の課題は、高集積化に適したマイクロプ
ロセッサの構成を提供することにある。

〔課題を解決する為の手段〕

上記の課題は、命令コード及びオペランド指定部を含む
基本部と、該オペランド指定部を拡張する為に該基本部
の指定に応じて付加される拡張部を含む可変長命令を実
行するマイクロプロセッサであって、前記基本部をデコ
ードすることで、後続の基本部及び拡張部の有無を判別
し、基本部遷移要求又は拡張部遷移要求を出力する基本
部デコーダ（２８，３０，３２Ａ、３２Ｂ）と、前記拡
張部をデコードすることで、拡張部の継続の有無を判別
し、拡張部継続要求を出力する拡張部デコーダ（３４Ｌ
前記基本部デコーダ、拡張部デコーダにデコードを指示
する制御信号（ＯＰＩ〜ＯＰ３、ＡＤＤＭ、１ＭＭ２，
１ＭＭ３）を所定のシーケンスに従って発生するデコー
ドシーケンサ（１４）とを具備し、前記デコードシーケ
ンサは、前記基本部遷移要求に応答して前記基本部デコ
ーダに対する制御信号を発生する第１制御回路（４２１
〜４２３，１０４〜１０６）と、前記拡張部遷移要求又
は拡張部継続要求に応答して前記拡張部デコーダに対す
る制御信号を発生する第２制御回路（４４，１２０，４
２４〜４２６，１１４〜１１６）と、前記第１制御回路
と前記第２制御回路に接続され前記拡張部遷移要求又は
拡張部継続要求があるときには前記基本部遷移要求に対
応する第１制御回路の動作を保留させる第３制御回路（
１０１〜１０３，１１１）とを具備することを特徴とす
るマイクロプロセッサ。

〔作用〕

本発明に於いては、デコードステージを基本モードと拡
張モードとに分け、基本部と拡張部のデコードステージ
分離している。更に第１拡張部、第２拡張部、第３拡張
部のデコードステージを分けず、各拡張部のデコードス
テージを共通化してステージ遷移を簡素化することでデ
コードシーケンサの構成も簡素化可能としている。その
際に基本部のデコード開始と拡張部のデコード開始が競
合した場合には後続の基本部のデコード要求をマスクし
て拡張部のデコードを開始させる信号の方を優先させ、
各拡張部のデコード終了後に次の基本部のデコードに移
る様にデコードシーケンサの構成している。

〔実施例〕

本発明の一実施例に於ける命令デコードのステージ遷移
を第１図を用いて説明する。図中、○印はデコードステ
ージを示し、矢印はデコードステージの遷移を示す。

本発明に於いては、デコードステージを基本モードと拡
張モードとに分け、基本部と拡張部のデコードステージ
分離している。更に、第１３図の様に第１拡張部、第２
拡張部、第３拡張部のデコードステージを分けず、各拡
張部のデコードステージを共通化している。この結果、
第１３図に比べて第１図の本発明の一実施例ではデコー
ドステージの状態遷移の種類が少なくなり、デコードシ
ーケンサの簡素化が可能となる。

本実施例では、命令中に拡張部が無い場合、又は拡張部
がある場合でも基本部と同じデコードサイクル内でオペ
ランド処理に必要なデータ、制御信号が用意できる場合
には基本モード内でのみデコードステージが遷移する。

第１基本部のみの命令が続く場合には第１基本部のデコ
ードステージのみが繰り返される。また、第３基本部ま
である命令のばあいには、第１５本部、第２基本部、第
３基本部の順でデコードステージが遷移し、その後に次
の命令のデコードの為に第１基本部へ遷移する。一方、
第１基本部をデコードした段階で、第２基本部有り、第
１拡張部有りと判断され且つ基本部と同じデコードサイ
クル内で処理に必要なデータ、制御信号が用意できない
場合（例えば、オペランド指定部で指定されたイミディ
エートデータ長が大で１サイクルでは取り込めない場合
）には、第２基本部への遷移要求は保持状態で待たせて
おき、拡張モードへ遷移して後続の拡張部をデコードす
る。後続の拡張部をデコードした結果、更に拡張部が続
（と判断された場合には拡張部のデコードステージを繰
り返す。第２．３拡張部についても同様に処理される。

後続の拡張部が無いと判断されると再び基本モードに戻
り、待たせてあった第２基本部のデコードステージへ遷
移する。

第５図に示すステージ遷移は、第２図に示す命令デコー
ド部を備えることで実現される。第２図は本発明の原理
構成を示している。尚、デコード対象である命令は、第
１０図、第１１図、第１２Ａ図〜第１２Ｃ図に示す様に
所定ビット長の基本部と、前記基本部により指定されて
前記所定ビット長の整数倍の拡張部と、先行する基本部
に従属する基本部を有する可変長命令である。

第２図に於いて、■は遷移要求デコード部であり、命令
を先頭から処理単位ビット長毎に順次読み込み後続の基
本部及び拡張部の有無を判別する。

２はラッチ回路等の記憶回路であり、基本部及び拡張部
の有無を示す信号を一時記憶する。３はデコードシーケ
ンサであり、記憶回路２の保持データに対応した基本部
及び拡張部のデコードを開始させる信号を、基本部デコ
ーダ４Ａ又は拡張部デコーダ４Ｂに対し順次・出力する
。この際、デコードシーケンサ３は、基本部のデコード
開始と拡張部のデコード開始が競合した場合には後続の
基本部のデコード要求をマスクして拡張部のデコードを
開始させる信号の方を優先させて出力する。

各拡張部のデコード終了後に次の基本部のデコードに移
る場合、記憶回路２に基本部有りの情報が保持されてい
るので、前期優先制御によって拡張部のデコードを優先
しても容易に後続の基本部のデコード開始制御に移るこ
とができる。この記憶回路２とデコードシーケンサ３の
優先制御との組み合わせにより、デコードシーケンサの
構成が従来よりも簡単になる。

第３図は、本発明の一実施例であるデコード・シーケン
スをより具体的に示すステージ遷移図である。本実施例
のデコード・シーケンスに於いて取り得る状態は次の７
ステージである。

基圭玉二上 先行する基本部のオペレーションコードが更に後続のオ
ペレーションコードを必要とする場合にステージ遷移す
る。

ＳＧＩ：命令の先頭（ＯＰｌ）、即ち第１基本部からデ
コードを行なうテステージ ＳＧ２　：命令の第２基本部（ＯＰ　２　）をデコード
するステージ ＳＧ３　ｊ命令の第３基本部（ＯＰ　３　）をデコード
するステージ 拡服玉二上 基本モードに於いて、オペランド指定されたオへランド
処理に必要なデータ、制御信号が基本部のデコードサイ
クル内で用意できない場合に基本モードから遷移する。

ＡＤＤＭ？付加モードのデコードステージ１ＭＭ２：ロ
ングデータのイミディエートデータの２ワード目を抜き
取るステージ １ＭＭ３：ロングデータのイミディエートデータの３ワ
ード目を抜き取るステージ ＷＡＩＴ：デコード１サイクルに対し、後続する回路が
２サイクル動作を必要とする場 合に同期をとる為、デ、コードを２サイクルにするステ
ージ 各ステージへの遷移要求は付のとりである。

ＳＧ　Ｉ　ＲＥＱ　：第１基本部デコードの要求（第１
基本部のみの命令が続くときはこ の要求も繰り返し出される） ＳＧ２ＲＥＱ：第２基本部デコードの要求５Ｇ３ＲＥＱ
：第３基本部デコードの要求ＡＤＤＭＲＥＱ：付加モー
ドへの遷移要求１ＭＭ２ＲＥＱ：２ワード目のイミディ
エートデータがある場合に出される遷移要求 １ＭＭ３ＲＥＱｌワード目のイミディエートデータがあ
る場合に出される遷移要求 ＷＡＩＴ　　：　　ウェイト要求 尚、ＡＤＤＭステージ、１ＭＭ２ステージ、１ＭＭ３ス
テージ、ＷＡＩＴステージから基本モードへ向かう破線
の矢印は、それぞれ先行する基本部に応じて５ＧＩ−３
Ｇ３の対応するステージへ遷移することを示している。

本発明実施例の基本的なステージ遷移と第１図と同様で
ある。同図と異なる点は、拡張モードのステージをより
詳細に示した点である。ここで付加モードとは多重間接
やスケーリングを使用可能としたアドレッシングモード
でのオペランド指定部の拡張モードを意味する。ロング
イミディエートデータの取込み時の遷移は次のとおりで
ある。

ＳＧＩステージで第１基本部のデコード結果が２又は３
ワードのロングイミディエートデータ有りの場合には１
ＭＭ２ステージへ遷移する。更に、第１基本部のデコー
ド結果が３ワードのロングイミディエートデータ有りの
場合には１ＭＭ３ステージへ遷移するシーケンスとなっ
ている。また、ＳＧＩステージからＳＧ３ステージへの
遷移要求５Ｇ３ＲＥＱは、第１基本部と第２基本部を同
時にデコードした際に、第３基本部有りと判断されたと
きに出されるものである。尚、ウェイト要求ＷＡＩＴ−
ＲＥＱについてはＳＧＩ、ＳＧ３ステージで発生するも
のとしである。

第３図に示すデコード・シーケンスにより、例えば第８
図に示すＭＯＶ命令は次の様にデコードされる。尚、第
４図はＴ　ＲＯＮ　（Ｔｈｅ　ＲｅａｌｔｉｍｅＯｐｅ
ｒａｔｉｎｇ　ｓｙｓｔｅｍ　Ｎｅｕｃｌｅｕｓ）仕様
に準拠した命令の形式を示す図である。このＭＯＶ命令
は、メモリからメモリへの転送命令であり二−モニック
では次のように表される。

ＭＯＶ　：　Ｇ　　＠＠　（ｄｉｓｐ、Ｒｎ）、＠Ｒｍ
ＭＯＶは転送命令を、Ｇは第１１図に示した一般形の命
令であることを示す。また、＠は間接アドレッシングを
、＠＠は二重間接アドレッシングを、ｄｉｓｐはディス
プレイスメントを、Ｒｎ、Ｒｍはインデックスレジスタ
を示す。ＥＡＩには次の第１拡張部が付加モードである
ことを示すコードが格納され、ＥＡ２にはＲｍの間接ア
ドレッシングの識別コードが格納され、第１拡張部には
付加モードとして、Ｒｎとディスプレイスメントの値に
よる二重間接アドレッシングを示すコードが格納されて
いる。即ち、上記命令ではインデックスレジスタＲｎ内
の値にディスプレースメ゛ントｄｉｓｐを加算した値の
アドレスでメモリをアクセスしてオペランドアドレスを
取り出す。オペランドアドレスに基いてソースデータを
アクセスし、それを・インデックスレジスタＲｍ内の値
に対応するアドレスへ転送する。命令中のＯＰｌ、３１
．ＥＡＩは第１基本部であり、後続の付加モードの部分
が第１拡張部である。ＯＦ２、Ｓ２、ＥＡ２は第２基本
部である。ＯＰＩは第２基本部が有るという情報を持ち
、ＥＡＩは第１拡張部が有るという情報をもっている。

第１拡張部（付加モード）は、ＯＰｌにより指定され第
１基本部に従属している。Ｓｌ、Ｓ２はオペランドサイ
ズである。

このＭＯＶ命令を本発明に係るデコード・シーケンスに
基づいてデコードする際のステージ遷移を第５図に示す
。第５図の横方向は時間軸でありサイクル毎に現在のス
テージ、現在のステージでのデコード結果に基いて識別
される次に続くステージ、そのサイクル内でのデコード
動作を示している。

ＭＯＶ命令は第１基本部士拡張部（付加モード）土弟２
基本部という構成になっているのでＳＧ１ステージでＯ
Ｐｌをデコードすることで次ステージとしてＳＧ２ステ
ージ、ＡＤＤＭステージが要求されることが分かる。Ａ
ＤＤＭステージは第１拡張部に対応するものであるから
、ＳＧ２ステージへの遷移は凍結させておき、次のサイ
クルではＡＤＤＭステージへ遷移する。この場合、拡張
部の長さは１サイクルで処理できる長さであるので、次
のサイクルではＳＧ２ステージへ遷移する。

但し、ＷＡＩＴ要求が来ている為、ＯＦ２のデコードを
１サイクル待たせ（ＯＰ２Ｗで示す）、現ステージはＳ
Ｇ２ステージのまま保持する。次のサイクルではＯＦ２
をデコードする。ＭＯＶ命令は第２基本部までなので次
ステージはＳＣ，１ステージとなっている。

尚、ＭＯＶ　：　Ｇ＠　（ｄ　ｉ　ｓ　ｐ、Ｒｎ）、＠
Ｒｍの様な命令（レジスタＲｎＯ値にディスプレースメ
ントｄｉｓｐを加算した値のアドレスでメモリをアクセ
スし、そのアドレスのデータをレジスタＲｍの値のアド
レスへ転送）の場合は、拡張部があってもディスプレー
スメントｄｉｓｐが基本部のデコードサイクル内で用意
できるので拡張モードへの遷移はしない。

第６図は、第３図に示したステージ遷移を実現する為の
本発明の一実施例である命令デコーダのブロック図であ
る。この命令デコーダは、命令キューｌＯから命令キュ
ーパス１２を介して供給される命令をデコードシーケン
サ１４からの制御信号に基づいて取り込み、デコードす
る。

以下、第１１図に示した命令形式の可変長命令をデコー
ドする場合を例として説明する。命令キューパス１２は
６４ビツト幅のパスであり、命令キュー１０は６４ビツ
ト単位で命令を命令キューパス１２へ送出する。命令キ
ューパス１２上のデータ（ビット６３〜ビツトＯ）は、
デコードシーケンサ１４からの制御信号に基づくタイミ
ングでラッチ回路１６〜２６に保持される。図中、括弧
内の数は対応するラッチ回路への入力されるビット番号
を示す。例えば（６３：４８）は、ビット６３〜ビツト
４８の１６ビツトが入力されることを示す。

第１オペレーシヨンコード（ＯＰＩ）デコード部２８、
第２オペレーシヨンコード（ＯＰ　２　）デコード部３
０、アドレッシング部デコード部３２Ｂ、次ステージ遷
移要求デコード部３２Ａは基本部をデコードする為のデ
コーダである。付加モードデコード部３４は拡張部をデ
コードするデコーダである。イミディエートデータ、デ
ィスプレースメントデータ等は６４ビツトの入力側命令
レジスタ４６、出力側命令レジスタ４８を介して取り込
まれる。ラッチ回路１６は１２ビツトラツチ、ラッチ回
路１８は２入力の８ビツトラツチ、ラッチ回路２０は１
６ビツトラツチ、ラッチ回路２２は２入力の１６ビツト
ラツチ、ラッチ回路２４は２ビツトラツチである。

第１オペレーシヨンコード（ＯＰＩ）デコード部２８は
、ラッチ制御信号Ｓ３１のタイミングでラッチ回路１６
に取り込まれた第１基本部に含まれるオペレーションコ
ード１２ビツト（（６３：５２）、（５０：４Ｂ））を
ＳＧｌステージでデコードする。

第２オペレーシヨンコード（ＯＰ　２　）デコード部３
０は、ラッチ制御信号Ｓ３１のタイミングでラッチ回路
１８に取り込まれた第２基本部に含まれるオペレーショ
ンコード８ビツト（４７：４０）をＳＧ１ステージでデ
コードし、ラッチ制御信号Ｓ３２のタイミングでラッチ
回路１８に取り込まれたオペレーションコード８ビツト
（６１５６）をＳＧ２ステージでする。

次ステージ遷移要求デボ−ド部３２Ａ及びアドレッシン
グデコード部３２Ｂは、ラッチ回路２０゜２２．２４〜
２４のデータ及び３４１．３４２．３４３を入力として
デコードを行う。次ステージ遷移要求デコード部３２Ａ
第７図に示した各ステ−ジへの遷移要求を判別する。ア
ドレッシングデコード部３２Ｂは、アドレッシングモー
ドをデコードする。ラッチ回路２０にはラッチ制御信号
Ｓ３１のタイミングで１６ビツト（６３：４８）が取り
込まれ、このデータはＳＧＩステージでデコードされる
。ラッチ回路２２は２入力ラッチであり、ＳＧｌステー
ジではラッチ制御信号Ｓ３１のタイミングで１６ビツト
（４７：３２）を取り込み、ＳＧ２ステージではラッチ
制御信号１６ビツト（６３：４Ｂ）を取り込む。ラッチ
回路２４はラッチ制御信号Ｓ３３のタイミングで２ビツ
ト（５７：５６）をＳＧ３ステージに於いて取り込む。

付加モードデコード部３４は、ラッチ制御信号Ｓ３４の
タイミングでラッチ回路２６に保持された１６ビツト（
６３：４８）の拡張部をＡＤＤＭステージに於いてデコ
ードする。

尚、第２オペレーシヨンコード（ＯＦ２）デコード部２
８が、ＳＧＩステージでもデコードを行うのは第１基本
部、第２基本部の同時デコードをする場合があるからで
ある。一般型の２オペランド以上を有する命令に於いて
は、第１オペランドがレジスタダイレクト（レジスタ中
のデータをオペランドとしてそのまま使う場合）の場合
には、命令キューパス１２上の第２ハーフワード（４７
：３２）にはＳＧ２ステージでデコードすべき第２オペ
レーシヨンコードがある。この時に限って命令の第１１
第２オペレーシヨンコードを同時にデコードする。その
為、ＳＧＩステージでは、無条件に第２オペレーシゴン
デコード部１８及びアドレッシングデコード部３２Ｂの
ラッチ回路１８．２２に第２ハーフワードを取込み、Ｏ
ＰＩデコード部２８での第１オペレーシヨンコードのデ
コートにより命令が一般型であり、且つ第１オペランド
がレジスタダイレクトの場合には第２オペレーシヨンコ
ードのデコード結果を有効とする。一方、命令が一般型
でないか又は一般型で第１オペランドがレジスタダイレ
クト以外の場合には第２オペレージ目ンコードのデコー
ド結果を無効とし、第１命令オペレーシヨンコードのデ
コード結果を有効とする。このとき、−Ｓ型の命令で第
１オペランドがレジスタダイレクト以外の場合には、Ｓ
Ｇ２ステージ遷移要求がアサートされ、次サイクル（Ｓ
Ｇ２ステージ）で第２オペレーシヨンコードのデコード
を行なう。ＳＧ２ステージでは、第２オペレーシヨンコ
ードは命令キューパス１２上の第１ハーフワード（６３
：４８）にある為、第２オペレーションコードデコード
部３０及びアドレッシングデコード部３２Ｂのラッチ回
路１８．２２は、命令キューパス１２上の第１ハーフワ
ード（６３：４８）データを取込み、第２オペレーシヨ
ンコード及び第２オペランドのデコードを行なう。

本−実施例に於いて第３基本部を有する命令としては、
固定ビット長ビットフィールド命令と、アット・コンベ
ア・ブランチ、サブ・コンベア・ブランチ等のループ命
令がある。これらの命令は４オペランドを持つ命令で、
この内２オペランドは一般型の第１、第２基本部の第１
オペランド及び第２オペランド指定部で指定され、残り
の２オペランドを指定する為に第３基本部が使用される
。

第３基本部は命令を判別するオペレーションコードを持
たず（命令種は第１、第２基本部のオペレーションコー
ドで既に指定され、第３基本部のデコード時点では判別
済である）レジスタ番号やイミディエートデータを有す
る。従って、ＳＧ３ステージでデコーダは、イミディエ
ートデータのサイズを指定するフィールド（５７：５６
）を入力するのみｔ、定数発生指示を出力する。レジス
タ番号やイミディエートデータは入力側命令レジスタ４
６及び出力側命令レジスタを通って後段の回路へ伝えら
れる。

本−実施例に於いて、拡張部は付加モードアドレッシン
グを実現する為に使用される。付加モードアドレッシン
グは、多重間接やスケーリングが使用できるアドレッシ
ングモードである。オペランドアドレスは基本的に以下
の式で求められ、このアドレス計算を繰り返し適用する
ことによって多重間接アドレッシングを実現する。。

〔ベースアドレス＋インデックス＊スケール士ディスプ
レースメント］ 従って、−段目のベースアドレスを基本部のオペランド
指定部により指定し、インデックス、スケール、ディス
プレースメントを一段毎に以下のフォーマットで指定す
る。

Ｅ　　　ＩＩＲｎｌＭＩ　　　　ＸＸ　　　Ｄ４１ＥＸ
Ｐ　・　・Ｅ　：終了指定 Ｉ　；間接指定 Ｒｒｚインデックスレジスタ番号 Ｍ　：インデックス指定 ＸＸニスケール指定 Ｄ　：ディスプレースメント指定 Ｄｉディスプレースメントデータ （１６ビツト及び３２ビツトの場合は拡張部ＥＸＰのフ
ィールドに拡張） この付加モードアドレッシング指定部をデコードするの
が付加モードデコードでＡＤＤＭステージに於−段毎に
命令キューパス１２上の第１ハーフワード（１５：Ｏ）
をラッチしてデコードする。

オペレーションコードデコード部２８．３０のデコード
結果は、それぞれラッチ制御信号ＳＯ３のタイミングで
ラッチ回路３６．３８に保持される。

保持された出力のうち一方が選択されて第９図に示すマ
イクロプログラムＲＯＭ６５に対しマイクロアドレスを
供給するとともにパイプライン制御部６４に対しタグを
供給する。アドレッシングデコード部３２Ａ及び次ステ
ージ遷移要求デコード部３４Ｂのデコード結果はラッチ
制御信号３０３のタイミングでラッチ回路４２に保持さ
れ、付加モードデコード部３４のデコード結果はラッチ
回路４４に保持される。これら保持データは、第１３図
の命令実行部８１の構成要素であるアドレス発生部６８
及び定数発生部６７に対しアドレス計算指示及び定数発
生指示を与える。

第６図の命令デコーダの制御はデコードシーケンサ１４
によって行われる。第７図は本発明の一実施例であるデ
コードシーケンサ１４のプロ・ンク図である。

本実施例のデコードシーケンサでは、基本状態の遷移で
は拡張部の有無は考慮せず、基本遷移要求が拡張遷移要
求がアサートされている間は凍結される様に上記各制御
信号を発生する。又、デコードが複数サイクルにまたが
る為、第１オペレーシヨンコード、第２オペレーシヨン
コード、及び付加モードに対応して、それぞれデコード
を行うデコード部設け、各ステージ信号によりデコード
済信号を後続サイクルで参照するため、分割されたデコ
ード部毎にラッチ回路を制御している。更にウェイトス
テージ及び外部からのウェイト要求があると、出力側ラ
ッチを凍結し、その状態を保持する。

以下、本実施例のデコードシーケンサの細部について詳
細に説明する。本実施例に於けるデコードシーケンサは
、次ステージ遷移要求デコード部３２Ａから出力される
基本遷移要求信号Ｓｌｌ、Ｓ１２、Ｓ１３、拡張遷移要
求信号３１４、Ｓ１５、Ｓ１６、付加モードデコード部
３４から拡張継続要求信号３１Ｂ及び第８図に示す４相
りロック信号φ。〜φ３に基づいて入力、出力側のラッ
チ制御信号、各デコード部のイネーブル信号を発生する
。ラッチ回路４２の一部であるラッチ回路４２ａは、次
ステージ２５遷移要求デコ一ド部３２Ａから出力される
デコード出力ＳＬｌ〜Ｓ１７を一時保持する。ピットラ
ッチ回路４２１〜４２３の出、力はそれぞれ、第１基本
ステージ遷移要求信号５ＧＩＲＥＱ（３２１）、第２基
本ステージ遷移要求信号５Ｇ２ＲＥＱ　（Ｓ２２）　、
第３基本ステージ遷移要求信号５Ｇ３ＲＥＱ　（３２３
）となる。ピットラッチ回路４２４〜４２７の出力はそ
れぞれ、付加モードステージ遷移要求信号ＡＤＤＭ−Ｒ
ＥＱ　（Ｓ２４）、６４ピツトイミ一デイエート遷移要
求信号ＩＭＭ２ＲＥＱ　（Ｓ２５）、９６ビツトイミ一
デイエート遷移要求信号ＩＭＭ３ＲＥＱ（Ｓ２６）、ウ
ェイト要求信号ＷＡＩＴ・ＲＥＱ（Ｓ２７）となる。付
加モードデコード部３４のデコード出力３１Ｂはラッチ
回路４４に一時保持され、付加モード継続信号ＡＤＤＭ
　−ＣＮ（Ｓ２７）として出力する。ピットラッチ回路
４２１〜４２３の保持データは、それぞれアンドゲート
１０１，１０２，１０３を介してクロック信号φ、のタ
イミングでピットラッチ回路１０４゜１０５．１０６に
保持される。アンドゲート１０１〜１０３は、拡張部遷
移要求がある間、基本部遷移要求をマスクする機能を有
する。ピットラッチ回路１０４〜１０６の保持データＳ
４１，３４２Ｓ４３は、オアゲート１０７に入力され、
その論理和出力はよりてアンドゲート１０８の一方の入
ノＪ端子に供給される。アンドゲート１０８の他方の入
力端子にはパイプライン制御部６４（第９図参照）から
のウェイト要求信号ＷＡＩＴ−ＰＬ（Ｓ、、）がインバ
ータ１０９を介して供給される。

オアゲート１０７は、現ステージが基本部ステージにあ
ることを検出する機能を有する。アンドゲート１０８は
ウェイト要求ＷＡ、ｒＴ−ＰＬ及び基本部遷移要求が無
いことを検出して次ステージ遷移要求デコード部の出力
Ｓｌｌ〜Ｓ１３の取り込みを支持する信号を発生する機
能を有する。アンドゲート１０Ｂの出力は、アンドゲー
ト１１Ｏの一方の入ノ〕端子に供給され、アンドゲート
１１０の他方の入力端子には、クロック信号φ、が供給
される。アン）゛ゲート１１０の出力は、ピットラッチ
回路４２１，４２２，４２３にデコード出力Ｓ１１〜Ｓ
１３を取り込む為のラッチタイミング信号として用いら
れる。アントゲ−）１０１〜１０３の他方の入力端子に
は、基本部遷移要求のマスクを制御するノアゲート１１
１の出力が供給される。ノアゲー）１１１の入力端子に
は、ピットラッチ回路路４２４，４２６の出力がそれぞ
れオアゲート１１２．アンドゲート１１３を介し信号Ｓ
３４、Ｓ３６として供給され、さらにピットラッチ回路
４２５，４２７に保持されたデータ８２５゜３２７が直
接供給され、拡張部への遷移要求の有無を検出している
。データＳ３４．Ｓ２５．Ｓ３６はクロック信号φ、の
タイミングでそれぞれピットラッチ回路１１４，１１５
，１１６に保持され、拡張部デコードイネーブル信号Ａ
ＤＤＭ　（Ｓ４４）、１ＭＭ２　（Ｓ４５）、１ＭＭ３
　（Ｓ４６）として出力される。データ３４４．Ｓ４５
はそれぞれピットラッチ回路１１７，１１８にデータＳ
５４、Ｓ５５として保持される。データＳ５４はアンド
ゲート１２０の一方の入力端子に供給され、データＳ５
５はアンドゲート１１３の他方の入力端子に供給される
。アンドゲート１１３は１ＭＭ２ステージに於いて１Ｍ
Ｍ３ＲＥＱがあるときにピットラッチ回路１１６へ１Ｍ
Ｍ３ＲＥＱを転送する機能を有する。アンドゲート１２
０は、拡張モードの最中に拡張部をデコードした結果、
更に拡張モードが続くと判別されたことを検出してＡＤ
ＤＭ　−ＲＥＱをピットラッチ回路１１４へ転送する機
能を有する。インバータ１０９の出力とクロック信号φ
、とがアンドゲート１１９へ供給され、アンドゲート１
１９の出力がラッチタイミング信号としてピットラッチ
回路１１７．１１８４２４〜４２７ヘデコード出力３１
４〜３１７を取り込む為のタインミング信号として用い
られている。

付加モードデコード部３４からのデコード出力３１Ｂは
アンドゲート１１９の出力のタイミングでラッチ回路４
４に保持され、付加モード継続信号ＡＤＤＭ−ＣＮ　（
３２Ｂ）としてとしてアンドゲート１２０の他方の入力
端子に供給される。ウェイト要求信号ＷＡＩＴ−ＲＥＱ
　（Ｓ２７）はクロック信号φ１のタイミングでピット
ラッチ回路１２１に保持され、ウェイト信号ＷＡＩＴ（
３４７）としてノアゲート１２２へ供給される。ノアゲ
ー１−１２２はＷＡＩＴ又はＷＡＩＴ−ＰＬの有無を検
出する機能を有する。ノアゲート１２２の出力及びクロ
ック信号φ３がアンドゲート１２３へ供給され、ウェイ
ト要求が無いときにアントゲ−１−１２３からラッチ制
御信号ＳＯ３が出力される。このラッチ制御信号Ｓ０３
は、第１Ｏ図に示すラッチ回路３６．３８．４４．４８
のラッチタイミング信号として用いられる。アンドゲー
ト１０１の出力はラッチ制御信号０ＰＩＩ（Ｓ３１）と
して第６図に示すラッチ回路１６〜２０をイネーブル状
態とする為に供給される。アンドゲート１０２の出力は
ラッチ制御信号ＯＰ２１（Ｓ３２）として第６図に示す
ラッチ回路１８．２２をイネーブル状態とする為に供給
される。アンドゲートｌＯ３の出力はラッチ制御信号０
Ｐ３１（Ｓ３３）として第６図に示すラッチ回路２４を
イネーブル状態とする為に供給される。ビットラッチ回
路１０４の保持データ３４１は第１基本部デコードイネ
ーブル信号ＯＰＩとして第１Ｏ図に示すＯＰ１デコード
部２８及びアドレッシングデコード部３２Ｂに供給され
る。ビットラッチ回路１０５の保持データ３４２は第２
基本部デコードイネーブル信号ＯＰ２として第６図に示
すＯＰ２デコード部３０及びアドレッシングデコード部
３２Ｂに供給される。ピットラッチ回路１０６の保持デ
ータＳ４３は第３基本部デコードイネーブル信号ＯＰ３
として第６図に示すアドレッシングデコード部３２Ｂに
供給される。各デコード部はデコードイネーブル信号Ｏ
ＰＩ〜ＯＰ３に応答してデコードを開始する。また、ピ
ットラッチ回路１１４〜１１６の保持データＳ４４，３
４５，３４６はそれぞれ、拡張部デコードイネーブル信
号ＡＤＤＭ、１ＭＭ２．１ＭＭ３となる。拡張部デコー
ドイネーブル信号ＡＤＤＭとして拡張部のデコード開始
を指示する為に第６図の付加モードデコード部３４に供
給される。Ｓ４５．Ｓ４６はそれぞれ６４ビツト、９６
ビツトのイミーディエートのデコードを指示するデコー
ドイネーブル信号として、ラッチ回路４４に保持され、
この保持データは定数発生部に対して定数発生指示を与
える。

デコードシーケンサの動作を説明する為、−例として、
第４図に示したメモリーメモリ間転送命令ＭＯＶのデコ
ード時に於ける動作タイミングを第８図に示す。尚、第
８図に於いて第７図と同一符号は同一の信号を示す。

前命令の処理終了後、クロック信号φ３の立ち上がりタ
イミングで第１基本部遷移要求信号５ＧＩＲＥＱ　（Ｓ
２１）が“１゛となる。このとき第２基本部遷移要求信
号５Ｇ２ＲＥＱ　（Ｓ２２）、第３基本部遷移要求信号
５Ｇ３ＲＥＱ　（Ｓ２３）、拡張部遷移要求信号ＡＤＤ
Ｍ・ＲＥＱ（Ｓ２４）、１ＭＭ２ＲＥＱ　（Ｓ２５）、
１ＭＭ３ＲＥＱ　（Ｓ２６）、ウェイト要求信号ＷＡＩ
Ｔ−ＲＥＱ（Ｓ２７）、付加モード継続信号ＡＤＤＭ−
ＣＮ　（Ｓ２８）は全て“０°゛である。従って、ノア
ゲート１１１の出力は“ｌ′”であり、ラッチ制御信号
ＯｐＨ（Ｓ３１）が“１°”、　ＯＦ２１　（Ｓ３２）
及びＯＦ２１　（Ｓ３３）が°“０′°であるので、ラ
ッチ回路１６．１８．２０．２２に命令キューパス１２
上の対応するデータが取り込まれる。次のクロック信号
φ１の立ち上がりタイミングで第１５木部デコードイネ
ーブル信号０ＰＩ（Ｓ４１）が“１°゛となり、第１基
本部のデコードが行われる。このとき、第２基本部デコ
ードイネーブル信号ＯＰ２　（３４２）、第３基本部デ
コードイネーブル信号（Ｓ４３）は“０パであり、ディ
スエーブル状態を指示している。

次のクロック信号φ、の立ち上がりタイミングで第１基
本部遷移要求信号５ＧＩＲＥＱ　（Ｓ２１）が“０°゛
、第２基本部遷移要求信号５Ｇ２ＲＥＱ（Ｓ２２）及び
拡張部遷移要求信号ＡＤＤＭ・ＲＥＱ（Ｓ２４）が両方
とも１°゛になる。但しノアゲートｉｌｌの出力は“０
′であるので、第２基本部遷移要求信号５Ｇ２ＲＥＱ　
（Ｓ２２）はアンドゲート１０２によりマスクされ、拡
張部遷移要求信号ＡＤＤＭ−ＲＥＱ　（Ｓ２４）が優先
される。従って、次のクロック信号φ、の立ち上がりタ
イミングでは第２基本部デコードイネーブル信号ＯＰ２
　（３４２）は“°０゛°でディスエーブル状態のまま
であり、拡張部遷移要求信号ＡＤＤＭ・ＲＥＱ（３２４
）はピットラッチ回路路４４に取り込まれ、拡張部デコ
ードイネーブル信号ＡＤＤＭ（Ｓ４４）が“１′となり
、第１拡張部（付加モード）がデコードされる。

次のクロック信号φ、の立ち上がりタイミングで拡張部
遷移要求信号ＡＤＤＭ−ＲＥＱ　（Ｓ２４）が“Ｏｏ”
になる。この時、付加モード継続信号ＡＤＤＭ−ＣＮ　
（３２Ｂ）は０°゛で後続の拡張部が無いことを示して
いるので付加モードステージの終了が指示される。付加
モードステージの終了に応答してノアゲート１１１が“
′ｌ°°になり、アンドゲート１０１−１０３によるマ
スクが解除される。その結果、ランチ制御信号０Ｐ２１
（Ｓ３２）が”１”になり、ラッチ回路１８．２２に命
令キューバス１２上のデータが取り込まれる。

次のクロック信号φ１の立ち上がりタイミングで第２基
本部遷移要求信号５Ｇ２ＲＥＱ　（Ｓ２２）の“１”が
ピットラッチ回路１０５に取り込まれ第２基本部デコー
ドイネーブル信号ＯＰ２　（Ｓ４２）が“１“となり、
第２基本部のデコードが行われる。但し、この時パイプ
ライン制御部からのウェイト要求信号ＷＡＩＴ−ＰＬ　
（Ｓｏ　１）が“１°”となりウェイト要求が来ている
。従って、ノアゲート１２２の出力は“Ｏ“°、アンド
ゲート１２３から出力される出力側ラッチ回路制御信号
（Ｓ０３）はクロック信号φ３の論理値に関わらず“０
゛に固定され、次のクロック信号φ３立ち上がっても第
２基本部のデコード結果はラッチ回路３８に取り込まれ
ない。同様にアンドゲート１１０．１１９もウェイト要
求に応答して閉じているので、ピットラッチ回路４２ａ
への新たなデータの取込みは行われない。従って、デコ
ードシーケンサの状態は１サイクルの量変化がなく、待
ち状態となる。

次のクロック信号φ１の立ち上がりタイミングではウェ
イト要求信号ＷＡＩＴ−ＰＬ　（ＳＯｌ）が°“０パと
なり、待ち状態が解除される。次のクロック信号φ、の
立ち上がりタイミングではラッチ制御信号（ＳＯ３）が
“１”となるので前のサイクルでデコードした第２基本
部のデコード結果がラッチ回路３８に取り込まれる。こ
のとき、第１基本部遷移要求信号５ＧＩＲＥＱ　（３２
１）、ラッチ制御信号ＯＰＩ　Ｉ　（３３１）は°“１
°゛になり第２基本部遷移要求信号５Ｇ２ＲＥＱ　（Ｓ
２２）、ラッチ制御信号ＯＰ２１　（Ｓ３２）は“０゛
になってＭＯＶＥ命令のデコード処理が終了する。

次のサイクルでは続く次命令のデコード処理が開始され
る。

第９図は、本発明の一実施例であるマイクロプロセッサ
の概略構成を示すブロック図である。同図のマイクロプ
ロセッサは、モノリシックＬＳＩとして構成され、パイ
プライン制御や命令のデコード等を行う命令制御部８０
、命令の実行を行う命令実行部８１、内蔵したキャッシ
ュメモリ等の制御をするメモリ制御部８２、ＬＳＩチッ
プ外部との情報の授受を制御するバス制御ｎ部８３とか
らなる。命令制御部制御部８０は命令キュー６１、第１
１図及び第１２図に示した構成を備えた命令デコーダ６
２、デコードシーケンサ６３、パイプライン制御部６４
、マイクロコードを格納しマイクロアドレスに基づいて
制御信号を出力するマイクロプログラムＲＯＭ６５、命
令レジスタ６６を含んで構成される。命令実行部８１は
定数発生部６７、アドレスアダー及びプログラムカウン
タを含むアドレス発生部６８、レジスタファイル７０、
演算部７０を含んで構成される。演算部７０はＡＬＵ、
バレルシフタ、エンコーダ、ＢＣＤチエッカ等を具備し
ている。メモリ制御部８２は命令アクセス制御部７１、
オペランドアクセス制御部７２を含んで構成されている
。命令アクセス制御部７１は、命令用のキャシュメモリ
、ＴＬＢ、プロテクションチエツク回路等を具備する。

オペランドアクセス制御部７２はオペランド用のキャシ
ュメモリ、ＴＬＢ、プロテクションチエツク回路、スト
アバッファ等を具備する。バス制御部８３はＬＳＩチッ
プ外部とのインタフェース機能を有しアドレスのモニタ
リング回路等を有するアドレス制御部７３、ブロックア
クセス用の制御信号等を発生するバス監視制御部７４、
データ送受部７５等を含んで構成される。尚、本発明に
係るデコーダ及びデコードシーケンサは第１３図に示し
た構成のマイクロプロセッサに限らず適用できることは
いうまでもない。

〔発明の効果〕

以上０発明したように、本発明に係るマイクロプロセッ
サによれば、命令を先頭から順次読み込み後続の基本部
及び拡張部の有無を判別し、その有無を記憶回路に一時
記憶し、後続の基本部のデコード開始要求と拡張部のデ
コード開始要求が競合した場合には基本部のデコード開
始要求を保持したまま拡張部のデコードを開始の方を優
先させる様に制御することで、デコードシーケンサの構
成を簡素化できる。また、デコードシーケンサの簡素化
により、処理速度の向上が図られ、且つ集積回路化にも
適している。

【図面の簡単な説明】

第１図は本発明の一実施例である命令デコードのステー
ジ遷移図、 第２図は本発明の一実施例である命令デコード部の要部
ブロック図、 第３図は本発明の一実施例である命令デコードのステー
ジ遷移図、 第４図はＭＯＶ命令の命令形式を示す図、第５図は本発
明の一実施例によりＭＯＶ命令をデコードする場合のス
テージ遷移図、 第６図は本発明の本発明の一実施例である命令デコーダ
のブロック図、 第７図は本発明の本発明の一実施例であるデコードシー
ケンサのブロック図、 第８図は第１１図に示すデコードシーケンサの動作を説
明する為のタイミングチャート、第９図は本発明の一実
施例であるマイクロプロセッサのブロック図、 第１０図は可変長命令の概念図、 第１１図は第３基本部を持つ命令まで可変できる命令形
式を示す概念図、 第１２Ａ図、第１２Ｂ図は２オペランド一般型の命令を
示す概念図、第１２Ｃ図は短縮型のレジスターメモリ間
転送命令を示す概念図、第１３図は可変長命令のデコー
ドシーケンスとして考えうるステージ遷移図、 ｌ　・　・ ２　・　・ ３　・　・ ４Ａ　・ ４Ｂ　・ １０　・ １２　・ １４　・ 遷移要求デコード部 記憶回路 デコードシーケンサ 基本部デコーダ 拡張部デコーダ 命令キュー 命令キューパス デコードシーケンサ １６．１ ３８、４ ２８　・　・ ３０　・　・ ３２Ａ　・ ３２Ｂ　　・ ３４　・　・ ４０　・　・ ４６　・　・ ４８　・　・ ８．２０，２２．２４．　２６，３６゜２．４４・・・
ラッチ回路 ・ｉｆオペレーションコードデコード部・第２オペレー
ションコードデコード部・次ステージ遷移要求デコード
部 ・アドレッシングモードデコード部 ・付加モードデコード部 ・セレクタ ・入力側レジスタ ・出力側レジスタ 本発明の一実施例である命令デコードのステージ遷移図
第１図

Claims (5)

【特許請求の範囲】
1. （１）命令コード及びオペランド指定部を含む基本部と
   、該オペランド指定部を拡張する為に該基本部の指定に
   応じて付加される拡張部を含む可変長命令を実行するマ
   イクロプロセッサであって、前記基本部をデコードする
   ことで、後続の基本部及び拡張部の有無を判別し、基本
   部遷移要求又は拡張部遷移要求を出力する基本部デコー
   ダと、前記拡張部をデコードすることで、拡張部の継続
   の有無を判別し、拡張部継続要求を出力する拡張部デコ
   ーダと、 前記基本部デコーダ、拡張部デコーダにデコードを指示
   する制御信号を所定のシーケンスに従って発生するデコ
   ードシーケンサとを具備し、前記デコードシーケンサは
   、前記基本部遷移要求に応答して前記基本部デコーダに
   対する制御信号を発生する第１制御回路と、前記拡張部
   遷移要求又は拡張部継続要求に応答して前記拡張部デコ
   ーダに対する制御信号を発生する第２制御回路と、前記
   第１制御回路と前記第２制御回路に接続され前記拡張部
   遷移要求又は拡張部継続要求があるときには前記基本部
   遷移要求に対応する第１制御回路の動作を保留させる第
   ３制御回路とを具備することを特徴とするマイクロプロ
   セッサ。
2. （２）前記マイクロプロセッサは更に、 命令を供給する命令バスと、前記基本部デコーダと前記
   命令バスとの間に接続された第１入力ラッチ回路と、 前記拡張部デコーダと前記命令バスと の間に接続された第２入力ラッチ回路と、 前記基本部デコーダの出力を保持する第１出力ラッチ回
   路と、 前記拡張部デコーダと前記命令バスとの間に接続された
   第２出力ラッチ回路とを具備し、前記第１、２入力ラッ
   チ回路及び第１、２出力ラッチ回路の入力取り込み動作
   が前記デコードシーケンサにより制御されることを特徴
   とする請求項（１）記載のマイクロプロセッサ。
3. （３）前記基本部デコーダは、 オペレーションコードをデコードするオペレーションコ
   ードデコード部と、 アドレッシングモードをデコードするアドレッシングデ
   コード部と、 後続の基本部又は拡張部の有無を判別する次ステージ遷
   移要求デコード部とを具備することを特徴とする請求項
   （１）記載のマイクロプロセッサ。
4. （４）前記オペレーションコードデコード部は、第１基
   本部のオペレーションコードをデコードする第オペレー
   ションコードデコード部と、 第２基本部のオペレーションコードをデコードする第２
   オペレーションコードデコード部とを具備することを特
   徴とする請求項（３）記載のマイクロプロセッサ。
5. （５）前記第１制御回路は、前記基本部遷移要求を保持
   する第１ラッチ回路と、前記第１ラッチ回路の出力を保
   持して基本部デコードイネーブル信号として出力する第
   ２ラッチ回路と、前記第１ラッチ回路と第２ラッチ回路
   との間に接続された第１ゲート回路とを具備し、 前記第２制御回路は、前記拡張部遷移要求を保持する第
   ３ラッチ回路と、前記第３ラッチ回路の出力を保持して
   拡張部デコードイネーブル信号として出力する第４ラッ
   チ回路と、前記第３ラッチ回路の出力を受け、前記拡張
   部遷移要求又前記拡張部継続要求があるときには前記第
   １ゲート回路を制御して前記第１ラッチ回路の出力が前
   記第２ラッチ回路へ転送されるのを禁止する第２ゲート
   回路を具備することを特徴とする請求項（１）記載のマ
   イクロプロセッサ。