JPH03296986A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置ことに不揮発性半導体記憶装置
に関し、例えばマイクロコンピュータシステムにおける
相対的に低アクセス速度のＲＯＭを相対的に高アクセス
速度のＲＡＭ同等のアクセス速度で利用する技術に適用
して有効なものに関する。

〔従来の技術〕

マイクロコンピュータ応用システムに利用される半導体
記憶装置はその用途に応じて、マスクＲＯＭ、ＥＰＲＯ
Ｍのような電気的に書込み可能であったりＥＥＦＲＯＭ
のように電気的に書換え可能なプログラマブルＲＯＭ、
そして、チップ面積に比べて大きな記憶容量を実現する
ＤＲＡＭや高速アクセスに最適なＳＲＡＭなどが選択さ
れる。

ここで、各種半導体記憶装置のアクセス速度は、記憶素
子それ自体の回路構成若しくは記憶原理、そして記憶素
子が結合されるワード線やビット線などの負荷成分、並
びにセンスアンプなどの周辺回路の性能などによって左
右される０例えばスタティック型フリップフロップを記
憶素子の主体とするＳＲＡＭにおいてはそのメモリセル
構造故に一般的に高速アクセスが可能で７０ｎｓｅｃと
いうようなアクセスタイムを実現し得る。一方、高電界
によって発生するホットエレクトロンの注入によって書
込みを行いＦＡＭＯ８やＳＡＭＯ８を持つＥＰＲＯＭ、
またトンネル効果によって電子又は正孔をトラップに注
入して書込み／消去を行う形式のＥＥＰＲＯＭでは、書
込みはもとより読出し動作も比較的低速になる。尚、Ｅ
ＰＲＯＭやＲＡＭのアクセス速度について記載された文
献の例としては日立ＩＣメモリデータブック（平成元年
９月に株式会社日立製作所発行）がある。

斯る事情の下において、システム構成上相対的に低アク
セス速度のＲＯＭと相対的に高アクセス速度のＲＡＭを
混在させなければならないような場合には、システムの
処理速度や処理能力向上を企図して相対的に高速動作可
能なＣＰＵを採用してもＲＯＭに対する低速アクセス故
に思うようにシステムの処理速度や処理能力を向上させ
ることができない場合がある。このような場合には、低
速ＲＯＭに対するアクセス動作に際しては特別にウェー
トサイクルを挿入してその他の動作速度を犠牲にしない
ようにしたり、或いは低速ＲＯＭの内容を一旦別のＬＳ
Ｉで成る高速ＲＡＭに転送し、その後はＲＯＭに代えて
ＲＡＭをアクセスするようにすることができる。

〔発明が解決しようとする課題〕

しかしながら、ウェートサイクルを挿入したりする手段
では本質的にＲＯＭアクセスを高速化することができな
いばかりか、ウェートサイクルを発生するための外部回
路も特別に用意しておかなければならない、また、ＲＯ
Ｍの内容を予めＲＡＭに転送して利用する場合には別の
ＬＳＩであるＲＡＭが特別に必要になるほか、転送制御
するためのイニシャルプログラムローダのようなソフト
ウェアも必要になる。

本発明の目的は、特別な外部回路を付加することなく、
しかもＣＰＵに負担もかけずに、相対的に高速アクセス
可能な不揮発性の半導体記憶装置を提供することにある
。

また本発明の別の目的は、特別な外部回路を付加するこ
となく、しかもＣＰＵに負担もかけずに。

従来の低速アクセスメモリに採って代わり得る半導体記
憶装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、相対的に低アクセス速度のＲＯＭ部と、相対
的に高アクセス速度のＲＡＭ部を併存させ、電源投入に
呼応して、内蔵のアドレス発生手段の出力アドレス信号
で前記ＲＯＭ部の読出し情報をＲＡＭ部に内部転送する
ようにするものである。

前記ＲＯＭ部が電気的に書込み可能である場合に、外部
からＲＯＭ部への書込み処理は、外部からの書込みデー
タを直接ＲＯＭ部に与えるようにしてもよい。

また、ＥＥＰＲＯＭのようにシステム動作上書換えが行
われるような場合に高速に対処するには。

−旦外部からの書込みアクセスに際してその書込みデー
タを外部書込みアドレス信号によって指定されるＲＡＭ
部に格納した後、内部動作手順に従って当該ＲＡＭ部に
格納されたデータをＲＯＭ部に書込むようにするとよい
。

さらに、従来のＲＯＭとのピンコンパチビリティ−を確
保して、従来の低速アクセスメモリに採って代わり得る
ようにするには、前記ＲＯＭ部を単体で備えて成る不揮
発性半導体記憶装置と互換性のある外部端子構成を持た
せればよい。

斯る構成の半導体記憶装置は単独のメモリチップとして
構成されるばかりでなく、１チップ型のマイクロコンピ
ュータに含めれば、同マイクロコンピュータそれ自体の
動作速度や処理能力が向上する。

〔作　用〕

上記した手段によれば、同一半導体基板にＲＯＭ部と共
に搭載されたＲＡＭ部にＲＯＭ部の情報を内部転送し、
外部に対しては当該ＲＡＭ部をアクセスさせることによ
り、特別な外部回路を付加することなく、しかもＣＰＵ
に負担もかけずに、相対的に高速アクセス可能になる。

そして、ＲＯＭ部からＲＡＭ部への内部データ転送動作
は電源端子を介して検出される電源の投入に呼応して開
始されるため、内部データ転送動作のために特別な外部
制御信号を追加する必要がない。

〔実施例１〕 第１図には本発明に係る半導体記憶装置の原理的な一実
施例が示される。

同図において１は相対的に低アクセス速度のＲＯＭ部、
２は相対的に高アクセス速度のＲＡＭ部であり、そのＲ
ＯＭ部１のデータ出力端子とＲＡＭ部２のデータ入力端
子は、夫々転送ゲート３゜４を介して内部バス５で接続
され、ＲＯＭ部１の読出し情報をＲＡＭ部２に転送可能
な転送手段を備える。ＲＡＭ部２の格納データはデータ
出力バッファ６を介して外部に読出し可能にされている
。

したがって、外部からはＲＡＭ部２をアクセスさせるこ
とによってＲＯＭ部１の保有情報を外部に読出し可能に
する。

前記ＲＯＭ部１とＲＡＭ部２をアクセスするためのアド
レス信号は、マルチプレクサ７を介して選択される外部
アドレス信号８又は内部アドレス信号９とされる。内部
アドレス信号９はアドレスカウンタ１０で生成される。

ＲＯＭ部１のデータをＲＡＭ部２に内部転送制御するた
めにコントローラ１１、パワーオンリセット回路１２、
及びクロック発生回路１３を備える。パワーオンリセッ
ト回路１２は外部電源ＶｃＣの投入を検出することによ
ってリセット信号ＲＥＳＥＴをコントローラ１１にアサ
ートする。コントローラ１１は、それを検出すると、外
部からのアクセス要求を一切拒絶すると共に、アドレス
カウンタ１０をリセットし、その計数値即ち内部アドレ
ス信号９を制御信号１５でマルチプレクサ７に選択させ
て、ＲＯＭ部ｌとＲＡＭ部２に内部アドレス信号９を順
番に供給させる。同時に、ＲＡＭ部２には書込み動作の
指示が与えられ、制御信号１６で出力動作可能にされる
転送ゲート３゜４並びに内部バス５を介して、ＲＯＭ部
１からの読み出しデータがＲＡＭ部２に順番に転送され
る。

ＲＯＭ部１からＲＡＭ部２へのデータ転送を行なう度に
、コントローラ１１の制御信号によりアドレスカウンタ
１０の計数値を変化させ、次の内部アドレス信号９を用
意する。このとき、ＲＯＭ部１とＲＡＭ部２の動作サイ
クルを、相対的に動作速度の遅いＲＯＭ部１の速度に合
せるように、クロック発生回路１３から出力されるクロ
ック信号ＣＬＫによってＲＯＭ部１とＲＡＭ部２は同期
動作される。

内部転送が終了すると、マルチプレクサ７は外部アドレ
ス信号８の選択状態にされ、且つ外部からのアクセス要
求に答えてＲＡＭ部２を読出し制御するためのタイミン
グコントローラ２０の動作が可能にされる。その後、外
部からアクセス要求があると、必要なデータはＲＡＭ部
２から読出される。

前記タイミングコントローラ２ｏにはアウトプットイネ
ーブル信号ＯＥやチップイネーブル信号ＣＦなどのアク
セス制御信号が外部から供給されるようになっているが
、ＲＯＭ部１からＲＡＭ部２への内部データ転送のため
の特別な制御信号は一切必要とされないため、それらア
クセス制御信号の入力端子はもとより、データ出力端子
、そして外部アドレス入力端子などの外部端子群を、Ｒ
ＯＭ部ｌを単独で保有するメモリと同一配置にすること
ができる。したがって、ＲＯＭ部１単独のＬＳＩとの互
換性、特にピンコンパチビリティを簡単に得ることがで
きる。

第２図にはこの半導体記憶装置の動作シーケンスが概略
的に示されており、電源投入後に行われるＲＯＭ部１か
らＲＡＭ部２への内部データ転送動作中の初期化状態で
は外部からのメモリアクセスが禁止され、その後の通常
状態ではＲＡＭ部２から外部へデータ読出しが可能にさ
れる。

したがって１本実施例の半導体記憶装置によれｉｆ、Ｒ
ＯＭ部１単独のＬＳＩとのピンコンパチビリティを確保
しながら、外部に対しては相対的に高速動作可能なＲＡ
Ｍ部２のアクセス速度に従ってＲＯＭ１１ｉ１の保有デ
ータを読出すことができるという効果がある。

〔実施例２〕 第３図には本発明の第２実施例に係る半導体記憶装置が
示される。同図に示される半導体記憶装置は、特に制限
されないが、公知の半導体集積回路製造技術によってシ
リコンのような１個の半導体基板に形成されている。

同図において３０は相対的に低アクセス速度のＲＯＭ部
であり、３１は相対的に高アクセス速度のＲＡＭ部であ
る。ＲＯＭ部３ｏは、例えば電気的に書込み可能なＥＰ
ＲＯＭ構成用の不揮発性記憶素子をマトリクス配置した
メモリセルアレイ３２を備える。メモリセルアレイ３２
にはワード線とビット線が交差配置され、夫々の交差点
には例えばコントロールゲート及びフローティングゲー
トを有するスタックゲート構造の不揮発性記憶素子が配
置され、その記憶素子のコントロールゲートはワード線
に、ドレイン電極はビット線に、ソース電極は回路の接
地電位に夫々結合されている。

メモリセルアレイ３２に含まれるメモリセルを選択する
ためのアドレス信号はローアドレスデコーダ３３及びカ
ラムアドレスデコーダ３４でデコードされ、ローアドレ
スデコーダ３３の出力選択信号によって所定のワード線
が選択され、これによって選択されたメモリセルの中か
ら所定のメモリセルのビット線はカラムアドレスデコー
ダ３４の出力信号によって選択されるカラム選択回路３
５を介して内部バス３６に接続されるようになっている
。前記不揮発性記憶素子への書込み動作においては、そ
のドレイン電極とコントロールゲートに比較的高い電圧
を供給することが必要である。

それ故、上記ローアドレスデコーダ３３は、書込み動作
に呼応して５ｖ系の電圧よりも高い１２Ｖのような電圧
レベルを持つ選択信号を出力し、また、ビット線に書込
み電圧を与える書込み回路３７が内部バス３６に結合さ
れている。書込み回路３７にはデータ入力パッファ３８
を介して外部から書込みデータが与えられる。メモリセ
ルアレイ３２からの読出しデータはセンスアンプを含む
転送ゲート３９に与えられる。この転送ゲート３９の出
力ビットは相補ビットとされ、内部相補信号バス４０に
結合されている。

前記ＲＡＭ部３１は、例えばスタテックフリップフロッ
プを主体とするスタティック型の揮発性記憶素子をマト
リクス配置したメモリセルアレイ４１を備える。メモリ
セルアレイ４１にはワード線と相補ビット線が交差配置
され、そのスタティック型記憶素子の１対の選択端子は
ワード線に。

そしてデータ入出力端子は相補ビット線に結合されてい
る。メモリセルアレイ４１に含まれるメモリセルを選択
するためのアドレス信号はローアドレスデコーダ４２及
びカラムアドレスデコーダ４３でデコードされ、ローア
ドレスデコーダ４２の出力選択信号によって所定のワー
ド線が選択され、これによって選択されたメモリセルの
中から所定のメモリセルのビット線はカラムアドレスデ
コーダ４３の出力信号によって選択されるカラム選択回
路４４を介して前記内部相補信号バス４０に接続される
ようになっている。内部相補信号バス４０にはＲＡＭ部
３１からの読出しデータを増幅するセンスアンプ回路４
５の入力に結合され、そのセンスアンプ回路４５の出力
はデータ呂カバッファ４６に結合されている。

前記ＲＯＭ部３０とＲＡＭ部３１をアクセスするための
アドレス信号は、マルチプレクサ５０を介して選択され
る外部アドレス信号５１又は内部アドレス信号５２とさ
れる。内部アドレス信号５１はアドレスカウンタ５３で
生成され、外部アドレス信号５１はアドレス人力バッフ
ァ５４を介して供給される。

ＲＯＭ部３０（１’）データをＲＡＭ部３１に内部転送
制御するために所期転送コントローラ６ｏ、パワーオン
リセット回路６１、及びクロック発生回路６２を備える
。パワーオンリセット回路６１は外部電源Ｖｃｃの投入
を検出することによってリセット信号ＲＥＳＥＴを所期
転送コントローラ６０にアサートする。同コントローラ
６０は、それを検出すると、外部からのアクセス要求を
一切拒絶すると共に、アドレスカウンタ５３をリセット
し、その計数値即ち内部アドレス信号５２を制御信号６
３でマルチプレクサ５０に選択させて、ＲＯＭ部３０と
ＲＡＭ部３１に内部アドレス信号５２を順番に供給させ
る。同時に、ＲＡＭ部３１には書込み動作の指示が与え
られ、制御信号６４で出力動作可能にされる転送ゲート
３９を介して、ＲＯＭ部３０からの読出しデータがＲＡ
Ｍ部３１に順番に転送される。このとき、ＲＯＭ部３０
とＲＡＭ部３１の動作サイクルを、相対的に動作速度の
遅いＲＯＭ部３０の速度に合せるように、クロック発生
回路６２から出力されるクロック信号ＣＬＫによってＲ
ＯＭ部３０とＲＡＭ部３１は同期動作される。

内部転送が終了すると、マルチプレクサ５０は外部アド
レス信号５１の選択状態にされ、且つ外部からのアクセ
ス要求に答えてＲＡＭ部３１を読出し制御し、又はＲＯ
Ｍ部３０をＥＰＲＯＭライタのような書込み装置を介し
て書込み制御するためのタイミングコントローラ６６の
動作が可能にされる。

このタイミングコントローラ６６には、ＲＯＭ部３ｏを
単独で備えるＥＰＲＯＭと同一のアクセス制御信号が供
給される０例えば、チップ選択状態を指示するためのチ
ップイネーブル信号ＧＥ、読み出し動作を指示するため
の７ウトブツトイネ一ブル信号ＯＥ、書込み動作を指示
するためのブログラム信号ＰＧＭが供給されると共に、
書込み動作に必要な高電圧Ｖｐｐが与えられるようにな
っている。

チップ選択状態において前記アウトプットイネーブル信
号ＯＥにより読出し動作が指示されると。

制御信号φ１．φ２．φ３により、ローアドレスデコー
ダ４２、カラムアドレスデコーダ４３、センスアンプ回
路４５、並びにデータ出力バッフ７４６が夫々所定のタ
イミングで活性化されて、外部アドレス信号５１によっ
て選択されるメモリセルのデータが外部に読出される。

一方、本実施例の半導体記憶装置が図示しないＥＰＲＯ
Ｍライタのような書込み装置に装着された状態で、チッ
プ選択並びにプログラム信号ＰＧＭによる書込みモード
が指示されると、タイミングコントローラ６６は、その
とき外部から与えられる高電圧ＶＰＰをローアドレスデ
コーダ３３や書込み回路３７に与えると共に、制御信号
φ４゜φ５．φ６により、ローアドレスデコーダ４２゜
カラムアドレスデコーダ４３、データ人力バッフ７３８
、並びに書込み回路３７を夫々所定のタイミングで活性
化して、外部アドレス信号５１によって選択されるメモ
リセルに、データ入力バッファ３８から与えられるデー
タを書き込む。尚、ＲＯＭ部３０の記憶情報の消去は図
示しない窓から紫外線を照射することによって行われる
。

上記実施例によれば以下の作用効果がある。

（１）電源Ｖｃｃの投入に呼応して予めＲＯＭ部３０の
データをＲＡＭ部３１に内部転送しておくことにより、
外部に対しては相対的に高速動作可能なＲＡＭ部３１の
アクセス速度に従ってＲＯＭ部３０の保有データを読出
すことができる。

（２）ＲＯＭ部３０からＲＡＭ部３１への内部転送制御
はパワーオンリセット回路６１を利用して外部電源Ｖｃ
ｃの投入に呼応して内部で自動的に行われるから、斯る
内部データ転送のための特別な制御信号は一切必要とさ
れない。

（３）上記作用効果（２）により、ＲＯＭ部３０を単独
で有する通常のＥＰＲＯＭと同一の外部端子構成にする
ことができることによって、容易にピンコンパチビリテ
ィを得ることができる。したがって１本実施例の半導体
集積回路を従来のＥＦＲＯＭと単に交換するだけでアク
セス速度の向上を図ることができ、ひいてはシステムの
動作効率向上に寄与する。

〔実施例３〕 第４図には本発明の第３実施例に係る半導体記憶装置が
示される。同図に示される半導体記憶装置は、特に制限
されないが、公知の半導体集積回路製造技術によってシ
リコンのような１個の半導体基板に形成されている。第
２実施例との相違点は電気的に書き換え可能なＥＥＦＲ
ＯＭに代替し得る半導体集積回路として構成され、シス
テム上におけるデータの書き換えも高速化するものであ
る。

同図において７０は相対的に低アクセス速度のＲＯＭ部
であり、７１は相対的に高アクセス速度のＲＡＭ部であ
る。ＲＯＭ部７０は、例えば電気的に書き換え可能なＥ
ＥＦＲＯＭ構成用の不揮発性記憶素子をマトリクス配置
したメモリセルアレイ７２を備える。メモリセルアレイ
７２にはワード線とビット線が交差配置され、夫々の交
差点には例えばドレイン上部に１００オングストローム
から２００オングストロ一ム程度のトンネル酸化膜が形
成されていて、このトンネル酸化膜を通してフローティ
ングゲートとドレイン間で電子の注入又は放出を行って
書き換え可能にされたフローティングゲート構造の不揮
発性記憶素子が配置され、その記憶素子のコントロール
ゲートはワード線に、ドレイン電極はビット線に、ソー
ス電極は回路の接地電位に夫々結合されている。

メモリセルアレイ７２に含まれるメモリセルを選択する
ためのアドレス信号はローアドレスデコーダ７３及びカ
ラムアドレスデコーダ７４でデコードされ、ローアドレ
スデコーダ７３の出力選択信号によって所定のワード線
が選択され、これによって選択されたメモリセルの中か
ら所定のメモリセルのビット線はカラムアドレスデコー
ダ７４の出力信号によって選択されるカラム選択回路７
５を介して内部バス７６に接続されるようになっている
。前記不揮発性記憶素子への書込み動作においては、そ
のドレイン電極とコントロールゲートに比較的高い電圧
を供給することが必要である。

それ故、上記ローアドレスデコーダ７３は、書込み動作
に呼応して５Ｖ系の電圧よりも高い１２Ｖのような電圧
レベルを持つ選択信号を出力し、また、ドレインにつな
がるビット線に書込み電圧を与える書込み回路７７が内
部バス７６に結合されている。書込み回路７７にはＲＡ
Ｍ部７部製１出しが与えられることになる。メモリセル
アレイ７２からの読出しデータはセンスアンプを含む転
送ゲート７９に与えられる。この転送ゲート７９の出力
ビットは相補ビットとされ、内部相補信号バス８０に結
合されている。

前記ＲＡＭ部７１は、例えばスタテックフリップフロッ
プを主体とするスタティック型の揮発性記憶素子をマト
リクス配置したメモリセルアレイ８１を備える。メモリ
セルアレイ８１にはワード線と相補ビット線が交差配置
され、そのスタティック型記憶素子の１対の選択端子は
ワード線に、そしてデータ入出力端子は相補ビット線に
結合されている。メモリセルアレイ８１に含まれるメモ
リセルを選択するためのアドレス信号はローアドレスデ
コーダ８２及びカラムアドレスデコーダ８３でデコード
され、ローアドレスデコーダ８２の出力選択信号によっ
て所定のワード線が選択され、これによって選択された
メモリセルの中から所定のメモリセルのビット線はカラ
ムアドレスデコーダ８３の出力信号によって選択される
カラム選択回路８４を介して前記内部相補信号バス８０
に接続されるようになっている。内部相補信号バス８０
にはＲＡＭ部７部製１の読出しデータを増幅するセンス
アンプ回路８５の入力に結合され、そのセンスアンプ回
路８５の出力はデータ出力バッファ８６並びに前記書込
み回路７７に結合されている。外部からの書込みデータ
はデータ入力バッファ８７を介して内部相補信号バス８
０に与えられる。

前記ＲＯＭ部７０とＲＡＭ部７部製１クセスするための
アドレス信号は、マルチプレクサ９０を介して選択され
る外部アドレス信号９１、外部アドレス信号９１をラッ
チした後所定タイミングで供給されるラッチアドレス信
号８９、又は内部アドレス信号９２とされる。

内部アドレス信号９２はＲＯＭ部７０のデータをＲＡＭ
部７部製１部転送するときに利用されるものであり、ア
ドレスカウンタ９３で生成される。

外部アドレス信号９１はアドレス入力バッファ９４を介
して供給される。前記ラッチアドレス信号８９はＲＡＭ
部７部製１−タをＲＯＭ部７０に内部転送するときに利
用されるものであり、アドレスラッチ回路９５から供給
される。

ＲＯＭ部７０のデータをＲＡＭ部７部製１部転送制御す
るために初期転送コントローラ１００、パワーオンリセ
ット回路１０１、及びクロック発生回路１０２を備える
。パワーオンリセット回路１０１は外部電源Ｖ　ｃ　ｃ
の投入を検出することによってリセット信号ＲＥＳＥＴ
を初期転送コントローラ１００にアサートする。同コン
トローラ１００は、それを検出すると、外部からのアク
セス要求を一切拒絶すると共に、アドレスカウンタ９３
をリセットし、その計数値即ち内部アドレス信号９２を
制御信号１０３でマルチプレクサ９ｏに選択させて、Ｒ
ＯＭ部７ｏとＲＡＭ部７部製１部アドレス信号９２を順
番に供給させる。このとき、ＲＡＭ部７部製１書込み動
作の指示が与えられ、制御信号１０４で出力動作可能に
される転送ゲート７９を介して、ＲＯＭ部７０からの読
出しデータがＲＡＭ部７部製１番に転送される。このと
き、ＲＯＭ部７０とＲＡＭ部７部製１作サイクルを、相
対的に動作速度の遅いＲＯＭ部７０の速度に合せるよう
に、クロック発生回路１０２から出力されるクロック信
号ＣＬＫによってＲＯＭ部７０とＲＡＭ部７部製１期動
作される。

内部転送が終了すると、マルチプレクサ９０は外部アド
レス信号９１の選択状態にされ、タイミングコントロー
ラ１０６は、外部からのアクセス要求に答えてＲＡＭ部
７部製１出し制御し、又は外部からの書込みデータを一
旦ＲＡＭ部７１にストアした後にＲＯＭ部７０に内部転
送するための動作が可能にされる。

このタイミングコントローラ１０６には、ＲＯＭ部７０
を単独で備えるＥＥＰＲＯＭと同一のアクセス制御信号
が供給される１例えば、チップ選択状態を指示するため
のチップイネーブル信号ＣＥ、読み出し動作を指示する
ためのアウトプットイネーブル信号ＯＥ、書込み動作を
指示するためのライトイネーブル信号ＷＥが供給される
と共に、アクセス可能かどうかを外部に知らせるための
レディー／ビジー信号ＲＤＹ／ＢＵＳＹが出力される。

書込み動作に必要な高電圧ＶＰＰは電源ＶｃＣを受けて
これを昇圧する高電圧発生回路１０７で生成される。

チップ選択状態において前記アウトプットイネーブル信
号ＯＥにより読出し動作が指示されると、制御信号φ１
０．φ１１．φ１２により、ローアドレスデコーダ８２
．カラムアドレスデコーダ８３、センスアンプ回路８５
、並びにデータ出カバソファ８６が夫々所定のタイミン
グで活性化されて、外部アドレス信号９１によって選択
されるメモリセルのデータが外部に読出される。

一方、本実施例の半導体記憶装置がチップ選択状態にさ
れているとき、ライトイネーブル信号ＷＥにより書込み
モードが指示されると、タイミングコントローラ１０６
は、−旦その書込みデータをＲＡＭ部７１にストアし、
次いでＲＯＭ部７０の比較的低速なアクセス速度で当該
データをＲＡＭ部７１からＲＯＭ部７０に内部転送して
書き込む。このとき外部アドレス信号９１として供給さ
れる書込みアドレスはＲＡＭ部７１に供給されると共に
、アドレスラッチ回路９５にも順番に格納されていく、
そのラッチタイミングはアドレス変化検出回路１０８に
よるアドレス変化の検出タイミングに同期されるように
なっている。即ち、斯る書込み動作モードが指定される
と、先ず、制御信号φ１０．φ１３により、ローアドレ
スデコーダ８２、カラムアドレスデコーダ８３、並びに
データ入力バッファ８７が夫々所定のタイミングで活性
化され、外部アドレス信号９１によって選択されるメモ
リセルにデータが書き込まれる。したかって、直接Ｅ　
Ｅ　Ｐ　ＲＯＭにデータを書き込む動作に比べて高速ラ
イトアクセスが可能になる。このとき、アドレスラッチ
回路９５はその一連の書込みアドレスをラッチしていく
、外部からの書込みアクセスが終了すると、タイミング
コントローラ１０６は、マルチプレクサ９０にラッチア
ドレス信号８９を選択させて、ＲＡＭ部７１に読出し動
作、そしてＲＯＭ部７０に書込み動作を行わせる。即ち
、制御信号φ１０．φ１１をアサートしてラッチアドレ
ス信号８９でアドレシングされるデータを書込み回路７
７に与える。これと同時に高電圧発生回路１０７の動作
を可能にされており、その出力高電圧ＶＰＰがローアド
レスデコーダ７３や書込み回路７７に与えられると共に
、制御信号φ１４．φ１５により、ローアドレスデコー
ダ８２、カラムアドレスデコーダ８３、並びに書込み回
路７７が夫々所定のタイミングで活性化され。

前記ラッチアドレス信号８９によってアドレシングされ
るＲＯＭ部７０のメモリセルに、ＲＡＭ部７１からの読
出しデータが書き込まれる。尚、ＲＯＭ部７０に対する
書込み前には、特に制限されないが、当該アドレスのメ
モリセルに対する消去動作が行われている。

上記実施例によれば以下の作用効果がある。

（１）電源ｖｃｃの投入に呼応して予めＲＯＭ部７０の
データをＲＡＭ部７１に内部転送しておくことにより、
外部に対しては相対的に高速動作可能なＲＡＭ部７１の
アクセス速度に従ってＲＯＭ部７０の保有データを読出
すことができる。

（２）ＥＥＰＲＯＭ＋７１ようなＲＯＭ部７０　ニ対す
る書換え動作においては、外部から与えられる書込みデ
ータを予めＲＡＭ部７１にストアしてからＲＯＭ部７０
に対する書換え動作を内部制御に従って行うから、シス
テム上におけるデータの書換え動作も高速化することが
できる。

（３）ＲＯＭ部７０からＲＡＭ部７１への内部転送制御
はパワーオンリセット回路１０１を利用して外部電源Ｖ
ｃｃの投入に呼応して内部で自動的に行われるから、斯
る内部データ転送のための特別な制御信号は一切必要と
されない。

（４）上記作用効果（３）により、ＲＯＭ部７０を単独
で有する通常のＥＥＰＲＯＭと同一の外部端子構成にす
ることができることによって、容易にピンコンパチビリ
ティを得ることができる。したがって、本実施例の半導
体集積回路を従来のＥＰＲＯＭと単に交換するだけでア
クセス速度の向上を図ることができ、ひいてはシステム
の動作効率向上に寄与する。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば第２実施例の構成においてＲＯＭ部の不揮発性記
憶素子はフローティングゲートアバランシェインジェク
ションＭＯ５構造にしてもよい。

また、内部に書き換え用高電圧発生回路を追加すること
によってＥＥＰＲＯＭ構成用記憶素子で成るＲＯＭ部を
採用することもできる。但し、第２図の構成においては
、システム上での書き換え動作速度は第３実施例に比べ
て遅くなる。

また、第３実施例において不揮発性記憶素子はシリコン
酸化膜の上にシリコンナイトライドのような窒化膜を介
してゲート電極が設けられていて電子や正孔のトンネル
効果によって書き換え可能にされたＭＮＯＳ　（メタル
・ナイトライド・オキサイド・シリコン）構造の不揮発
性記憶素子を採用することもできる。この場合にはＭＮ
ＯＳと共に選択トランジスタを用いて１個のメモリセル
が構成される。また、第３実施例においてアドレスラッ
チ回路９５は先入れ先出し形式のＦＩＦＯメモリによっ
て構成することもできる。

また、ＲＡＭ部はＳＲＡＭに限定されず、セルフリフレ
ッシュ動作されるようなりＲＡＭなどであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である単体の不揮発性メモ
リＬＳＩに代替し得る半導体記憶装置に適用した場合に
ついて説明したが１本発明はそれに限定されるものでは
なく、マイクロコンピュータやその他の論理ＬＳＩに内
蔵する記憶装置としても適用することができる。

〔発明の効果〕

本願において開示される発明の内代表的なものによって
得られる効果を簡単に説明すれば下記の通りである。

すなわち、相対的に低アクセス速度のＲＯＭ部と、相対
的に高アクセス速度のＲＡＭ部を併存させ、電源投入に
呼応して、内蔵のアドレス発生手段の出力アドレス信号
で前記ＲＯＭ部の読出し情報をＲＡＭ部に内部転送する
ようにするものであるから、外部に対しては相対的に高
速動作可能なＲＡＭ部のアクセス速度に従ってＲＯＭ部
の保有データを読出すことができるという効果がある。

これにより、特別な外部回路を付加することなく、しか
もＣＰＵに負担もかけずに、相対的に高速アクセス可能
になる。

そして、ＲＯＭ部からＲＡＭ部への内部データ転送動作
は電源端子を介して検出される電源の投入に呼応して開
始されるため、内部データ転送動作のために特別な外部
制御信号を追加する必要がない。したがって、ＲＯＭ部
単独のＬＳＩとのピンコンパチビリティを容易に得るこ
とができる。

また、外部からの書込みアクセスに際してその書込みデ
ータを外部書込みアドレス信号によって指定されるＲＡ
Ｍ部に一旦格納した後、内部動作手順に従って当該ＲＡ
Ｍ部に格納されたデータをＲＯＭ部に書込むようにする
ことにより、ＥＥＰＲＯＭに代替させる場合にシステム
動作上書換えを行うときにも高速に対処することができ
る。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の原理的な一実施
例ブロック図、 第２図は第１図の半導体記憶装置の動作状態説明図、 第３図はＥＰＲＯＭに代替し得る第２実施例のブロック
図。 第４図はＥＥＰＲＯＭに代替し得る第３実施例のブロッ
ク図である。 １・・・ＲＯＭ部、２・・・ＲＡＭ部、３，４・・・転
送ゲ−ト、７・・・マルチプレクサ、１０・・・アドレ
スカウンタ、１１・・・コントローラ、１２・・・パワ
ーオンリセット回路、３０・・・ＲＯＭ部、３１・・・
ＲＡＭ部、３７・・・書込み回路、３８・・・データ入
力バッファ、３９・・・転送ゲート、４６・・・データ
出力バッファ、５０・・・マルチプレクサ、５３・・・
アドレスカウンタ、６０・・・初期転送コントローラ、
６１・・・パワーオンリセット回路、７０・・・ＲＯＭ
部、７１・・・ＲＡＭ部、７７・・・書込み回路、７９
・・・転送ゲート、８６・・・データ出力バッファ、８
７・・・データ人力バッファ、９０・・・マルチプレク
サ、９３・・・アドレスカウンタ、９５・・・アドレス
ラッチ回路、１００・・・初期転送コントローラ、１０
１・・・パワーオンリセット回路。

Claims (1)

1. 【特許請求の範囲】 １、相対的に低アクセス速度のＲＯＭ部と、相対的に高
   アクセス速度のＲＡＭ部と、 前記ＲＯＭ部の読出し情報をＲＡＭ部に転送可能な伝達
   手段と、 ＲＡＭ部の格納データを外部に読出し可能にする出力手
   段と、 前記ＲＯＭ部とＲＡＭ部をアクセスするためのアドレス
   信号を生成するアドレス発生手段と、このアドレス発生
   手段の出力と外部から供給されるアドレス信号を選択す
   る選択手段と、電源の投入に呼応して前記選択手段にア
   ドレス発生手段の出力を選択させると共に前記伝達手段
   を介してＲＯＭ部の読出し情報をＲＡＭ部に転送制御す
   る制御手段と、 を含むことを特徴とする半導体記憶装置。 ２、相対的に低アクセス速度の電気的に書込み可能なＲ
   ＯＭ部と、 相対的に高アクセス速度のＲＡＭ部と、 前記ＲＯＭ部からＲＡＭ部へ記憶情報を転送可能な伝達
   手段と、 ＲＡＭ部の格納データを外部に読出し可能にする出力手
   段と、 前記ＲＯＭ部に外部からの書込みデータを供給する入力
   手段と、 前記ＲＯＭ部とＲＡＭ部をアクセスするためのアドレス
   信号を生成するアドレス発生手段と、このアドレス発生
   手段の出力と外部から供給されるアドレス信号を選択す
   る選択手段と、電源の投入に呼応して前記選択手段にア
   ドレス発生手段の出力を選択させると共に前記伝達手段
   を介してＲＯＭ部の読出し情報をＲＡＭ部に転送制御す
   る制御モードと、外部からＲＯＭへの書込み指示に応じ
   て書込みデータを前記入力手段からＲＯＭ部に供給する
   制御モードを含む制御手段と、 を含むことを特徴とする半導体記憶装置。 ３、相対的に低アクセス速度の電気的に書換え可能なＲ
   ＯＭ部と、 相対的に高アクセス速度のＲＡＭ部と、 前記ＲＯＭ部とＲＡＭ部との間で情報を双方向に転送可
   能な伝達手段と、 ＲＡＭ部と外部との間でデータを入出力する入出力手段
   と、 前記ＲＯＭ部とＲＡＭ部をアクセスするためのアドレス
   信号を生成するアドレス発生手段と、外部から供給され
   てくる書込みアドレス信号を一旦保持して出力するアド
   レス保持手段と、このアドレス保持手段の出力、アドレ
   ス発生手段の出力、外部から供給されるアドレス信号を
   選択する選択手段と、 電源の投入に呼応して前記選択手段にアドレス発生手段
   の出力を選択させると共に前記伝達手段を介してＲＯＭ
   部の読出し情報をＲＡＭ部に転送制御する制御モードと
   、外部からの書込みアクセスに際して書込みデータを外
   部書込みアドレス信号によって指定されるＲＡＭ部に格
   納すると共に、格納されたデータを前記アドレス保持手
   段の出力アドレス信号に基づいてＲＯＭ部に書込む制御
   モードを含む制御手段と、を含むことを特徴とする半導
   体記憶装置。 ４、前記ＲＯＭ部を単体で備えて成る不揮発性半導体記
   憶装置と互換性のある外部端子構成を備えた請求項１乃
   至３の何れか１項記載の半導体記憶装置。 ５、１チップ型のマイクロコンピュータに含まれて成る
   ものである請求項１乃至３の何れか１項記載の半導体記
   憶装置。