JPH03296986A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH03296986A
JPH03296986A JP2098923A JP9892390A JPH03296986A JP H03296986 A JPH03296986 A JP H03296986A JP 2098923 A JP2098923 A JP 2098923A JP 9892390 A JP9892390 A JP 9892390A JP H03296986 A JPH03296986 A JP H03296986A
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JP
Japan
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rom
ram
address
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JP2098923A
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Yosuke Sakurai
桜井 陽介
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Hitachi Microcomputer System Ltd
Original Assignee
Hitachi Microcomputer Engineering Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置ことに不揮発性半導体記憶装置
に関し、例えばマイクロコンピュータシステムにおける
相対的に低アクセス速度のROMを相対的に高アクセス
速度のRAM同等のアクセス速度で利用する技術に適用
して有効なものに関する。
〔従来の技術〕
マイクロコンピュータ応用システムに利用される半導体
記憶装置はその用途に応じて、マスクROM、EPRO
Mのような電気的に書込み可能であったりEEFROM
のように電気的に書換え可能なプログラマブルROM、
そして、チップ面積に比べて大きな記憶容量を実現する
DRAMや高速アクセスに最適なSRAMなどが選択さ
れる。
ここで、各種半導体記憶装置のアクセス速度は、記憶素
子それ自体の回路構成若しくは記憶原理、そして記憶素
子が結合されるワード線やビット線などの負荷成分、並
びにセンスアンプなどの周辺回路の性能などによって左
右される0例えばスタティック型フリップフロップを記
憶素子の主体とするSRAMにおいてはそのメモリセル
構造故に一般的に高速アクセスが可能で70nsecと
いうようなアクセスタイムを実現し得る。一方、高電界
によって発生するホットエレクトロンの注入によって書
込みを行いFAMO8やSAMO8を持つEPROM、
またトンネル効果によって電子又は正孔をトラップに注
入して書込み/消去を行う形式のEEPROMでは、書
込みはもとより読出し動作も比較的低速になる。尚、E
PROMやRAMのアクセス速度について記載された文
献の例としては日立ICメモリデータブック(平成元年
9月に株式会社日立製作所発行)がある。
斯る事情の下において、システム構成上相対的に低アク
セス速度のROMと相対的に高アクセス速度のRAMを
混在させなければならないような場合には、システムの
処理速度や処理能力向上を企図して相対的に高速動作可
能なCPUを採用してもROMに対する低速アクセス故
に思うようにシステムの処理速度や処理能力を向上させ
ることができない場合がある。このような場合には、低
速ROMに対するアクセス動作に際しては特別にウェー
トサイクルを挿入してその他の動作速度を犠牲にしない
ようにしたり、或いは低速ROMの内容を一旦別のLS
Iで成る高速RAMに転送し、その後はROMに代えて
RAMをアクセスするようにすることができる。
〔発明が解決しようとする課題〕
しかしながら、ウェートサイクルを挿入したりする手段
では本質的にROMアクセスを高速化することができな
いばかりか、ウェートサイクルを発生するための外部回
路も特別に用意しておかなければならない、また、RO
Mの内容を予めRAMに転送して利用する場合には別の
LSIであるRAMが特別に必要になるほか、転送制御
するためのイニシャルプログラムローダのようなソフト
ウェアも必要になる。
本発明の目的は、特別な外部回路を付加することなく、
しかもCPUに負担もかけずに、相対的に高速アクセス
可能な不揮発性の半導体記憶装置を提供することにある
また本発明の別の目的は、特別な外部回路を付加するこ
となく、しかもCPUに負担もかけずに。
従来の低速アクセスメモリに採って代わり得る半導体記
憶装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
すなわち、相対的に低アクセス速度のROM部と、相対
的に高アクセス速度のRAM部を併存させ、電源投入に
呼応して、内蔵のアドレス発生手段の出力アドレス信号
で前記ROM部の読出し情報をRAM部に内部転送する
ようにするものである。
前記ROM部が電気的に書込み可能である場合に、外部
からROM部への書込み処理は、外部からの書込みデー
タを直接ROM部に与えるようにしてもよい。
また、EEPROMのようにシステム動作上書換えが行
われるような場合に高速に対処するには。
−旦外部からの書込みアクセスに際してその書込みデー
タを外部書込みアドレス信号によって指定されるRAM
部に格納した後、内部動作手順に従って当該RAM部に
格納されたデータをROM部に書込むようにするとよい
さらに、従来のROMとのピンコンパチビリティ−を確
保して、従来の低速アクセスメモリに採って代わり得る
ようにするには、前記ROM部を単体で備えて成る不揮
発性半導体記憶装置と互換性のある外部端子構成を持た
せればよい。
斯る構成の半導体記憶装置は単独のメモリチップとして
構成されるばかりでなく、1チップ型のマイクロコンピ
ュータに含めれば、同マイクロコンピュータそれ自体の
動作速度や処理能力が向上する。
〔作 用〕
上記した手段によれば、同一半導体基板にROM部と共
に搭載されたRAM部にROM部の情報を内部転送し、
外部に対しては当該RAM部をアクセスさせることによ
り、特別な外部回路を付加することなく、しかもCPU
に負担もかけずに、相対的に高速アクセス可能になる。
そして、ROM部からRAM部への内部データ転送動作
は電源端子を介して検出される電源の投入に呼応して開
始されるため、内部データ転送動作のために特別な外部
制御信号を追加する必要がない。
〔実施例1〕 第1図には本発明に係る半導体記憶装置の原理的な一実
施例が示される。
同図において1は相対的に低アクセス速度のROM部、
2は相対的に高アクセス速度のRAM部であり、そのR
OM部1のデータ出力端子とRAM部2のデータ入力端
子は、夫々転送ゲート3゜4を介して内部バス5で接続
され、ROM部1の読出し情報をRAM部2に転送可能
な転送手段を備える。RAM部2の格納データはデータ
出力バッファ6を介して外部に読出し可能にされている
したがって、外部からはRAM部2をアクセスさせるこ
とによってROM部1の保有情報を外部に読出し可能に
する。
前記ROM部1とRAM部2をアクセスするためのアド
レス信号は、マルチプレクサ7を介して選択される外部
アドレス信号8又は内部アドレス信号9とされる。内部
アドレス信号9はアドレスカウンタ10で生成される。
ROM部1のデータをRAM部2に内部転送制御するた
めにコントローラ11、パワーオンリセット回路12、
及びクロック発生回路13を備える。パワーオンリセッ
ト回路12は外部電源VcCの投入を検出することによ
ってリセット信号RESETをコントローラ11にアサ
ートする。コントローラ11は、それを検出すると、外
部からのアクセス要求を一切拒絶すると共に、アドレス
カウンタ10をリセットし、その計数値即ち内部アドレ
ス信号9を制御信号15でマルチプレクサ7に選択させ
て、ROM部lとRAM部2に内部アドレス信号9を順
番に供給させる。同時に、RAM部2には書込み動作の
指示が与えられ、制御信号16で出力動作可能にされる
転送ゲート3゜4並びに内部バス5を介して、ROM部
1からの読み出しデータがRAM部2に順番に転送され
る。
ROM部1からRAM部2へのデータ転送を行なう度に
、コントローラ11の制御信号によりアドレスカウンタ
10の計数値を変化させ、次の内部アドレス信号9を用
意する。このとき、ROM部1とRAM部2の動作サイ
クルを、相対的に動作速度の遅いROM部1の速度に合
せるように、クロック発生回路13から出力されるクロ
ック信号CLKによってROM部1とRAM部2は同期
動作される。
内部転送が終了すると、マルチプレクサ7は外部アドレ
ス信号8の選択状態にされ、且つ外部からのアクセス要
求に答えてRAM部2を読出し制御するためのタイミン
グコントローラ20の動作が可能にされる。その後、外
部からアクセス要求があると、必要なデータはRAM部
2から読出される。
前記タイミングコントローラ2oにはアウトプットイネ
ーブル信号OEやチップイネーブル信号CFなどのアク
セス制御信号が外部から供給されるようになっているが
、ROM部1からRAM部2への内部データ転送のため
の特別な制御信号は一切必要とされないため、それらア
クセス制御信号の入力端子はもとより、データ出力端子
、そして外部アドレス入力端子などの外部端子群を、R
OM部lを単独で保有するメモリと同一配置にすること
ができる。したがって、ROM部1単独のLSIとの互
換性、特にピンコンパチビリティを簡単に得ることがで
きる。
第2図にはこの半導体記憶装置の動作シーケンスが概略
的に示されており、電源投入後に行われるROM部1か
らRAM部2への内部データ転送動作中の初期化状態で
は外部からのメモリアクセスが禁止され、その後の通常
状態ではRAM部2から外部へデータ読出しが可能にさ
れる。
したがって1本実施例の半導体記憶装置によれif、R
OM部1単独のLSIとのピンコンパチビリティを確保
しながら、外部に対しては相対的に高速動作可能なRA
M部2のアクセス速度に従ってROM11i1の保有デ
ータを読出すことができるという効果がある。
〔実施例2〕 第3図には本発明の第2実施例に係る半導体記憶装置が
示される。同図に示される半導体記憶装置は、特に制限
されないが、公知の半導体集積回路製造技術によってシ
リコンのような1個の半導体基板に形成されている。
同図において30は相対的に低アクセス速度のROM部
であり、31は相対的に高アクセス速度のRAM部であ
る。ROM部3oは、例えば電気的に書込み可能なEP
ROM構成用の不揮発性記憶素子をマトリクス配置した
メモリセルアレイ32を備える。メモリセルアレイ32
にはワード線とビット線が交差配置され、夫々の交差点
には例えばコントロールゲート及びフローティングゲー
トを有するスタックゲート構造の不揮発性記憶素子が配
置され、その記憶素子のコントロールゲートはワード線
に、ドレイン電極はビット線に、ソース電極は回路の接
地電位に夫々結合されている。
メモリセルアレイ32に含まれるメモリセルを選択する
ためのアドレス信号はローアドレスデコーダ33及びカ
ラムアドレスデコーダ34でデコードされ、ローアドレ
スデコーダ33の出力選択信号によって所定のワード線
が選択され、これによって選択されたメモリセルの中か
ら所定のメモリセルのビット線はカラムアドレスデコー
ダ34の出力信号によって選択されるカラム選択回路3
5を介して内部バス36に接続されるようになっている
。前記不揮発性記憶素子への書込み動作においては、そ
のドレイン電極とコントロールゲートに比較的高い電圧
を供給することが必要である。
それ故、上記ローアドレスデコーダ33は、書込み動作
に呼応して5v系の電圧よりも高い12Vのような電圧
レベルを持つ選択信号を出力し、また、ビット線に書込
み電圧を与える書込み回路37が内部バス36に結合さ
れている。書込み回路37にはデータ入力パッファ38
を介して外部から書込みデータが与えられる。メモリセ
ルアレイ32からの読出しデータはセンスアンプを含む
転送ゲート39に与えられる。この転送ゲート39の出
力ビットは相補ビットとされ、内部相補信号バス40に
結合されている。
前記RAM部31は、例えばスタテックフリップフロッ
プを主体とするスタティック型の揮発性記憶素子をマト
リクス配置したメモリセルアレイ41を備える。メモリ
セルアレイ41にはワード線と相補ビット線が交差配置
され、そのスタティック型記憶素子の1対の選択端子は
ワード線に。
そしてデータ入出力端子は相補ビット線に結合されてい
る。メモリセルアレイ41に含まれるメモリセルを選択
するためのアドレス信号はローアドレスデコーダ42及
びカラムアドレスデコーダ43でデコードされ、ローア
ドレスデコーダ42の出力選択信号によって所定のワー
ド線が選択され、これによって選択されたメモリセルの
中から所定のメモリセルのビット線はカラムアドレスデ
コーダ43の出力信号によって選択されるカラム選択回
路44を介して前記内部相補信号バス40に接続される
ようになっている。内部相補信号バス40にはRAM部
31からの読出しデータを増幅するセンスアンプ回路4
5の入力に結合され、そのセンスアンプ回路45の出力
はデータ呂カバッファ46に結合されている。
前記ROM部30とRAM部31をアクセスするための
アドレス信号は、マルチプレクサ50を介して選択され
る外部アドレス信号51又は内部アドレス信号52とさ
れる。内部アドレス信号51はアドレスカウンタ53で
生成され、外部アドレス信号51はアドレス人力バッフ
ァ54を介して供給される。
ROM部30(1’)データをRAM部31に内部転送
制御するために所期転送コントローラ6o、パワーオン
リセット回路61、及びクロック発生回路62を備える
。パワーオンリセット回路61は外部電源Vccの投入
を検出することによってリセット信号RESETを所期
転送コントローラ60にアサートする。同コントローラ
60は、それを検出すると、外部からのアクセス要求を
一切拒絶すると共に、アドレスカウンタ53をリセット
し、その計数値即ち内部アドレス信号52を制御信号6
3でマルチプレクサ50に選択させて、ROM部30と
RAM部31に内部アドレス信号52を順番に供給させ
る。同時に、RAM部31には書込み動作の指示が与え
られ、制御信号64で出力動作可能にされる転送ゲート
39を介して、ROM部30からの読出しデータがRA
M部31に順番に転送される。このとき、ROM部30
とRAM部31の動作サイクルを、相対的に動作速度の
遅いROM部30の速度に合せるように、クロック発生
回路62から出力されるクロック信号CLKによってR
OM部30とRAM部31は同期動作される。
内部転送が終了すると、マルチプレクサ50は外部アド
レス信号51の選択状態にされ、且つ外部からのアクセ
ス要求に答えてRAM部31を読出し制御し、又はRO
M部30をEPROMライタのような書込み装置を介し
て書込み制御するためのタイミングコントローラ66の
動作が可能にされる。
このタイミングコントローラ66には、ROM部3oを
単独で備えるEPROMと同一のアクセス制御信号が供
給される0例えば、チップ選択状態を指示するためのチ
ップイネーブル信号GE、読み出し動作を指示するため
の7ウトブツトイネ一ブル信号OE、書込み動作を指示
するためのブログラム信号PGMが供給されると共に、
書込み動作に必要な高電圧Vppが与えられるようにな
っている。
チップ選択状態において前記アウトプットイネーブル信
号OEにより読出し動作が指示されると。
制御信号φ1.φ2.φ3により、ローアドレスデコー
ダ42、カラムアドレスデコーダ43、センスアンプ回
路45、並びにデータ出力バッフ746が夫々所定のタ
イミングで活性化されて、外部アドレス信号51によっ
て選択されるメモリセルのデータが外部に読出される。
一方、本実施例の半導体記憶装置が図示しないEPRO
Mライタのような書込み装置に装着された状態で、チッ
プ選択並びにプログラム信号PGMによる書込みモード
が指示されると、タイミングコントローラ66は、その
とき外部から与えられる高電圧VPPをローアドレスデ
コーダ33や書込み回路37に与えると共に、制御信号
φ4゜φ5.φ6により、ローアドレスデコーダ42゜
カラムアドレスデコーダ43、データ人力バッフ738
、並びに書込み回路37を夫々所定のタイミングで活性
化して、外部アドレス信号51によって選択されるメモ
リセルに、データ入力バッファ38から与えられるデー
タを書き込む。尚、ROM部30の記憶情報の消去は図
示しない窓から紫外線を照射することによって行われる
上記実施例によれば以下の作用効果がある。
(1)電源Vccの投入に呼応して予めROM部30の
データをRAM部31に内部転送しておくことにより、
外部に対しては相対的に高速動作可能なRAM部31の
アクセス速度に従ってROM部30の保有データを読出
すことができる。
(2)ROM部30からRAM部31への内部転送制御
はパワーオンリセット回路61を利用して外部電源Vc
cの投入に呼応して内部で自動的に行われるから、斯る
内部データ転送のための特別な制御信号は一切必要とさ
れない。
(3)上記作用効果(2)により、ROM部30を単独
で有する通常のEPROMと同一の外部端子構成にする
ことができることによって、容易にピンコンパチビリテ
ィを得ることができる。したがって1本実施例の半導体
集積回路を従来のEFROMと単に交換するだけでアク
セス速度の向上を図ることができ、ひいてはシステムの
動作効率向上に寄与する。
〔実施例3〕 第4図には本発明の第3実施例に係る半導体記憶装置が
示される。同図に示される半導体記憶装置は、特に制限
されないが、公知の半導体集積回路製造技術によってシ
リコンのような1個の半導体基板に形成されている。第
2実施例との相違点は電気的に書き換え可能なEEFR
OMに代替し得る半導体集積回路として構成され、シス
テム上におけるデータの書き換えも高速化するものであ
る。
同図において70は相対的に低アクセス速度のROM部
であり、71は相対的に高アクセス速度のRAM部であ
る。ROM部70は、例えば電気的に書き換え可能なE
EFROM構成用の不揮発性記憶素子をマトリクス配置
したメモリセルアレイ72を備える。メモリセルアレイ
72にはワード線とビット線が交差配置され、夫々の交
差点には例えばドレイン上部に100オングストローム
から200オングストロ一ム程度のトンネル酸化膜が形
成されていて、このトンネル酸化膜を通してフローティ
ングゲートとドレイン間で電子の注入又は放出を行って
書き換え可能にされたフローティングゲート構造の不揮
発性記憶素子が配置され、その記憶素子のコントロール
ゲートはワード線に、ドレイン電極はビット線に、ソー
ス電極は回路の接地電位に夫々結合されている。
メモリセルアレイ72に含まれるメモリセルを選択する
ためのアドレス信号はローアドレスデコーダ73及びカ
ラムアドレスデコーダ74でデコードされ、ローアドレ
スデコーダ73の出力選択信号によって所定のワード線
が選択され、これによって選択されたメモリセルの中か
ら所定のメモリセルのビット線はカラムアドレスデコー
ダ74の出力信号によって選択されるカラム選択回路7
5を介して内部バス76に接続されるようになっている
。前記不揮発性記憶素子への書込み動作においては、そ
のドレイン電極とコントロールゲートに比較的高い電圧
を供給することが必要である。
それ故、上記ローアドレスデコーダ73は、書込み動作
に呼応して5V系の電圧よりも高い12Vのような電圧
レベルを持つ選択信号を出力し、また、ドレインにつな
がるビット線に書込み電圧を与える書込み回路77が内
部バス76に結合されている。書込み回路77にはRA
M部7部製1出しが与えられることになる。メモリセル
アレイ72からの読出しデータはセンスアンプを含む転
送ゲート79に与えられる。この転送ゲート79の出力
ビットは相補ビットとされ、内部相補信号バス80に結
合されている。
前記RAM部71は、例えばスタテックフリップフロッ
プを主体とするスタティック型の揮発性記憶素子をマト
リクス配置したメモリセルアレイ81を備える。メモリ
セルアレイ81にはワード線と相補ビット線が交差配置
され、そのスタティック型記憶素子の1対の選択端子は
ワード線に、そしてデータ入出力端子は相補ビット線に
結合されている。メモリセルアレイ81に含まれるメモ
リセルを選択するためのアドレス信号はローアドレスデ
コーダ82及びカラムアドレスデコーダ83でデコード
され、ローアドレスデコーダ82の出力選択信号によっ
て所定のワード線が選択され、これによって選択された
メモリセルの中から所定のメモリセルのビット線はカラ
ムアドレスデコーダ83の出力信号によって選択される
カラム選択回路84を介して前記内部相補信号バス80
に接続されるようになっている。内部相補信号バス80
にはRAM部7部製1の読出しデータを増幅するセンス
アンプ回路85の入力に結合され、そのセンスアンプ回
路85の出力はデータ出力バッファ86並びに前記書込
み回路77に結合されている。外部からの書込みデータ
はデータ入力バッファ87を介して内部相補信号バス8
0に与えられる。
前記ROM部70とRAM部7部製1クセスするための
アドレス信号は、マルチプレクサ90を介して選択され
る外部アドレス信号91、外部アドレス信号91をラッ
チした後所定タイミングで供給されるラッチアドレス信
号89、又は内部アドレス信号92とされる。
内部アドレス信号92はROM部70のデータをRAM
部7部製1部転送するときに利用されるものであり、ア
ドレスカウンタ93で生成される。
外部アドレス信号91はアドレス入力バッファ94を介
して供給される。前記ラッチアドレス信号89はRAM
部7部製1−タをROM部70に内部転送するときに利
用されるものであり、アドレスラッチ回路95から供給
される。
ROM部70のデータをRAM部7部製1部転送制御す
るために初期転送コントローラ100、パワーオンリセ
ット回路101、及びクロック発生回路102を備える
。パワーオンリセット回路101は外部電源V c c
の投入を検出することによってリセット信号RESET
を初期転送コントローラ100にアサートする。同コン
トローラ100は、それを検出すると、外部からのアク
セス要求を一切拒絶すると共に、アドレスカウンタ93
をリセットし、その計数値即ち内部アドレス信号92を
制御信号103でマルチプレクサ9oに選択させて、R
OM部7oとRAM部7部製1部アドレス信号92を順
番に供給させる。このとき、RAM部7部製1書込み動
作の指示が与えられ、制御信号104で出力動作可能に
される転送ゲート79を介して、ROM部70からの読
出しデータがRAM部7部製1番に転送される。このと
き、ROM部70とRAM部7部製1作サイクルを、相
対的に動作速度の遅いROM部70の速度に合せるよう
に、クロック発生回路102から出力されるクロック信
号CLKによってROM部70とRAM部7部製1期動
作される。
内部転送が終了すると、マルチプレクサ90は外部アド
レス信号91の選択状態にされ、タイミングコントロー
ラ106は、外部からのアクセス要求に答えてRAM部
7部製1出し制御し、又は外部からの書込みデータを一
旦RAM部71にストアした後にROM部70に内部転
送するための動作が可能にされる。
このタイミングコントローラ106には、ROM部70
を単独で備えるEEPROMと同一のアクセス制御信号
が供給される1例えば、チップ選択状態を指示するため
のチップイネーブル信号CE、読み出し動作を指示する
ためのアウトプットイネーブル信号OE、書込み動作を
指示するためのライトイネーブル信号WEが供給される
と共に、アクセス可能かどうかを外部に知らせるための
レディー/ビジー信号RDY/BUSYが出力される。
書込み動作に必要な高電圧VPPは電源VcCを受けて
これを昇圧する高電圧発生回路107で生成される。
チップ選択状態において前記アウトプットイネーブル信
号OEにより読出し動作が指示されると、制御信号φ1
0.φ11.φ12により、ローアドレスデコーダ82
.カラムアドレスデコーダ83、センスアンプ回路85
、並びにデータ出カバソファ86が夫々所定のタイミン
グで活性化されて、外部アドレス信号91によって選択
されるメモリセルのデータが外部に読出される。
一方、本実施例の半導体記憶装置がチップ選択状態にさ
れているとき、ライトイネーブル信号WEにより書込み
モードが指示されると、タイミングコントローラ106
は、−旦その書込みデータをRAM部71にストアし、
次いでROM部70の比較的低速なアクセス速度で当該
データをRAM部71からROM部70に内部転送して
書き込む。このとき外部アドレス信号91として供給さ
れる書込みアドレスはRAM部71に供給されると共に
、アドレスラッチ回路95にも順番に格納されていく、
そのラッチタイミングはアドレス変化検出回路108に
よるアドレス変化の検出タイミングに同期されるように
なっている。即ち、斯る書込み動作モードが指定される
と、先ず、制御信号φ10.φ13により、ローアドレ
スデコーダ82、カラムアドレスデコーダ83、並びに
データ入力バッファ87が夫々所定のタイミングで活性
化され、外部アドレス信号91によって選択されるメモ
リセルにデータが書き込まれる。したかって、直接E 
E P ROMにデータを書き込む動作に比べて高速ラ
イトアクセスが可能になる。このとき、アドレスラッチ
回路95はその一連の書込みアドレスをラッチしていく
、外部からの書込みアクセスが終了すると、タイミング
コントローラ106は、マルチプレクサ90にラッチア
ドレス信号89を選択させて、RAM部71に読出し動
作、そしてROM部70に書込み動作を行わせる。即ち
、制御信号φ10.φ11をアサートしてラッチアドレ
ス信号89でアドレシングされるデータを書込み回路7
7に与える。これと同時に高電圧発生回路107の動作
を可能にされており、その出力高電圧VPPがローアド
レスデコーダ73や書込み回路77に与えられると共に
、制御信号φ14.φ15により、ローアドレスデコー
ダ82、カラムアドレスデコーダ83、並びに書込み回
路77が夫々所定のタイミングで活性化され。
前記ラッチアドレス信号89によってアドレシングされ
るROM部70のメモリセルに、RAM部71からの読
出しデータが書き込まれる。尚、ROM部70に対する
書込み前には、特に制限されないが、当該アドレスのメ
モリセルに対する消去動作が行われている。
上記実施例によれば以下の作用効果がある。
(1)電源vccの投入に呼応して予めROM部70の
データをRAM部71に内部転送しておくことにより、
外部に対しては相対的に高速動作可能なRAM部71の
アクセス速度に従ってROM部70の保有データを読出
すことができる。
(2)EEPROM+71ようなROM部70 ニ対す
る書換え動作においては、外部から与えられる書込みデ
ータを予めRAM部71にストアしてからROM部70
に対する書換え動作を内部制御に従って行うから、シス
テム上におけるデータの書換え動作も高速化することが
できる。
(3)ROM部70からRAM部71への内部転送制御
はパワーオンリセット回路101を利用して外部電源V
ccの投入に呼応して内部で自動的に行われるから、斯
る内部データ転送のための特別な制御信号は一切必要と
されない。
(4)上記作用効果(3)により、ROM部70を単独
で有する通常のEEPROMと同一の外部端子構成にす
ることができることによって、容易にピンコンパチビリ
ティを得ることができる。したがって、本実施例の半導
体集積回路を従来のEPROMと単に交換するだけでア
クセス速度の向上を図ることができ、ひいてはシステム
の動作効率向上に寄与する。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
例えば第2実施例の構成においてROM部の不揮発性記
憶素子はフローティングゲートアバランシェインジェク
ションMO5構造にしてもよい。
また、内部に書き換え用高電圧発生回路を追加すること
によってEEPROM構成用記憶素子で成るROM部を
採用することもできる。但し、第2図の構成においては
、システム上での書き換え動作速度は第3実施例に比べ
て遅くなる。
また、第3実施例において不揮発性記憶素子はシリコン
酸化膜の上にシリコンナイトライドのような窒化膜を介
してゲート電極が設けられていて電子や正孔のトンネル
効果によって書き換え可能にされたMNOS (メタル
・ナイトライド・オキサイド・シリコン)構造の不揮発
性記憶素子を採用することもできる。この場合にはMN
OSと共に選択トランジスタを用いて1個のメモリセル
が構成される。また、第3実施例においてアドレスラッ
チ回路95は先入れ先出し形式のFIFOメモリによっ
て構成することもできる。
また、RAM部はSRAMに限定されず、セルフリフレ
ッシュ動作されるようなりRAMなどであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である単体の不揮発性メモ
リLSIに代替し得る半導体記憶装置に適用した場合に
ついて説明したが1本発明はそれに限定されるものでは
なく、マイクロコンピュータやその他の論理LSIに内
蔵する記憶装置としても適用することができる。
〔発明の効果〕
本願において開示される発明の内代表的なものによって
得られる効果を簡単に説明すれば下記の通りである。
すなわち、相対的に低アクセス速度のROM部と、相対
的に高アクセス速度のRAM部を併存させ、電源投入に
呼応して、内蔵のアドレス発生手段の出力アドレス信号
で前記ROM部の読出し情報をRAM部に内部転送する
ようにするものであるから、外部に対しては相対的に高
速動作可能なRAM部のアクセス速度に従ってROM部
の保有データを読出すことができるという効果がある。
これにより、特別な外部回路を付加することなく、しか
もCPUに負担もかけずに、相対的に高速アクセス可能
になる。
そして、ROM部からRAM部への内部データ転送動作
は電源端子を介して検出される電源の投入に呼応して開
始されるため、内部データ転送動作のために特別な外部
制御信号を追加する必要がない。したがって、ROM部
単独のLSIとのピンコンパチビリティを容易に得るこ
とができる。
また、外部からの書込みアクセスに際してその書込みデ
ータを外部書込みアドレス信号によって指定されるRA
M部に一旦格納した後、内部動作手順に従って当該RA
M部に格納されたデータをROM部に書込むようにする
ことにより、EEPROMに代替させる場合にシステム
動作上書換えを行うときにも高速に対処することができ
る。
【図面の簡単な説明】
第1図は本発明に係る半導体集積回路の原理的な一実施
例ブロック図、 第2図は第1図の半導体記憶装置の動作状態説明図、 第3図はEPROMに代替し得る第2実施例のブロック
図。 第4図はEEPROMに代替し得る第3実施例のブロッ
ク図である。 1・・・ROM部、2・・・RAM部、3,4・・・転
送ゲ−ト、7・・・マルチプレクサ、10・・・アドレ
スカウンタ、11・・・コントローラ、12・・・パワ
ーオンリセット回路、30・・・ROM部、31・・・
RAM部、37・・・書込み回路、38・・・データ入
力バッファ、39・・・転送ゲート、46・・・データ
出力バッファ、50・・・マルチプレクサ、53・・・
アドレスカウンタ、60・・・初期転送コントローラ、
61・・・パワーオンリセット回路、70・・・ROM
部、71・・・RAM部、77・・・書込み回路、79
・・・転送ゲート、86・・・データ出力バッファ、8
7・・・データ人力バッファ、90・・・マルチプレク
サ、93・・・アドレスカウンタ、95・・・アドレス
ラッチ回路、100・・・初期転送コントローラ、10
1・・・パワーオンリセット回路。

Claims (1)

  1. 【特許請求の範囲】 1、相対的に低アクセス速度のROM部と、相対的に高
    アクセス速度のRAM部と、 前記ROM部の読出し情報をRAM部に転送可能な伝達
    手段と、 RAM部の格納データを外部に読出し可能にする出力手
    段と、 前記ROM部とRAM部をアクセスするためのアドレス
    信号を生成するアドレス発生手段と、このアドレス発生
    手段の出力と外部から供給されるアドレス信号を選択す
    る選択手段と、電源の投入に呼応して前記選択手段にア
    ドレス発生手段の出力を選択させると共に前記伝達手段
    を介してROM部の読出し情報をRAM部に転送制御す
    る制御手段と、 を含むことを特徴とする半導体記憶装置。 2、相対的に低アクセス速度の電気的に書込み可能なR
    OM部と、 相対的に高アクセス速度のRAM部と、 前記ROM部からRAM部へ記憶情報を転送可能な伝達
    手段と、 RAM部の格納データを外部に読出し可能にする出力手
    段と、 前記ROM部に外部からの書込みデータを供給する入力
    手段と、 前記ROM部とRAM部をアクセスするためのアドレス
    信号を生成するアドレス発生手段と、このアドレス発生
    手段の出力と外部から供給されるアドレス信号を選択す
    る選択手段と、電源の投入に呼応して前記選択手段にア
    ドレス発生手段の出力を選択させると共に前記伝達手段
    を介してROM部の読出し情報をRAM部に転送制御す
    る制御モードと、外部からROMへの書込み指示に応じ
    て書込みデータを前記入力手段からROM部に供給する
    制御モードを含む制御手段と、 を含むことを特徴とする半導体記憶装置。 3、相対的に低アクセス速度の電気的に書換え可能なR
    OM部と、 相対的に高アクセス速度のRAM部と、 前記ROM部とRAM部との間で情報を双方向に転送可
    能な伝達手段と、 RAM部と外部との間でデータを入出力する入出力手段
    と、 前記ROM部とRAM部をアクセスするためのアドレス
    信号を生成するアドレス発生手段と、外部から供給され
    てくる書込みアドレス信号を一旦保持して出力するアド
    レス保持手段と、このアドレス保持手段の出力、アドレ
    ス発生手段の出力、外部から供給されるアドレス信号を
    選択する選択手段と、 電源の投入に呼応して前記選択手段にアドレス発生手段
    の出力を選択させると共に前記伝達手段を介してROM
    部の読出し情報をRAM部に転送制御する制御モードと
    、外部からの書込みアクセスに際して書込みデータを外
    部書込みアドレス信号によって指定されるRAM部に格
    納すると共に、格納されたデータを前記アドレス保持手
    段の出力アドレス信号に基づいてROM部に書込む制御
    モードを含む制御手段と、を含むことを特徴とする半導
    体記憶装置。 4、前記ROM部を単体で備えて成る不揮発性半導体記
    憶装置と互換性のある外部端子構成を備えた請求項1乃
    至3の何れか1項記載の半導体記憶装置。 5、1チップ型のマイクロコンピュータに含まれて成る
    ものである請求項1乃至3の何れか1項記載の半導体記
    憶装置。
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