JP4813074B2 - キャッシュ読み出し動作を実行する装置およびその方法 - Google Patents

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Description

本発明は半導体メモリ装置に係わり、さらに具体的には不揮発性半導体メモリ装置に関する。
最近大容量貯蔵装置とコードメモリのようなメモリアプリケーションとマルチメディアアプリケーションは徐々に一層高い集積度のメモリ装置を要求している。大容量貯蔵装置アプリケーションはメモリカード（例えば、モバイルコンピュータに使用される）、ソリッドステートメモリ（例えば、堅固であるか、信頼性を有する貯蔵装置）、デジカメ（静止画または動画と音声を貯蔵する）、および音声やオーディオレコーダ（ＣＤ音質に近い録音）を含む。
コードメモリアプリケーションは基本入／出力システムＢＩＯＳ、またはネットワークアプリケーション（例えば、個人用コンピュータのメモリ、端末装置、ルーター、およびハブ）、遠隔通信アプリケーション（例えば、スイッチ）、モバイルフォンアプリケーション（例えば、コードやデータ）、および携帯用電子情報装置アプリケーション（例えば、個人用携帯情報端末（ＰＤＡ）、パームオペレーティングシステム（ＰＯＳ）、または個人用通信端末（ＰＣＡ）のコードやデータ）を含む。
一般的に、大容量貯蔵装置アプリケーションに使用されるメモリは安い価格と高い集積度、繰り返されるプログラム／消去（Ｐ／Ｅ）に対する優れた耐久性を有し、一方、コードメモリアプリケーションは速いランダムアクセスとコードを直接実行（ＸＩＰ）させることができる。
従来の技術のメモリはダイナミックランダムアクセスメモリ（ＤＲＡＭ）とスタティックランダムアクセスメモリ（ＳＲＡＭ）、不揮発性メモリ（ＮＶＭ）に分けられる。不揮発性メモリはマスクＲＯＭ（ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）、消去およびプログラム可能なＲＯＭ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ、 ＥＰＲＯＭ）、電気的に消去およびプログラム可能なＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ、 ＥＥＰＲＯＭ）、フラッシュメモリ（例えば、フラッシュ消去ＥＥＰＲＯＭ）、および強誘電性（ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ）メモリなどに分けられる。不揮発性メモリは外部電源供給が中断されても、その内容を保存するが、一般的にランダムアクセスを実行することができず、揮発性メモリに比べて読み出しおよび書き込みの速度が遅い短所がある。
フラッシュメモリは消去およびプログラム可能なＲＯＭ（ＥＰＲＯＭ）と電気的に消去およびプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）を組み合わせて作られる。フラッシュメモリはＮＡＮＤ型またはＮＯＲ型フラッシュメモリに分けられる。フラッシュメモリのプログラムまたは消去動作は各フラッシュメモリセルに互いに異なる電圧を印加して実行する。
一般的に、ＮＡＮＤ型フラッシュメモリは小さいセルのサイズと高い集積度、少ない消費電力、および良好な耐久性によって大容量貯蔵装置アプリケーションにさらに有利であり、一方、ＮＯＲ型フラッシュメモリは大きいセル電流と速いランダムアクセス速度によってコード貯蔵装置アプリケーションにさらに有利である。
ＮＡＮＤ型フラッシュメモリは直列に連結されたセルのストリングで構成される。（例えば、一つのストリングは１６個のセルで構成される）。一つまたはその以上のストリングはストリング選択トランジスタを含む。ＮＡＮＤ型フラッシュメモリは比較的小さいセル“オン”電流と比較的遅い感知時間（例えば、５〜１０ｍs）を有する。ＮＡＮＤ型フラッシュメモリの読み出し動作は感知と同時にページバッファに対するページ単位（例えば、５１２ｂｙｔｅｓ）ラッチングによって実行される。ＮＡＮＤ型フラッシュメモリは比較的高い速度（例えば、５０ｎｓ）でページバッファをラッチしてデータを読み出すようになる。
ＮＡＮＤ型フラッシュメモリはトンネリング効果（例えば、Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎトンネリング））によってプログラムまたは消去動作を実行するようになる。プログラム動作はページバッファ（例えば、５０ns）で比較的速い速度の直列データがローディングされてセル（例えば、５１２ｂｙｔｅｓ）は同時にプログラムされる。消去動作はブロック単位の消去であり、多数のページ（例えば、１６Ｋ ｂｙｔｅｓセルのうちの３２ページ）が同時に消去される。
信頼できるＦ−Ｎトンネリングはおおよそ１０ｍＶ／ｃｍで少ない消費電力、低い温度依存性、均一なプログラム／消去動作、簡便な装置／電圧の大きさの調整によって実行される。
ＮＡＮＤ型フラッシュプログラム動作はゲートとチャンネルとの間のカップリングとして利用される。例えば、プログラムされたセルはプログラムされないセルに比べてゲートとチャンネルとの間に大きい差を有する。また、ＮＡＮＤ型フラッシュプログラム動作は図１に示したスレッショルド電圧分布を利用する。図１はワードライン電圧Ｖｗｏｒｄ ｌｉｎｅ、読み出し電圧Ｖｒｅａｄ、およびプログラムされない（または消去された）セルとプログラムされたセルのセル電圧分布ＶｔＨとの関係を示す。
ＮＡＮＤ型フラッシュメモリはＮＡＮＤフラッシュセル列の内外に容易したデータ通信のためにページバッファを含む。ページバッファは一般的に、感知とラッチングの二つの機能をする。図２は従来の技術によるページバッファの一例を示す。従来の技術によるページバッファはスイッチングトランジスタ、感知のために負荷電流の流れを動作させるロードトランジスタ、およびラッチング動作信号によってトリガされた感知データをラッチングするためのラッチで構成される。
図３Ａと図３Ｂは従来の技術によるページバッファとページバッファの読み出し動作の一例を示す。図３Ｂによると、従来の技術によるページバッファはビットラインＢ／Ｌ ディスチャージ区間（ｂｉｔ ｌｉｎｅ ｄｉｓｃｈａｒｇｅ ｐｅｒｉｏｄ）、ビットラインＢ／Ｌプリチャージ区間（ｂｉｔ ｌｉｎｅ ｐｒｅｃｈａｒｇｅ ｐｅｒｉｏｄ）、発展区間（ｄｅｖｅｌｏｐ ｐｅｒｉｏｄ）、感知とラッチ区間（ｓｅｎｓｉｎｇ ａｎｄ ｌａｔｃｈ ｐｅｒｉｏｄ）、およびリセット区間（または復元区間）で構成された何周期の間動作する。
図４Ａ乃至図４Ｂは従来の技術によるページバッファとページバッファの読み出し動作の他の例を示す。図４Ｂによると、従来の技術によるページバッファはビットラインＢ／Ｌディスチャージとページバッファリセット区間、感知区間、ラッチとデータ出力区間、 およびリセット区間（または復元区間）で構成された何周期の間動作する。
図５Ａ乃至図５Ｂは従来の技術によるページバッファとページバッファの読み出し動作のまた他の例を示す。図５Ｂによると、従来の技術によるページバッファはページバッファリセットとビットラインＢ／Ｌディスチャージと、ビットラインＢ／Ｌプリチャージ区間、感知区間、データラッチ区間、リセット区間（または復元区間）、およびデータ出力区間で構成された何周期の間動作する。
図６は従来の技術によるページバッファの詳細な例を示す。図６のページバッファはプリチャージブロック、ビットラインＢ／Ｌ選択とバイアスブロック、第１ラッチと感知ブロック、第２ラッチと感知ブロック、および列ゲート回路を含む。
図５Ａ〜図６のページバッファはインタリーブ動作（Ｉｎｅｒｌｅａｖｅ ｏｐｅｒａｔｉｏｎｓ）を実行するが、よほど複雑な構造と、よほど大きいレイアウト領域と、よほど遅い速度を有する。
特開２００２−４３４４４号公報 特開平０９−１５４３９３号公報 特開平１１−１４５４２９号公報 韓国公開公報第２００３−００３３６７９号
本発明の目的は、読み出し動作にかかる時間を縮めさせることができる不揮発性メモリ装置およびそれを含んだメモリシステムを提供することにある。
本発明の他の目的は読み出し動作にかかる時間を縮めさせることができるキャッシュ読み出し方法を提供することにある。
本発明の一実施形態によると、データ伝送時間が短縮されたフラッシュメモリのような半導体メモリ装置を含む半導体装置を特徴とする。
本発明の一実施形態によると、データ伝送時間が短縮されたプログラミング方法に関することを特徴とする。
本発明の一実施形態によると、キャッシュ読み出し動作のようなキャッシュ動作を実行する装置および方法に関することを特徴とする。
本発明の一実施形態によると、半導体装置からＭ（Ｍは２より大きい整数）データを読み出す方法において、不揮発性メモリのセルアレイからページバッファに第１データを伝送する段階と、ページバッファから第１バッファ対に前記第１データを同時に伝送し、不揮発性メモリのセルアレイからページバッファに第２データを伝送する段階と、前記第１バッファ対からホストに前記第１データを同時に伝送し、ページバッファから第２バッファ対に前記第２データを伝送し、不揮発性メモリのセルアレイからページバッファに第３データを伝送する段階とを含むことを特徴とする。
本発明の一実施形態によると、半導体装置はＭ（Ｍは２より大きい整数）データ貯蔵のための不揮発性メモリのセルアレイと、複数個のページバッファと、バッファ対と、前記不揮発性メモリのセルアレイから前記ページバッファに第１データを伝送し、前記ページバッファから前記第１バッファ対に前記第１データを同時伝送し、前記不揮発性メモリのセルアレイから前記ページバッファに第２データを読み出し、前記第１バッファ対からホストに前記第１データを同時伝送し、前記ページバッファから前記第２バッファ対に前記第２データを伝送し、前記不揮発性メモリのセルアレイから前記ページバッファに第３データを読み出すための前記不揮発性メモリのセルアレイ、前記ページバッファ、およびバッファ対を制御するコントローラとを含むことを特徴とする。
本発明の一実施形態によると、半導体装置からＭ（Ｍは２より大きい整数）データのキャッシュ読み出し方法において、第１バッファからホストに第１データを同時伝送する段階と、ページバッファから第２バッファに第２データを伝送する段階と、不揮発性メモリのセルアレイから前記ページバッファに第３データを読み出す段階とを含むことを特徴とする。
本発明の一実施形態によると、半導体装置は、ｔＲは読み出し動作時間、ｔＴはバッファ伝送時間、およびｔＨはホスト伝送時間であるとき、半導体装置とホスト装置との間に全体伝送時間が減少するように、ｔＲ、ｔＴ、およびｔＨのうちの少なくとも二つが重複されるコントローラを含むことを特徴とする。
本発明の一実施形態によると、メモリ装置の読み出し方法は第１メモリセルのデータでビットラインを設定する段階と、前記ビットライン上のデータをレジスタ内に貯蔵する段階とを含み、前記レジスタ内に貯蔵されたデータは第２メモリセルに貯蔵されたデータで前記ビットラインを設定する間データバスに伝送されることを特徴とする。
本発明の一実施形態によると、メモリ装置の読み出し方法は第１メモリセルのビットラインを初期化する段階と、前記ビットラインをプリチャージ電圧でそれぞれプリチャージする段階と、メモリセルに貯蔵されたデータが前記ビットライン上に反映されるようにする段階と、前記ビットラインにそれぞれ対応するレジスタを初期化する段階と、前記ビットライン上のデータを前記対応するレジスタにそれぞれ貯蔵する段階とを含み、前記レジスタ内に貯蔵されたデータは第２メモリセルに貯蔵されたデータで前記ビットラインを設定する初期化、フリーチャジング、反映の段階とを実行する間外部に出力されることを特徴とする。
本発明の一実施形態によると、キャッシュ読み出し動作のようなキャッシュ動作を実行する装置および方法に関することを特徴とする。
本発明の一実施形態によると、データ伝送時間が短縮された装置および方法に関することを特徴とする。
本発明の一実施形態によると、ｔＲは読み出し動作時間、ｔＴはバッファ伝送時間、およびｔＨはホスト伝送時間であるとき、半導体装置とホスト装置との間に全体伝送時間が短縮されるようにｔＲ、ｔＴ、およびｔＨ のうちの少なくとも二つが重複されるようにする装置および方法に関することを特徴とする。
本発明の一実施形態によると、ｎ（ｎは整数）ページのデータを含むデータと全体伝送時間がｎ＊（ｔＲ＋ｔＴ＋ｔＨ ）より小さいデータ伝送装置および方法に関することを特徴とする。
本発明の一実施形態によると、ｎ（ｎは整数）ページのデータを含むデータと全体伝送時間が（ｎ＋１）＊ｔＲ＋ｔＨと同一、または（ｎ＋１）＊ｔＲ＋ｔＨより小さいデータ伝送装置および方法に関することを特徴とする。
本発明の一実施形態によると、ｎ（ｎは整数）ページのデータを含むデータと全体伝送時間が（ｎ＊ｔＲ＋＊ｔＨ）と同一、または（ｎ＊ｔＲ＋＊ｔＨ）より小さいデータ伝送装置および方法に関することを特徴とする。
本発明の一実施形態によると、半導体装置においてデータを読み出す方法に関する特徴とする。
本発明の一実施形態によると、半導体装置においてデータキャッシュ読み出み方法に関する特徴とする。
本発明の一実施形態によると、前記半導体装置は不揮発性メモリのセルアレイ、ページバッファ、二つの以上のバッファ、およびコントローラを含むことを特徴とする。
本発明の一実施形態によると、前記半導体装置の不揮発性メモリセルアレイ、ページバッファ、二つの以上のバッファ、およびコントローラは単一チップの基板に構成されることを特徴とする。
本発明の一実施形態によると、前記不揮発性メモリセルアレイはワン−ナンド（Ｏｎｅ−ＮＡＮＤ）フラッシュメモリ装置のようなフラッシュメモリを示すことを特徴とする。
本発明の一実施形態によると、前記ページバッファは単一ラッチページバッファであることを特徴とする。
本発明の一実施形態によると、前記二つの以上のバッファはスタティックランダムアクセスメモリ（ＳＲＡＭ）のようなランダムアクセスメモリ（ＲＡＭ）を示すことを特徴とする。
本発明の一実施形態によると、前記コントローラはハードウェア、ソフトウェア、またはこれらの結合に適用することができることを特徴とする。
キャッシュ読み出し動作を支援する上で不揮発性メモリ装置の読み出し時間を減らすことが可能である。また、キャッシュ読み出し動作およびデュアルバッファリングスキームを支援することによってメモリシステムの性能を向上させることが可能である。
図７は本発明の一実施形態による不揮発性メモリ装置を示す。図７によると、本発明の不揮発性メモリ装置１００はメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１１０を含み、各ビットラインに連結された複数個のＮＡＮＤストリング（ＮＡＮＤ ｓｔｒｉｎｇｓ）をさらに含む。この実施形態において、ビットラインはＢＬ０ｅとＢＬ０ｏ、ＢＬ１ｅとＢＬ１ｏ、．．．ＢＬｎｅとＢＬｎｏ（ｎは２以上の整数）のように偶数／奇数対に配列される。
ビットライン対（ＢＬ０ｅ、ＢＬ０ｏ）−（ＢＬｎｅ、ＢＬｎｏ）にはページバッファ １３０＿０−１３０＿ｎがそれぞれ連結されている。ページバッファ１３０＿０（または各ページバッファ１３０＿ｎ）はラッチ１３１、ＮＭＯＳトランジスタＴＲ１−ＴＲ７、およびＰＭＯＳトランジスタＴＲ８を含み、図示したように連結されている。ページバッファ１３０＿０（または各ページバッファ１３０＿ｎ）はプログラムされるデータを貯蔵するか、メモリセルアレイ１１０から読み出されたデータを貯蔵するのに使用される一種のレジスタとして動作する。
トランジスタＴＲ１、ＴＲ２は読み出し動作のビットライン初期化区間でビットライン ＢＬｉｅ、ＢＬｉｏ（ｉ＝０−ｎ）を接地電圧に初期化するのに、読み出し動作の残り区間で非選択されたビットラインを接地電圧に設定するのに使用される。
トランジスタＴＲ３、ＴＲ４は選択されたビットラインをＮＤ１ノードに電気的に連結するのに、そして非選択されたビットラインをＮＤ１ノードから電気的に絶縁させるのに使用される。ＰＭＯＳトランジスタＴＲ８はＮＤ１ノードを充電するのに使用され、ＮＭＯＳトランジスタＴＲ６、ＴＲ７はＮＤ１ノードのロジック状態をラッチ１３１に伝達するのに使用される。
残りのページバッファ１３０＿１−１３０＿ｎのそれぞれは上述のページバッファ１３０＿０と同一に構成される。
前記不揮発性メモリ装置１００にさらに含まれた列ゲート回路（ｃｏｌｕｍｎ ｇａｔｅ ｃｉｒｃｕｉｔ）１４０はＮＭＯＳトランジスタＴＲ９−ＴＲｎを含み、Ｙデコーダ１５０からの選択信号ＹＡ０−ＹＡｎ、ＹＢに応答してページバッファ１３０＿０−１３０＿ｎのうちの一部を選択し、選択されたページバッファをデータバスＤＢに電気的に連結する。図面には一つのデータラインだけが示している。しかし、列ゲート回路１４０がより多いデータラインとページバッファ１３０＿０−１３０＿ｎを連結するように構成されることができることは、この分野の通常の知識を習得した者などに自明である。
前記不揮発性メモリ装置１００の充放電回路（ｃｈａｒｇｅ ａｎｄ ｄｉｓｃｈａｒｇｅ ｃｉｒｃｕｉｔ）１６０はＰＭＯＳトランジスタＴＲ１３とＮＭＯＳトランジスタＴＲ１４とを含み、制御信号ＰＲＥＣＨＧに応答してデータバスＤＢを電源電圧として充電し、制御信号ＤＩＳＣＨＧに応答してデータバスＤＢを接地電圧として放電する。
前記不揮発性メモリ装置１００は行（ワードライン）と列（ビットライン）をデコーディングするためのＸデコーダ１２０とＹデコーダ１５０とをさらに含む。上述の構成要素１１０−１６０は制御回路（ｃｏｎｔｒｏｌｌｅｒ ｃｉｒｃｕｉｔ）１７０によって制御され、これは以下詳細に説明される。
図８は本発明による不揮発性メモリ装置の読み出し動作を説明するためのタイミング図である。図８のページバッファ１３０＿０に連結されたビットラインＢＬ０ｅ、ＢＬ０ｏにおいて、ビットラインＢＬ０ｅが選択されてビットラインＢＬ０ｏが非選択されると仮定しよう。図８の上方にはページバッファ１３０＿０の制御を示し、図８の下方にはデータバスＤＢの制御を示す。
図８に示したように、選択されたワードラインには読み出し動作Ｔ１−Ｔ５の間０Ｖの電圧が印加される一方、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、および非選択されたワードラインには区間Ｔ２−Ｔ４の間読み出し電圧Ｖｒｅａｄが印加される。
まず、ビットライン初期化区間Ｔ１では制御信号ＬＶＢＬｅ、ＬＶＢＬｏ、ＬＢＬＳＨＦｅ、ＬＢＬＳＨＦｏがハイに活性化され、制御信号ＬＰＬＯＡＤはハイに非活性化される。制御信号ＬＶＢＬｅ、ＬＶＢＬｏ、ＬＢＬＳＨＦｅ、ＬＢＬＳＨＦｏがハイに活性化されることによって、ビットラインＢＬ０ｅ、ＢＬ０ｏは読み出し動作の間接地電圧０Ｖを有する電源ラインＶＩＲＰＷＲに電気的に連結され、その結果、ビットラインＢＬ０ｅ、ＢＬ０ｏは接地電圧に初期化される。特に、ビットライン初期化区間Ｔ１で制御信号ＬＢＬＳＬＴはローレベルに維持され、その結果、ラッチ１３１は初期化されない。
ビットラインＢＬ０ｅ、ＢＬ０ｏが初期化された後、ビットラインプリチャージ区間Ｔ２では選択されたビットラインＢＬ０ｅが所定のプリチャージ電圧、（例えば、１．２Ｖ）にプリチャージされる。
具体的に説明すれば、制御信号ＬＶＢＬｅ、ＬＢＬＳＨＦｏがローになることによって、選択されたビットラインＢＬ０ｅは電源ラインＶＩＲＰＷＲと電気的に絶縁され、非選択されたビットラインＢＬ０ｏはＮＤ１ノードと電気的に絶縁される。Ｔ２区間で制御信号ＬＶＢＬｏがハイレベルに維持されるので、非選択されたビットラインＢＬ０ｏは接地電圧を有する電源ラインＶＩＲＰＷＲと電気的に連結される。これと同時に、制御信号ＬＰＬＯＡＤがローに活性化されることによって、ＰＭＯＳトランジスタＴＲ８がターンオンされる。ターンオンされたトランジスタＴＲ８から供給される電流がＮＭＯＳトランジスタＴＲ３を通じて選択されたビットラインＢＬ０ｅに伝達される。この際、制御信号ＬＢＬＳＨＦｅラインには、図８に示したように、２．０Ｖの電圧が供給されるので、ビットラインＢＬ０ｅは（２．０Ｖ−Ｖｔｈ）（ＶｔｈはＴＲ３のスレッショルド電圧）の電圧（例えば、約１．２Ｖ）にプリチャージされる。
その次に、ビットライン発展区間Ｔ３には選択されたメモリセルの状態（すなわち、プログラム状態または消去状態）に応じて選択されたビットラインＢＬ０ｅの電圧がプリチャージ電圧に維持されるか、接地電圧に向いて低くなる。この際、選択されたビットラインＢＬ０ｅはフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。さらに具体的に説明すれば、制御信号ＬＢＬＳＨＦｅが接地電圧のローレベルに変化することによってＮＭＯＳトランジスタＴＲ３はターンオフされる。したがって、選択されたビットラインＢＬ０ｅはＮＤ１ノードと電気的に絶縁される。この際、選択されたメモリセルが消去状態（またはオン状態）であれば、選択されたビットラインのプリチャージ電圧はオン状態のメモリセルを通じて接地電圧に放電し始める。これに反して、選択されたメモリセルがプログラム状態（またはオフ状態）であれば、選択されたビットラインのプリチャージ電圧はそのまま維持される。
この実施形態において、上述の区間Ｔ１−Ｔ３はメモリセルに貯蔵されたセルデータをビットライン上に設定する区間（以下、“ビットライン設定区間”といい、“ｔＴ”と表記する）を構成する。
ビットライン設定区間Ｔ１−Ｔ３が完了した後、ラッチ初期化区間Ｔ４にはページバッファ１３０＿０のラッチ１３１が初期化される。ラッチ１３１の初期化は列ゲート回路１４０を通じてＮＤ２ノード（またはラッチ）をデータバスＤＢに電気的に連結することによって行われる。図８から分かるように、列ゲート回路１４０に印加される選択信号ＹＡ０−ＹＡｎ、ＹＢは同時にハイに活性化される。この際、制御信号ＤＩＳＣＨＧはハイになり、その結果、データバスＤＢは接地電圧になる。結果的に、充放電回路１６０のＮＭＯＳトランジスタＴＲ１４を通じてデータバスＤＢを接地させた状態で、ＮＤ２ノード（またはラッチ）は列ゲート回路１４０を通じてデータバスＤＢに電気的に連結される。すなわち、ラッチ１３１が初期化される。
最後に、感知区間Ｔ５では選択されたビットラインＢＬ０ｅ上に反映されたセルデータがラッチ１３１に貯蔵される。このために、制御信号ＬＰＬＯＡＤはハイに非活性化され、制御信号ＬＢＬＳＨＦｅラインには約１．２の電圧が印加される。このような状態で選択されたビットラインＢＬ０ｅにオン状態のメモリセル（または消去状態のメモリセル）が連結される場合、ＮＤ１ノードの電源電圧はオン状態のメモリセルを通じて接地電圧に放電する。
これに反して、選択されたビットラインＢＬ０ｅにオフ状態のメモリセル（またはプログラム状態のメモリセル）が連結される場合、ＮＤ１ノードの電源電圧はそのまま維持される。なぜなら、ＮＭＯＳトランジスタＴＲ３（Ｖｇ＝１．２Ｖ、 Ｖｓ＝１．２Ｖ、 Ｖｄ＝Ｖｃｃ）がシャットオフされるためである。
前者の場合、ＮＭＯＳトランジスタＴＲ６はターンオフされる一方、後者の場合、ＮＭＯＳトランジスタＴＲ６はターンオンされる。このような条件で制御信号ＬＣＨがパルス形態に活性化されることによって、前者の場合、ラッチ１３１のＮＤ３ノードはＮＭＯＳトランジスタＴＲ６、ＴＲ７を通じて接地電圧に連結される。後者の場合、ＮＤ３ノードは初期化された状態（例えば、ハイレベル）に維持される。
本発明による不揮発性メモリ装置の場合、上述の区間Ｔ１−５Ｔのうちの区間Ｔ１−Ｔ３（またはビットライン設定区間）の間ページバッファ１３０＿０−１３０＿ｎのラッチ１３１に貯蔵されたデータは列ゲート回路１４０を通じてデータバスＤＢに所定単位で順次に伝達される。ここで、データ伝送単位はデータ入出力構造によって多様に可変されることができることは、この分野の通常の知識を習得した者などに自明である。すなわち、ビットライン設定区間Ｔ１−Ｔ３の間ページバッファ１３０＿０−１３０＿ｎのラッチ１３１に貯蔵されたデータがデータバスＤＢ上に伝達される。これは、図８に示したように、選択信号ＹＢがハイレベルに維持された状態で選択信号ＹＡ０−ＹＡｎを順次に活性化させることによって達成されることができる。選択信号ＹＡ０−ＹＡｎがそれぞれ活性化される区間の間にデータバスＤＢが電源電圧に充電され、これは充放電回路１６０のＰＭＯＳトランジスタＴＲ１３を充電区間ごとに活性化させることによって行われる。
以上の説明から分かるように、ビットライン設定区間Ｔ１−Ｔ３の間ページバッファ１３０＿０−１３０＿ｎに貯蔵されたデータがデータバスに伝達され、データバスに伝達されたデータは外部に出力されるであろう。１ページ（または行）のメモリセルに貯蔵されたページデータが他のページのビットライン設定区間Ｔ１−Ｔ３の間外部に出力されるので、連続的な読み出し動作にかかる時間を縮めるのが可能である。
この実施形態において、一番目の読み出し動作の間出力されるページデータはごみデータになり、二番目の読み出し動作の間出力されるデータは一番目の読み出し動作で感知されたページデータである。本発明において、図９に示したように、ｎ個のページが連続的に選択される場合、ｎ番目に選択されたページのデータを外部に出力するためには一度の読み出し動作がさらに実行されなければならない。そのような読み出し動作の間、ページバッファ１３０＿０−１３０＿ｎに貯蔵されたデータをデータバスＤＢに伝達するためにただ列ゲート回路を制御する動作だけが実行される。
図１０は本発明によるメモリシステムを概略的に示すブロック図である。図１０を参照すれば、メモリシステム２００はホスト２１０とメモリ装置２２０とを含む。メモリ装置２２０はホスト２１０の制御によってデータ読み出し／書き込み動作を実行する。メモリ装置２２０は不揮発性メモリコア（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｃｏｒｅ）２３０、第１バッファメモリ（ｆｉｒｓｔ ｂｕｆｆｅｒ ｍｅｍｏｒｙ）２４０、第２バッファメモリ（ｓｅｃｏｎｄ ｂｕｆｆｅｒ ｍｅｍｏｒｙ）２５０、および制御ブロック （ｃｏｎｔｒｏｌ ｂｌｏｃｋ）２６０を含む。不揮発性メモリコア２３０は不揮発性メモリセルアレイ２３１とページバッファ２３２とを含み、制御ブロック２６０によって制御される。不揮発性メモリコア２３０は図７の不揮発性メモリ装置と類似である。ホスト２１０はマイクロプロセッサ装置ＭＰＵ、中央処理装置ＣＰＵ、メモリコントローラまたは他のプロセッサやコントローラになることができる。
第１および第２バッファメモリ２４０、２５０のそれぞれは個別的に読み出し／書き込み動作を実行するように制御ブロック２６０によって制御され、不揮発性メモリコア２３０から出力されるデータ（または不揮発性メモリコア２３０に貯蔵されるデータ）を一時貯蔵するのに使われる。ここで、不揮発性メモリコア２３０は図７の制御機能を含む制御ブロック２６０の制御に応じて図７に示したことと同一に動作するという点を注目しなければならない。
図１０において、“ｔＲ” 時間はメモリセルアレイ２３１からページバッファ２３２にページデータを移すのに必要な時間（以下、“読み出し動作時間”という）を示し、“ｔＴ”時間は不揮発性メモリコア２３０（またはページバッファ２３２）からバッファメモリ ２４０、２５０にページデータを移すのに必要な時間（以下、“バッファ伝送時間”という）を示し、“ｔＨ”時間はバッファメモリ２４０、２５０からホスト２１０にページデータを移すのに必要な時間（以下、“ホスト伝送時間”という）を示す。
本発明の一実施形態によるキャッシュ読み出し動作を図１１Ａ乃至図１１Ｂに示す。図１１Ａを参照すれば、読み出し動作のビットライン設定区間Ｔ１−Ｔ３（ｔＴ）の間不揮発性メモリコア２３０から第１バッファメモリ２４０にページデータが伝送され、読み出し動作の全区間Ｔ１−Ｔ５（または読み出し動作時間ｔＲ）の間第２バッファメモリ２５０からホスト２１０にページデータが伝送される。
図１１Ｂを参照すれば、読み出し動作のビットライン設定区間Ｔ１−Ｔ３（ｔＴ）の間不揮発性メモリコア２３０から第２バッファメモリ２５０にページデータが伝送され、読み出し動作の全区間Ｔ１−Ｔ５（または読み出し動作時間ｔＲ）の間第１バッファメモリ ２４０からホスト２１０にページデータが伝送される。
連続的な読み出し動作が実行される場合、ホスト２１０がバッファメモリからページデータを伝送するのにかかるホスト伝送時間ｔＨは読み出し動作時間ｔＲによって隠される。または、読み出し動作時間ｔＲはホスト伝送時間ｔＨによって隠される。これはメモリシステムの性能が向上することができることを意味する。
図１２は本発明の他の一実施形態によるメモリ装置を示すブロック図である。図１２を参照すれば、本発明によるメモリ装置２２０はホスト２１０の制御によってホスト２１０から伝送されたデータを貯蔵するか、内部に貯蔵されたデータをホスト２１０に出力する。メモリ装置２２０はホスト２１０とインターフェースの役割を実行するホストインターフェース２６１を含み、ホストインターフェース２６１は多様なインターフェース方式で実現されることができる。例えば、ホストインターフェース２６１はＳＲＡＭインターフェース方式を有するように実現されることができる。または、ホストインターフェース２６１はＳＲＡＭインターフェース方式と類似のＮＯＲフラッシュメモリのインターフェース方式を有するように実現されることができる。
不揮発性メモリコア２３０にデータを貯蔵するため、ホスト２１０は貯蔵されるデータをメモリ装置２２０に伝送し、伝送データは第１および第２バッファメモリ２４０、２５０のうちのいずれか一つに一時貯蔵される。その次に、メモリ装置２２０はバッファメモリ２４０、２５０に貯蔵されたデータを読み出し、読み出されたデータを不揮発性メモリコア２３０に貯蔵する。不揮発性メモリコア２３０に貯蔵されたデータをホスト２１０に伝送する場合、まず、不揮発性メモリコア２３０からデータが読み出され、そのように読み出されたデータは第１および第２バッファメモリ２４０、２５０のうちのいずれか一つに貯蔵される。その次に、メモリ装置２２０はバッファメモリに貯蔵されたデータを読み出し、そのように読み出されたデータをホストに伝送する。バッファメモリからホスト２１０にデータが伝送される間、不揮発性メモリコア２３０では、上述のように、読み出し動作が同時に実行されるであろう。これは以後詳細に説明される。
この実施形態において、バッファメモリ２４０、２５０は、例えば、ＲＡＭやＳＲＡＭを利用して実現されることができる。
この実施形態において、制御ブロック２６０は貯蔵手段としてレジスタ２６２、スケジューラ（ｓｃｈｅｄｕｌｅｒ）２６３、第１メモリ制御器（ｆｉｒｓｔ ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）２６４、第２メモリ制御器（ｓｅｃｏｎｄ ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）２６５、およびエラー訂正およびデータ入出力部（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ａｎｄ ｄａｔａ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｐａｒｔ）２６６をさらに含む。
レジスタ２６２はホストインターフェース２６１を通じてホスト２１０から伝達されるアドレスおよび命令データを貯蔵するのに使用される。例えば、制御信号ＲＥＧ＿ＣＴＲＬに従ってレジスタアドレスＲＥＧ＿ＡＤＤＲに対応するレジスタ２６２の領域にはレジスタデータＲＥＧ＿ＤＡＴＡが貯蔵される。レジスタ２６２に貯蔵されるデータは第１および第２バッファメモリ２４０、２５０を選択するためのバッファ選択情報、不揮発性メモリコア２３０のブロックおよびページアドレス、命令、デバイスＩＤ情報などを含む。そのようなデータはレジスタアドレスＲＥＧ＿ＡＤＤＲによって指定されたレジスタ領域にそれぞれ貯蔵されるであろう。
スケジューラ２６３はこの分野によく知られたステートマシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）を利用して容易に実現されることができる。例えば、スケジューラ２６３はレジスタ ２６２に貯蔵された第１キャッシュ読み出し命令、バッファ選択情報、およびアドレス情報によって第１メモリ制御器２６４、第２メモリ制御器２６５、およびエラー訂正およびデータ入出力部２６６を制御し、これに対する説明は以下詳細に説明される。
スケジューラ２６３はフラグ信号Ｆ＿ＩＮＴを発生し、フラグ信号F_ＩＮＴはホストインターフェース２６１を通じてインタラプト信号ＩＮＴとしてホスト２１０に出力される。インタラプト信号ＩＮＴはレジスタ２６２に命令がロードされるとき、ローに活性化され、不揮発性メモリコア２３０の読み出し動作が完了するとき（または、データ読み出し時間ｔＲが経過した後）ハイに非活性化される。
ホスト２１０はインタラプト信号ＩＮＴのロジック状態に応答してレジスタ２６２にデータを貯蔵する時点を決める。第１メモリ制御器２６４はホスト２１０によってまたはスケジューラ２６３によって制御され、第１および第２バッファメモリ２４０、２５０のそれぞれに対するアクセス動作（すなわち、データ読み出し／書き込み動作）を制御する。第１メモリ制御器２６４は、例えば、バッファメモリからホストにデータが伝送されるように、そして不揮発性メモリコア２３０からバッファメモリにデータが伝送されるように第１および第２バッファメモリ２４０、２５０を同時に制御する。
第２メモリ制御器２６５はフラグ信号 Ｆ＿ＩＮＴに応答して、不揮発性メモリコア２３０に対するアクセス動作（すなわち、データ読み出し／書き込み動作）を制御する。エラー訂正およびデータ入出力部２６６はスケジューラ２６３の制御によって第１メモリ制御器２６４と不揮発性メモリコア２３０との間に伝送されるデータのエラーを訂正する。エラー訂正およびデータ入出力部２６６は、また、データおよびアドレスをそれぞれ対応するバスＡＤＤＲ、ＤＡＴＡを通じて不揮発性メモリコア２３０に出力する。ここで、不揮発性メモリコア２３０に伝送されるアドレス（ブロックおよびページアドレスを含む）はレジスタ２６２に貯蔵されたアドレスである。
この実施形態において、メモリ装置２２０のすべての構成要素は単一チップを構成するように一つの基板に形成される。すなわち、メモリ装置は単一チップである。そのような意味として本発明によるメモリ装置は“Ｏｎｅ−ＮＡＮＤフラッシュメモリ装置”と呼ばれる。Ｏｎｅ−ＮＡＮＤフラッシュメモリ装置はレジスタ２６２を設定し、設定された値によって自動に読み出し／書き込み動作を実行し、一般的なフラッシュメモリ装置で使用される周知の命令／アドレス／データマルチプレクシング入出力構造（ｃｏｍｍａｎｄ／ａｄｄｒｅｓｓ／ｄａｔａ ｍｕｌｔｉｐｌｅｘｅｄ Ｉ／Ｏ ｓｔｒｕｃｔｕｒｅ）を使用しないので、ホストインターフェース２６１の外部および内部でアドレス伝送経路とデータ伝送経路が分離している。
この実施形態において、不揮発性メモリコア２３０のメモリセルアレイは複数個のメモリブロックに区分される。各メモリブロックは、たとえ図面にはメインデータが貯蔵されるメイン領域（ｍａｉｎ ｆｉｅｌｄ）とスペアデータ（例えば、エラー訂正のためのパリティー情報）が貯蔵されるスペア領域（ｓｐａｒｅ ｆｉｅｌｄ）で構成される。
メモリセルアレイのメモリブロックは、図１３Ａに示したように、それぞれ対応するブロックアドレスによってそれぞれ選択されるであろう。また、バッファメモリ２４０、２５０は不揮発性メモリコア２３０のメインデータが貯蔵されるメイン領域と不揮発性メモリコア２３０のスペアデータが貯蔵されるスペア領域に区分される。図１３Ｂに示したように、各領域は対応するアドレスによって選択されるセクタで構成される。
例えば、図１４Ａを参照すれば、“F０００ｈ”のアドレス領域はデバイスＩＤ情報（メモリ装置のメーカ、ブロックサイズ、ページサイズなどを含む）が貯蔵されるレジスタ領域として、読み出し専用領域である。このレジスタ領域F０００ｈに貯蔵されたデータ（すなわち、デバイスＩＤ情報）はホスト２１０によってアクセスされる。“F００１ｈ”のアドレス領域はフラッシュブロックアドレスが貯蔵されるレジスタ領域であり、“ＦＯＯ２ｈ”のアドレス領域はフラッシュページアドレスが貯蔵されるレジスタ領域である。また、“F００３ｈ”のアドレス領域はバッファメモリを選択するためのバッファ選択情報が貯蔵されるレジスタ領域であり、“F００４ｈ”のアドレス領域は命令が貯蔵されるレジスタ領域である。
F００１ｈのレジスタ領域に“００００ｈ”のデータが貯蔵されれば、不揮発性メモリコア２３０のメモリセルアレイの‘０’番目のブロックが選択される。レジスタ領域F００１ｈに“０００１ｈ”のデータが貯蔵されれば、不揮発性メモリコア２３０のメモリセルアレイの‘１’番目のブロックが選択される。F００２ｈのレジスタ領域に“００００ｈ”のデータが貯蔵されれば、選択されたブロックの‘０’番目のページが選択される。F００２ｈのレジスタ領域に“０００２ｈ”のデータが貯蔵されれば、選択されたブロックの‘２’番目のページが選択される。F００３ｈのレジスタ領域に“００００ｈ”のデータが貯蔵されるとき、第１バッファメモリ２４０が選択され、F００３ｈのレジスタ領域に“０００１ｈ”のデータが貯蔵されるとき、第２バッファメモリ２５０が選択される。
この実施形態において、図１４Ｂを参照すれば、“F００４ｈ”のレジスタ領域に“００００ｈ”のデータが貯蔵されるとき、不揮発性メモリコア２３０の読み出し動作が実行される。“F００４ｈ”のレジスタ領域に“０００１ｈ”または“０００２ｈ”のデータが貯蔵されるとき、不揮発性メモリコア２３０に対するキャッシュ読み出し動作が実行される。以後説明されるように、“０００１ｈ”のキャッシュ読み出し命令が入力されれば、ビットラインをセルデータに設定する動作とともに、ページバッファからバッファメモリにデータを伝送する動作が実行される。これに反して、“０００２ｈ”のキャッシュ読み出し命令が入力されれば、ビットラインをセルデータに設定する動作なしに、ただページバッファからバッファメモリにデータを伝送する動作が実行される。
以下、“０００１ｈ”のキャッシュ読み出し命令は第１キャッシュ読み出し命令といい、“０００２ｈ”のキャッシュ読み出し命令は第２キャッシュ読み出し命令という。
“F００４ｈ”のレジスタ領域に“０００３ｈ”のデータが貯蔵されるとき、不揮発性メモリコア２３０の書き込み動作が実行され、“F００４ｈ”のレジスタ領域に“０００４ｈ”のデータが貯蔵されるとき、不揮発性メモリコア２３０の消去動作が実行される。また、“F００４ｈ”のレジスタ領域に“０００５ｈ”のデータが貯蔵されるとき、不揮発性メモリコア２３０のリセット動作が実行される。図１４Ａ乃至図１４Ｂは上述の命令語条件を示す。
図１５は本発明によるメモリシステムのキャッシュ読み出し方法を説明するための流れ図である。データ読み出し時間ｔＲの間メモリセルアレイからページバッファにデータが伝送され、これはビットラインを初期化させる段階（Ｓ１００）と、ビットラインをプリチャージ電圧にプリチャージする段階（Ｓ１２０）と、メモリセルに貯蔵されたデータをビットラインに反映させる段階（Ｓ１４０）と、ページバッファのラッチを初期化させる段階（Ｓ１６０）と、ビットライン上のデータをラッチに貯蔵する段階（Ｓ１８０）とを含む。段階（Ｓ１００）、（Ｓ１２０）、（Ｓ１４０）はメモリセルに貯蔵されたデータがビットライン上に反映されるビットライン設定区間を形成する。
バッファ伝送時間ｔＴの間ページバッファからバッファメモリにデータが伝送され（Ｓ２００）、このような動作はデータ読み出し動作の段階（Ｓ１００）、（Ｓ１２０）、（Ｓ１４０）の間実行される。データ読み出し動作が実行される間、バッファメモリからホストにデータが伝送される（Ｓ３００）。このような動作はホスト伝送時間ｔＨの間実行される。この実施形態において、ｔＲ、ｔＴおよびｔＨ時間のうちのデータ読み出し時間ｔＲが最も長く、このような理由で、残り時間ｔＴ、ｔＨはデータ読み出し時間ｔＲに隠される。
図１６は本発明によるメモリシステムのキャッシュ読み出し動作を説明するためのタイミング図である。本発明によるメモリシステムのキャッシュ読み出し動作が参照図面に基づいて以下詳細に説明される。図１６を参照すれば、ｎＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）信号がハイレベルからローレベルに遷移した後、ホスト２１０はアドレスとともにレジスタ２６２に貯蔵されるデータをメモリ装置２２０に出力する。メモリ装置２２０のレジスタ２６２は制御信号ｎＡＶＤのローからハイへの遷移に応答してアドレスＲＥＧ＿ＡＤＤＲを受け入れ、入力されたアドレスのレジスタ領域にはｎＷＥ信号のローからハイへの遷移に同期されてデータＲＥＧ＿ＤＡＴＡが貯蔵される。
例えば、図１６に示したように、“F００１ｈ”のレジスタ領域には“００００ｈ”のデータが貯蔵され、“F００２ｈ”のレジスタ領域には“００００ｈ”のデータが貯蔵される。“F００３ｈ”のレジスタ領域には“０００１ｈ”のデータが貯蔵され、“F００４ｈ”のレジスタ領域には“０００１ｈ”のデータが貯蔵される。これは第１キャッシュ読み出し命令が入力されることを意味し、その結果、‘０’番目のメモリブロックの０番のページが選択され、選択されたページのデータは第２バッファメモリ２５０に貯蔵されるであろう。レジスタ２６２がアドレスおよび命令データに設定された後、スケジューラ２６２はインタラプト信号ＩＮＴをローに活性化させる。
メモリブロックのうちの一つのメモリブロック（例えば、０番目のメモリブロック）が行デコーダ１２０によって選択され、選択されたメモリブロックのページのうちの０番目のページが行デコーダ１２０によって選択される。ビットライン対ＢＬｉｅ、ＢＬｉ０ｏ（ｉ＝０−ｎ）のうちの偶数番のビットラインＢＬｉｅが選択されると仮定しよう、すべてのビットラインＢＬｉｅ、ＢＬｉ０ｏがビットライン初期化区間Ｔ１で接地電圧に初期化された後、（図１５で、Ｓ１００）、選択されたビットラインＢＬｉｅはビットラインプリチャージ区間Ｔ２で所定のプリチャージ電圧にプリチャージされる（図１５でＳ１２０）。
その次に、ビットライン発展区間Ｔ３で選択されたビットラインＢＬｉｅには選択されたページのメモリセルのセルデータが反映される（図１５でＳ１４０）。ビットライン設定区間Ｔ１−Ｔ３が完了した後、ページバッファ１３０＿０−１３０＿ｎのラッチ１３１は列ゲート回路１４０を通じてデータバスＤＢとラッチ１３１を電気的に連結することによってラッチ初期化区間Ｔ４で初期化される（図１５でＳ１６０）。最後に、選択されたビットライン上のデータ値は感知区間Ｔ５で対応するラッチ１３１に伝達される（図１５でＳ１８０）。
ビットライン設定区間Ｔ１−Ｔ３の間ラッチ１３１に貯蔵されたデータ値は列ゲート回路１４０を通じてデータバスＤＢに伝送され、データバスＤＢに伝送されたデータはエラー訂正およびデータ入出力部２６６を通じて第１メモリ制御器２６４に伝送される。
そのように伝送されたデータは第１メモリ制御器２６４の制御によって第２バッファメモリ２５０に貯蔵される（図１５でＳ２００）。この際、第１メモリ制御器２６４はスケジューラ２６３からの命令フラグ信号ＣＭＤ＿ＦＬＡＧおよびバッファ選択信号ＢＵＦ＿ＳＥＬに応答して動作する。命令フラグ信号ＣＭＤ＿ＦＬＡＧは書き込み命令を示し、バッファ選択信号ＢＵＦ＿ＳＥＬはレジスタ２６２に貯蔵されたデータに従って第１バッファメモリ２４０を選択するように設定される。
いったん、第１キャッシュ読み出し命令が入力されれば、スケジューラ２６３の制御に応じて自動にキャッシュ読み出し動作が実行される。上述のように、ビットライン設定区間Ｔ１−Ｔ３の間ラッチ１３１に貯蔵されたデータ値はバッファ伝送時間ｔＴ０の間選択されたバッファメモリに伝送される。第１キャッシュ読み出し命令の入力によって実行された読み出し動作が終われば、すなわち、データ読み出し時間ｔＲ１が経過すれば、スケジューラ２６３はインタラプト信号ＩＮＴを再びハイに非活性化させる。ホスト２１０はインタラプト信号ＩＮＴのローからハイへの遷移に応答して次のキャッシュ読み出し動作のためのアドレスおよび命令データをレジスタ２６２に出力する。以後、現在入力されたキャッシュ読み出し命令によるメモリ装置の動作は上述のことと同一に実行されるので、それに対する説明は省略する。
図１６を参照すれば、第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１が入力された後、データ読み出し時間ｔＲ１の間不揮発性メモリコア２３０から第２バッファメモリ２５０（例えば、ＳＲＡＭ）にページデータ（メインデータおよびスペアデータを含む）が伝送される（ｔＴ０）。一番目に伝送されたページデータが無意味のデータであるので、ホスト２１０は第２バッファメモリ２５０に貯蔵されたデータを持って行かない。第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１が再入力されれば、一番目に読み出された意味あるページデータ（図１６でｔＲ１時間に読み出されたデータ）はデータ読み出し時間ｔＲ２（具体的には、ビットライン設定区間Ｔ１−Ｔ３）の間第１バッファメモリ２４０に伝送される（ｔＴ１）。
データ読み出し時間ｔＲが経過した後、第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１が再入力されれば、第１バッファメモリ２４０に貯蔵されたデータはホスト２１０の要請によって第１メモリ制御器２６４を通じてホスト２１０に伝送されるであろう（ｔＨ１）。これと同時に、二番目に読み出された意味あるページデータ（図１６でｔＲ２時間に読み出されたデータ）はデータ読み出し時間ｔＲ３（具体的には、ビットライン設定区間Ｔ１−Ｔ３）の間第２バッファメモリ２５０に伝送される（ｔＴ２）。
データ読み出し時間ｔＲが経過した後、第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１が再入力されれば、第２バッファメモリ２５０に貯蔵されたデータはホスト２１０の要請によって第１メモリ制御器２６４を通じてホスト２１０に伝送されるであろう（ｔＨ２）。これと同時に、三番目に読み出された意味あるページデータ（図１６でｔＲ３時間に読み出されたデータ）はデータ読み出し時間ｔＲ４（具体的には、ビットライン設定区間Ｔ１−Ｔ３）の間第１バッファメモリ２４０に伝送される（ｔＴ３）。
最後に、データ読み出し時間ｔＲが経過した後、第２キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ２が入力されれば、実質的なデータ感知動作は実行されない一方、４番目に読み出された意味あるページデータ（図１６でｔＲ４時間に読み出されたデータ）はバッファ伝送時間ｔＴ４の間第２バッファメモリ２５０に伝送される。これと同時に、第１バッファメモリ２４０に貯蔵されたデータはホスト２１０の要請によって第１メモリ制御器２６４を通じてホスト２１０に伝送されるであろう（ｔＨ３）。最後に読み出されたページデータ （図１６でｔＲ４時間に読み出されたページデータ）が第２バッファメモリ２５０に伝送されれば、スケジューラ２６３はインタラプト信号ＩＮＴをハイに非活性化させる。以後、ホスト２１０はバッファ伝送時間ｔＴ４が経過した後、第２バッファメモリ２５０に貯蔵されたページデータを持っていく（ｔＨ４）。
図１７から分かるように、インタラプト信号ＩＮＴは第１キャッシュ読み出し命令が入力され、データ読み出し時間ｔＲが経過した後にハイに非活性化される。ホスト２１０は非活性化されたインタラプト信号ＩＮＴに応答して第１／第２キャッシュ読み出し命令をレジスタ２６２に貯蔵する。
以上の内容から分かるように、キャッシュ読み出し動作およびデュアルバッファリングスキームを使用した本発明のメモリシステムの場合、ｎページ分量のデータを持って行くのに、（ｎ＊ｔＲ＋２ｔＨ）（ここで、ｎは２より大きい整数）の時間がかかる。キャッシュ読み出し動作およびデュアルバッファリングスキームを使用しないメモリシステムの場合、ｎページ分量のデータを持って行くのにかかる時間は（ｎ＊ｔＲ＋ｔＴ＋ｔＨ）になるであろう。したがって、本発明によるメモリシステムを利用することによって全般的な読み出し時間を縮めさせることが可能であり、その結果、メモリシステムの性能が向上することができる。
第１および第２キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１、ＣＡＣＨＥ＿ＣＭＤ２を利用するのに代えて第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１のみを利用してキャッシュ読み出し動作を実行することが可能である。例えば、図１８に示したタイミング図は５番目に入力された命令が第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１という点を除けば、図１７のタイミング図と同一である。５番目に入力された命令が第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１であるので、質的なデータ感知動作がｔＲ５時間の間実行される。このｔＲ５時間の間４番目に読み出された意味あるページデータ（図面でｔＲ４時間に読み出されたデータ）はバッファ伝送時間ｔＴ４の間第２バッファメモリ２５０に伝送される。これと同時に、第１バッファメモリ２４０に貯蔵されたデータはホスト２１０の要請によって第１メモリ制御器２６４を通じてホスト２１０に伝送されるであろう（ｔＨ３）。第１キャッシュ読み出し命令ＣＡＣＨＥ＿ＣＭＤ１が入力され、データ読み出し時間ｔＲ５が経過した後、スケジューラ２６３はインタラプト信号ＩＮＴをハイに非活性化させる。以後、ホスト２１０は第２バッファメモリ２５０に貯蔵されたページデータを持って行く（ｔＨ４）。
図１８に示したタイミング図によると、ｎページ分量のデータを持って行くのに（ｎ＋１＊ｔＲ＋ｔＨ）の時間がかかる。この時間（ｎ＋１＊ｔＲ＋ｔＨ）はこのような読み出し方式を通じて全般的な読み出し時間を縮めさせることが可能である。
本発明の実施形態は半導体装置に関する。本発明の実施形態は不揮発性メモリに関する。本発明の実施形態はフラッシュメモリに関する。本発明の実施形態はＮＡＮＤまたはＮＯＲフラッシュメモリに関する。本発明の実施形態はＯｎｅ-ＮＡＮＤフラッシュメモリに関する。本発明の実施形態は単一レベルセル（ＳＬＣ：ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌｓ）、またはマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌｓ）に適用可能である。本発明の実施形態は大容量貯蔵装置アプリケーションまたはコードメモリアプリケーションに適用可能である。
本発明の実施形態は全体伝送時間が短縮されるためにｔＲ、ｔＴ、およびｔＨのうちの少なくとも二つが重なることに関する。
本発明の実施形態はキャッシュ読み出しに関して言及しているが、 他のキャッシュ動作についてはこの分野のよく知られた通常の技術に従う。
本発明の実施形態は一つのページバッファを利用することに関して言及しているが、 他のページバッファの利用についてはこの分野のよく知られた通常の技術に従う。
本発明の実施形態は二つのバッファを利用することに関して言及しているが、他のバッファの利用についてはこの分野のよく知られた通常の技術に従う。
本発明の実施形態は一つまたは二つのキャッシュ読み出し命令に関して言及しているが、他のものなどの利用についてはこの分野のよく知られた通常の技術に従う。
本発明の実施形態で例示的な電圧と区間とを反映して説明しているが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内でこの電圧は多様に変化（言及された値を含む従来の技術と結合した値）されることができる。
本発明の実施形態で正確な電圧を反映して説明しているが、これは例をあげて説明したことに過ぎず、この電圧は多様に変化するか、固定されることができる。
本発明の実施形態で論理状態である‘ロー’と‘ハイ’を使用して説明しているが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で論理状態は変更されることができる。
本発明の実施形態でＮＭＯＳとＰＭＯＳトランジスタを使用して説明しているが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で他の回路を適用して使用することもできる。
以上では、本発明による回路の構成および動作を上述の説明および図面によって示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
ワードライン電圧Ｖｗｏｒｄ ｌｉｎｅ、読み出し電圧Ｖｒｅａｄ、およびプログラムされない（または消去された）セルとプログラムされたセルのセル電圧分布ＶｔＨとの関係を示す。 従来の技術によるページバッファの一例を示す。 従来の技術によるページバッファとページバッファの読み出し動作の一例を示す。 従来の技術によるページバッファとページバッファの読み出し動作の一例を示す。 従来の技術によるページバッファとページバッファの読み出し動作の他の例を示す。 従来の技術によるページバッファとページバッファの読み出し動作の他の例を示す。 従来の技術によるページバッファとページバッファの読み出し動作のまた他の例を示す。 従来の技術によるページバッファとページバッファの読み出し動作のまた他の例を示す。 従来の技術によるページバッファの詳細な例を示す。 本発明の一実施形態による不揮発性メモリ装置を示す。 本発明の一実施形態による不揮発性メモリ装置の読み出し動作を示すタイミング図である。 本発明の一実施形態による最後に選択されたページのデータ出力のための読み出し動作を示す。 本発明の一実施形態によるメモリシステムを示す。 本発明の一実施形態によるキャッシュ読み出し動作を示す。 本発明の一実施形態によるキャッシュ読み出し動作を示す。 本発明の他の実施形態によるメモリ装置のブロック図を示す。 本発明の一実施形態による半導体メモリ装置のメモリセルアレイのメモリブロックを示す。 本発明の一実施形態による半導体メモリ装置のメモリセルアレイのセクタを示す。 本発明の一実施形態による半導体メモリ装置のメモリセルアレイのアドレス領域を示す。 本発明の一実施形態による半導体メモリ装置のメモリセルアレイのレジスタ領域を示す。 本発明の一実施形態によるキャッシュ読み出し動作を示す流れ図である。 本発明の一実施形態によるキャッシュ読み出し動作を実行するタイミング図を示す。 本発明の一実施形態による二つの第１キャッシュ読み出し命令を利用したキャッシュ読み出し動作を実行するタイミング図を示す。 本発明の一実施形態による一つの第１キャッシュ読み出し命令を利用したキャッシュ読み出し動作を実行するタイミング図を示す。
符号の説明
１００ 不揮発性メモリ装置
１１０ メモリセルアレイ
１２０ Ｘデコーダ
１３０＿０−１３０＿ｎ ページバッファ
１３１ ラッチ
１４０ 列ゲート回路
１５０ Ｙデコーダ
１６０ 充放電回路
１７０ 制御回路

Claims (48)

  1. 半導体装置からＭ（Ｍは２より大きい整数）データを読み出す方法において、
    不揮発性メモリのセルアレイからページバッファに第１データを伝送する段階と、
    ページバッファから第１バッファに前記第１データを同時に伝送し、不揮発性メモリのセルアレイからページバッファに第２データを伝送する段階と、
    前記第１バッファからホストに前記第１データを同時に伝送し、ページバッファから第２バッファに前記第２データを伝送し、そして不揮発性メモリのセルアレイからページバッファに第３データを伝送する段階とを含み、
    前記第１データの同時伝送とは、ページバッファが単一ラッチで構成され、ビット線とページラッチ間を電気的に遮断状態で、ビット線上に読み出しデータを展開していると同時に、ページバッファからバッファ対に同時転送し、さらに他方のバッファ対から同時にホストに転送することであり、
    前記バッファ対は前記第１バッファと前記第２バッファとで構成され、前記ページバッファからは前記バッファ対の一方に同時転送し、さらに前記バッファ対の他方から同時に前記ホストに転送する
    ことを特徴とする読み出し方法。
  2. 前記第１データ、前記第２データ、および前記第３データはページデータである
    ことを特徴とする請求項１に記載の読み出し方法。
  3. 前記不揮発性メモリのセルアレイと前記ページバッファとの間の伝送はページに増加する
    ことを特徴とする請求項１に記載の読み出し方法。
  4. 前記ページバッファと前記バッファ対との間の伝送はページに増加する
    ことを特徴とする請求項１に記載の読み出し方法。
  5. 前記ページバッファからバッファ対に前記第１データを伝送する段階は前記メモリセルアレイの前記第２データのビットラインディスチャージと同時に行われる
    ことを特徴とする請求項１に記載の読み出し方法。
  6. 前記ページバッファから前記一つのバッファ対に同時に伝送する段階と前記他のバッファ対から各Ｍページのホストに同時に伝送する段階が繰り返す読み出し段階をさらに含む
    ことを特徴とする請求項１に記載の読み出し方法。
  7. 前記ページバッファから前記一つのバッファ対にデータのＭページを読み出す段階は前記ページバッファから前記一つのバッファ対にデータを伝送する段階と不揮発性メモリセルのビットラインにセルデータを設定する段階を含む
    ことを特徴とする請求項６に記載の読み出し方法。
  8. 前記ページバッファから前記一つのバッファ対にデータを読み出す段階は第１キャッシュ読み出し命令によって初期化される
    ことを特徴とする請求項６に記載の読み出し方法。
  9. 前記ページバッファから前記一つのバッファ対にデータのＭページを読み出す段階は前記ページバッファから前記一つのバッファ対にデータのＭ番目のページを伝送する段階と前記一つのバッファ対から前記他のバッファ対にデータの（Ｍ−１）番目のページのそれぞれを伝送する段階と、前記不揮発性メモリセルのビットラインをセルデータに設定する段階とを含む
    ことを特徴とする請求項６に記載の読み出し方法。
  10. 前記不揮発性メモリのセルアレイから前記ページバッファにページデータを伝送する時間は前記ページバッファから前記一つのバッファ対にページデータを伝送する時間と前記一つのバッファ対から前記ホストにページデータを伝送する時間とより長い
    ことを特徴とする請求項１に記載の読み出し方法。
  11. 前記ページバッファから前記一つのバッファ対にページデータを伝送する時間と、前記バッファ対から前記ホストにページデータを伝送する時間と、は前記不揮発性メモリのセルアレイから前記ページバッファにページデータを伝送する時間に隠されている
    ことを特徴とする請求項１に記載の読み出し方法。
  12. Ｍ（Ｍは２より大きい整数）データの貯蔵のための不揮発性メモリのセルアレイと、複数個のページバッファと、
    バッファ対と、
    前記不揮発性メモリのセルアレイから前記ページバッファに第１データを伝送し、前記ページバッファから第１バッファに前記第１データを同時伝送し、前記不揮発性メモリのセルアレイから前記ページバッファに第２データを読み出し、前記第１バッファからホストに前記第１データを同時伝送し、前記ページバッファから第２バッファに前記第２データを伝送し、前記不揮発性メモリのセルアレイから前記ページバッファに第３データを読み出すための前記不揮発性メモリのセルアレイ、前記ページバッファ、および前記バッファ対を制御するコントローラを含み、
    前記第１データの同時伝送とは、前記ページバッファが単一ラッチで構成され、ビット線とページラッチ間を電気的に遮断状態で、ビット線上に読み出しデータを展開していると同時に、前記ページバッファから前記バッファ対に同時転送し、さらに他方の前記バッファ対から同時にホストに転送することであり、
    前記バッファ対は前記第１バッファと前記第２バッファとで構成され、前記ページバッファからは前記バッファ対の一方に同時転送し、さらに前記バッファ対の他方から同時に前記ホストに転送する
    ことを特徴とする半導体装置。
  13. 前記ページバッファは単一ラッチ形態のページバッファである
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記コントローラは前記不揮発性メモリのセルアレイ、前記ページバッファ、およびホストに伝送されたＭページのそれぞれの前記バッファ対を制御する
    ことを特徴とする請求項１２に記載の半導体装置。
  15. 前記ページバッファから前記一つのバッファ対にデータのＭページを読み出すことは前記ページバッファから前記一つのバッファ対にデータのＭ番目のページを伝送することと、前記不揮発性メモリのビットラインをセルデータに設定することとを含む
    ことを特徴とする請求項１４に記載の半導体装置。
  16. 前記ページバッファから前記一つのバッファ対にデータのＭページを読み出すことは第１キャッシュ読み出し命令によって初期化される
    ことを特徴とする請求項１５に記載の半導体装置。
  17. 前記不揮発性メモリのセルアレイから前記ページバッファにページデータを伝送する時間は前記ページバッファから前記一つのバッファ対にページデータを伝送する時間と前記一つのバッファ対から前記ホストにページデータを伝送する時間より長い
    ことを特徴とする請求項１２に記載の半導体装置。
  18. 前記ページバッファから前記一つのバッファ対にページデータを伝送する時間と前記バッファ対から前記ホストにページデータを伝送する時間は前記不揮発性メモリのセルアレイから前記ページバッファにページデータを伝送する時間に隠されている
    ことを特徴とする請求項１２に記載の半導体装置。
  19. 前記バッファ対はＲＡＭである
    ことを特徴とする請求項１２に記載の半導体装置。
  20. 前記バッファ対はＳＲＡＭである
    ことを特徴とする請求項１９に記載の半導体装置。
  21. 前記不揮発性メモリのセルアレイ、ページバッファ、前記バッファ対、前記コントローラは単一チップの基板に構成される
    ことを特徴とする請求項１２に記載の半導体装置。
  22. 前記半導体装置はＯｎｅ−ＮＡＮＤフラッシュメモリ装置である
    ことを特徴とする請求項１２に記載の半導体装置。
  23. 前記不揮発性メモリのセルアレイは複数個のメモリブロックを含む
    ことを特徴とする請求項１２に記載の半導体装置。
  24. 各メモリブロックはメイン領域とスペア領域とに区分される
    ことを特徴とする請求項２３に記載の半導体装置。
  25. それぞれのバッファ対は複数個のセクタを含み、セクタの一番目はメイン領域になり、セクタの二番目はスペア領域で構成される
    ことを特徴とする請求項１２に記載の半導体装置。
  26. 請求項１２乃至請求項２４のいずれか一項に記載の半導体装置からＭ（Ｍは２より大きい整数）データのキャッシュ読み出し方法において、
    第１バッファからホストに第１データを同時伝送する段階と、ページバッファから第２バッファに第２データを伝送する段階と、不揮発性メモリのセルアレイから前記ページバッファに第３データを読み出す段階とを含む
    ことを特徴とするキャッシュ読み出し方法。
  27. 前記Ｍページのそれぞれに対する読み出し段階と同時伝送段階とを繰り返す
    ことを特徴とする請求項２６に記載のキャッシュ読み出し方法。
  28. 前記ページバッファから前記第１と第２バッファにデータのＭページキャッシュ読み出し段階は、前記ページバッファから前記第１と第２バッファにデータのＭ番目のページを伝送する段階と、前記不揮発性メモリセルのビットラインをセルデータに設定する段階と、を含む
    ことを特徴とする請求項２７に記載のキャッシュ読み出し方法。
  29. 前記ページバッファから前記第１と第２バッファにデータのＭページキャッシュ読み出し段階は第１キャッシュ読み出し命令によって初期化される
    ことを特徴とする請求項２８に記載のキャッシュ読み出し方法。
  30. 前記不揮発性メモリのセルアレイから前記ページバッファにページデータを伝送する時間は前記ページバッファから前記一つのバッファ対にページデータを伝送する時間と前記一つのバッファ対から前記ホストにページデータを伝送する時間より長い
    ことを特徴とする請求項２６に記載のキャッシュ読み出し方法。
  31. 前記ページバッファから前記一つのバッファ対にページデータを伝送する時間と前記バッファ対から前記ホストにページデータを伝送する時間は前記不揮発性メモリのセルアレイから前記ページバッファにページデータを伝送する時間に隠されている
    ことを特徴とする請求項２６に記載のキャッシュ読み出し方法。
  32. ｔＲは読み出し動作時間、ｔＴはバッファ伝送時間、およびｔＨはホスト伝送時間であるとき、半導体装置とホスト装置との間に全体伝送時間が減少するように、ｔＲ、ｔＴ、およびｔＨのうちの少なくとも二つが重複されるコントローラを含む
    ことを特徴とする請求項１２に記載の半導体装置。
  33. 不揮発性メモリアレイと単一ラッチページバッファとをさらに含み、ここで、ｔＲが前記不揮発性メモリアレイと前記単一ページバッファとの間の読み出し動作時間を示す
    ことを特徴とする請求項３２に記載の半導体装置。
  34. 不揮発性メモリアレイと二つのバッファとをさらに含み、ここで、ｔＴは単一ラッチページバッファと前記二つのバッファとの間のバッファ伝送時間を示す
    ことを特徴とする請求項３２に記載の半導体装置。
  35. もし前記データが前記半導体装置のバッファにあれば、ｔＲとｔＴは重複されて重なる
    ことを特徴とする請求項３２に記載の半導体装置。
  36. もしデータが前記半導体装置と連結されたホストにあれば、ｔＲとｔＨは重複されて重なる
    ことを特徴とする請求項３２に記載の半導体装置。
  37. もしデータが前記半導体装置のバッファと前記半導体装置と連結されたホストにあれば、ｔＲ、ｔＴ、およびｔＨは重複されて重なる
    ことを特徴とする請求項３２に記載の半導体装置。
  38. 第１メモリセルのデータでビットラインを設定する段階と、
    前記ビットライン上のデータをレジスタ内に貯蔵する段階とを含み、前記レジスタ内に貯蔵されたデータは第２メモリセルに貯蔵されたデータに前記ビットラインを設定する間データバスに伝送される
    ことを特徴とする請求項１２乃至請求項２４のいずれか一項に記載の半導体装置が備えるメモリ装置の読み出し方法。
  39. 前記設定段階の後に、そして前記貯蔵段階の前に、前記レジスタを初期化する段階をさらに含む
    ことを特徴とする請求項３８に記載の読み出し方法。
  40. スイッチ回路を通じて前記レジスタを前記データバスに電気的に連結することによって前記レジスタが初期化される
    ことを特徴とする請求項３９に記載の読み出し方法。
  41. 前記設定段階は、
    前記ビットラインを初期化する段階と、
    前記ビットラインをプリチャージ電圧にプリチャージする段階と、
    前記第１と第２メモリセルに貯蔵されたデータが前記ビットライン上に反映されるようにする段階とを含む
    ことを特徴とする請求項３８に記載の読み出し方法。
  42. 前記ビットラインの初期化動作は前記レジスタの状態がそのまま維持された状態で行われる
    ことを特徴とする請求項４１に記載の読み出し方法。
  43. 前記第１および第２メモリセルはフラッシュメモリセルを含む
    ことを特徴とする請求項３８に記載の読み出し方法。
  44. 前記レジスタは前記ビットラインと連結されるように、そして前記ビットライン上のデータを貯蔵するように構成されたラッチを含む
    ことを特徴とする請求項３８に記載の読み出し方法。
  45. 第１メモリセルのビットラインを初期化する段階と、
    前記ビットラインをプリチャージ電圧でそれぞれプリチャージする段階と、
    メモリセルに貯蔵されたデータが前記ビットライン上に反映されるようにする段階と、
    前記ビットラインにそれぞれ対応するレジスタを初期化する段階と、
    前記ビットライン上のデータを前記対応するレジスタにそれぞれ貯蔵する段階とを含み、
    前記レジスタ内に貯蔵されたデータは第２メモリセルに貯蔵されたデータで前記ビットラインを設定する初期化、プリチャージング、反映の段階を実行する間外部に出力される ことを特徴とする請求項１２乃至請求項２４のいずれか一項に記載の半導体装置が備えるメモリ装置の読み出し方法。
  46. スイッチ回路を通じて前記レジスタを前記データバスに電気的に連結することによって前記レジスタが初期化される
    ことを特徴とする請求項４５に記載の読み出し方法。
  47. 前記ビットラインの初期化動作は前記レジスタの状態がそのまま維持された状態で行われる
    ことを特徴とする請求項４５に記載の読み出し方法。
  48. 前記レジスタのそれぞれは対応するビットラインと連結されるように、そして前記対応するビットライン上のデータを貯蔵するように構成されたラッチを含む
    ことを特徴とする請求項４５に記載の読み出し方法。
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