JP2006286179A - ＯｎｅＮＡＮＤフラッシュメモリ及びそれを含んだデータ処理システム - Google Patents

Abstract

【課題】ＯｎｅＮＡＮＤフラッシュメモリ及びそれを含んだデータ処理システムを提供する。
【解決手段】制御ロジックは、同期バーストブロック読み出し動作のための不揮発性メモリコアのアドレス及び命令情報を貯蔵するように構成されたレジスタを具備し、選択されたメモリブロックのページに対するデータ読み出し動作が前記レジスタの再設定なしに前記貯蔵されたアドレス及び命令情報に応じて連続して実行されるように不揮発性メモリコアを制御し、各データ読み出し区間の間ページバッファ内のデータが第１及び第２バッファメモリに交互に伝送されるように不揮発性メモリコア及び前記第１及び第２バッファメモリを制御し、ページバッファ内のデータが第１及び第２バッファメモリに全部伝送される際インタラプト信号を非活性化させ、第１及び第２バッファメモリ内のデータが全部クロック信号に同期して外部に伝送される際、前記インタラプト信号を活性化させる。
【選択図】図３

Description

本発明は半導体メモリ装置に係り、さらに具体的には不揮発性半導体メモリ装置に関する。

半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに区別される。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップのロジック状態を設定することによって、またはダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加される間データが貯蔵されて読み出され、電源が遮断される際データは消失する。

ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は電源が遮断されてもデータを貯蔵することができる。不揮発性メモリデータ貯蔵状態は使用される製造技術に応じて永久的、または再プログラム可能になる。不揮発性半導体メモリ装置はコンピュータ、航空電子工学、通信、及び消費者電子技術産業のような広範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードの組合がはやくて、再プログラム可能な不揮発性メモリを要求するシステムで、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でも使用可能である。さらに、応用志向業務のための性能を最適化させるためにいくつかの追加的なロジック回路を含む特定メモリ構造が開発されている。

不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステムの自体的に消去及び書き込みが自由ではなく、ユーザが記憶内容を新しくするのが容易ではない。これに反して、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡がっている。特にフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）は既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置への応用に非常に有利である。フラッシュメモリのうちでもＮＡＮＤフラッシュメモリはＮＯＲフラッシュメモリに比べて集積度がかなり高い。これによって、一般的に、ＮＡＮＤ型フラッシュメモリは大容量のデータの貯蔵に使用され、ＮＯＲフラッシュメモリは少容量のブートコードのようなコードデータの貯蔵に使用される。

図１は一般的なデータ処理システムのメモリ構造を概略的に示すブロック図である。図１に示したデータ処理システム１は、例えば、モバイルフォンであり、ＮＡＮＤフラッシュメモリ２、ＮＯＲフラッシュメモリ３、ＤＲＡＭ４、及びＣＰＵ５を含む。ＮＡＮＤフラッシュメモリ２は一般データを貯蔵するために提供され、ＮＯＲフラッシュメモリ３はプログラムコードを貯蔵するために提供される。ＤＲＡＭ４はワークメモリ（ｗｏｒｋ ｍｅｍｏｒｙ）として使用される。図１に示したメモリ構造を利用したシステムは用途に応じて個別的に多様なメモリが提供されなければならないという短所を有する。すなわち、図１に示したメモリ構成はシステムの構築において費用増加の原因になる。また、ＮＡＮＤフラッシュメモリ２、ＮＯＲフラッシュメモリ３、及びＤＲＡＭ４を制御するためのメモリコントローラ５、６、７が要求されるので、システムの全般的な制御（例えば、バス構造）が複雑になる。

図１に示したメモリ構造による短所を解決するための多大な努力がなされている。このような短所を解決するための一方案として、統合メモリ構造（ｕｎｉｆｉｅｄ ｍｅｍｏｒｙ ａｒｃｈｉｔｅｃｔｕｒｅ）が提案された。提案された統合メモリ構造を有するシステム１０を概略的に示すブロック図を図２に示す。統合メモリ構造によると、ＮＯＲフラッシュメモリに貯蔵されたプログラムコードはＯｎｅＮＡＮＤフラッシュメモリに貯蔵されて使用される。図２に示したように、ＯｎｅＮＡＮＤフラッシュメモリ１１はデータを貯蔵するためのデータ領域１１ａとプログラムコードを貯蔵するためのコード領域１１ｂとを含む。統合メモリ構造の場合、ＮＯＲフラッシュメモリ及び対応するメモリコントローラを使用しなくて、統合メモリ構造を有するシステム１０は費用が節減して、かつバス構造が単純化になるという長所を有する。

統合メモリ構造を有するシステム１０において、ブートアップの際、重要なコード（ｃｒｉｔｉｃａｌ ｃｏｄｅ）はＤＲＡＭに常在させ、特定コードはシステムが要する際、よく知られたデマンドページング（ｄｅｍａｎｄ−ｐａｇｉｎｇ）機能によってＤＲＡＭ１２に伝送される。デマンドページング機能を使用する場合、可能なかぎり速い速度でＯｎｅＮＡＮＤフラッシュメモリ１１からＤＲＡＭ１２にデータが伝送されなければならない。

したがって、図２に示したような統合メモリ構造を有するシステムはＮＡＮＤフラッシュメモリ１１からＤＲＡＭ１２へのかなり速いデータ伝送速度を必要とする。

本発明の目的は、読み出し速度を向上させることができるＯｎｅＮＡＮＤフラッシュメモリを提供することにある。

上述の目的を解決するために、本発明のＯｎｅＮＡＮＤフラッシュメモリは第１及び第２バッファメモリと、各々が複数のページで構成されたメモリブロックと選択されたメモリブロックからデータを読み出すためのページバッファを含んだ不揮発性メモリコアと、前記第１及び第２バッファメモリと前記不揮発性メモリコアとを制御する制御ロジックとを含む。前記制御ロジックは同期バーストブロック読み出し動作のための前記不揮発性メモリコアのアドレス及び命令情報を貯蔵するように構成されたレジスタを具備して、前記制御ロジックは前記選択されたメモリブロックのページに対するデータ読み出し動作が前記レジスタの再設定なしに前記貯蔵されたアドレス及び命令情報に応じて連続して実行されるように前記不揮発性メモリコアを制御して、前記制御ロジックは前記各データ読み出し区間の間前記ページバッファ内のデータが前記第１及び第２バッファメモリに交互に伝送されるように前記不揮発性メモリコア及び前記第１及び第２バッファメモリを制御し、前記制御ロジックは前記ページバッファ内のデータが前記第１及び第２バッファメモリに全部伝送される際、インタラプト信号を非活性化させ、前記第１及び第２バッファメモリ内のデータが全部クロック信号に同期されて外部に伝送される際、前記インタラプト信号を活性化させる。

この実施形態において、前記アドレス及び命令情報はブロックアドレス情報、ページアドレス情報、ページ個数情報、及び読み出し命令情報を含む。

この実施形態において、前記制御ロジックはチップイネーブル信号に応答して前記１及び第２バッファメモリから出力されるデータのフェッチ時点を知らせるためのレディー信号を出力する。

この実施形態において、前記チップイネーブル信号は前記インタラプト信号の非活性化の際、活性化され、前記インタラプト信号の活性化の際、非活性化される。

この実施形態において、前記第１及び第２バッファメモリに貯蔵されたデータの初期アドレスは前記チップイネーブル信号の活性化の際に外部から前記制御ロジックへ印加される。

この実施形態において、前記制御ロジックは前記初期アドレス及び前記クロック信号に応答して前記第１及び第２バッファメモリに供給される一連のアドレスを発生するアドレス発生回路をさらに含む。

この実施形態において、前記制御ロジックは前記アドレス発生回路によって生成されたアドレスに基づいて、前記第１及び第２バッファメモリ内のすべてのデータが外部に出力されたか否かを判断する。

この実施形態において、前記制御ロジックは前記初期アドレスの入力の後に外部から印加されるアドレスに基づいて、前記第１及び第２バッファメモリ内のすべてのデータが外部に出力されたか否かを判断する。

この実施形態において、前記制御ロジックは前記不揮発性メモリコアから前記第１及び第２バッファメモリに伝送されるデータのエラーを検出して訂正するエラー訂正コード回路をさらに含む。

この実施形態において、前記エラー訂正コード回路は前記ページアドレス情報及び前記ページ個数情報によって指定されるページの各々の２ビットエラー情報を前記レジスタに累積するように構成される。

この実施形態において、前記レジスタに累積した２ビットエラー情報は外部によって参照され、２ビットエラーが生じたメモリブロックはバッドブロックとして処理される。

この実施形態において、前記エラー訂正コード回路は前記不揮発性メモリコアから前記第１及び第２バッファメモリに伝送されるデータに２ビットエラーが発生する際、前記同期バーストブロック読み出し動作を中止させ、２ビットエラーの発生を外部に知らせる。

この実施形態において、前記各データ読み出し区間は前記第１及び第２バッファメモリ内のすべてのデータが外部に伝送される区間より長い。

この実施形態において、前記各データ読み出し区間は前記第１及び第２バッファメモリ内のすべてのデータが外部に伝送される区間より短い。前記制御ロジックは前記第１及び第２バッファメモリから外部へのデータ伝送が完了した後、前記ページバッファ内のデータが前記第１及び第２バッファメモリに伝送されるように前記不揮発性メモリコア及び前記第１及び第２バッファメモリを制御する。

同期バーストブロック読み出し動作がＯｎｅＮＡＮＤフラッシュメモリによって制御されることによってＣＰＵの負担を減らすことができ、速い速度で所望する分量のデータをＤＲＡＭにロードすることが可能である。

上述の一般的な説明及び次の詳細な説明の全部は例示的であり、請求された発明の付加的な説明が提供されると理解されなければならない。

参照符号は本発明の望ましい実施形態に詳細に表示されており、その例が参照の図に表示されている。同一の参照番号が同一、または類似の部分を参照するために説明及び図面に使用される。

以下、ＯｎｅＮＡＮＤフラッシュメモリを具備したデータ処理システムが本発明の特徴及び機能を説明するための一例として使用される。しかし、この技術分野の通常の知識を有する者はここに記載した内容によって本発明の他の利点及び性能を容易に理解できるであろう。また本発明は他の実施形態を通じて実現または適用可能である。さらに、詳細な説明は本発明の範囲、技術的思想、及び他の目的から逸脱せず、観点及び応用に応じて修正、または変更が可能である。

図３は本発明によるデータ処理システムを概略的に示すブロック図である。

図３を参照すると、本発明によるデータ処理システム１００は中央処理装置ＣＰＵ１１０、ＤＭＡ１２０、第１及び第２メモリコントローラ１３０、１４０、ワークメモリとして使用されるＤＲＡＭ１５０、及びＯｎｅＮＡＮＤフラッシュメモリ１６０を含む。ＤＲＡＭ１５０及びＯｎｅＮＡＮＤフラッシュメモリ１６０は第１メモリコントローラ１３０及び第２メモリコントローラ１４０によって各々制御される。本発明によるデータ処理システム１００は統合メモリ構造を有し、図２で説明されたデマンドページング機能を支援する。ＯｎｅＮＡＮＤフラッシュメモリ１６０は統合メモリ構造に応じて一般データだけでなく、プログラムコードを貯蔵する。本発明によるデータ処理システム１００の場合、ブートアップの際、重要なコードはＤＲＡＭ１５０に常在する。また、特定コードはシステムが要する際、デマンドページング（ｄｅｍａｎｄ−ｐａｇｉｎｇ）機能によってＤＲＡＭ１５０に伝送される。特に、本発明によるデータ処理システム１００の場合、一定量のデータ（例えば、プログラムコードデータまたは／及び一般データ）はＣＰＵ１１０の関与なしにＯｎｅＮＡＮＤフラッシュメモリ１６０からＤＲＡＭ１５０にロードし、これは以後詳細に説明する。

図４は図３に示したＯｎｅＮＡＮＤフラッシュメモリを概略的に示すブロック図である。

図４を参照すると、ＯｎｅＮＡＮＤフラッシュメモリ１６０はメモリコントローラ１４０の制御に応じてデータ読み出し／書き込み動作を実行する。ＯｎｅＮＡＮＤフラッシュメモリ１６０は不揮発性メモリコア（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｃｏｒｅ）１６１、第１バッファメモリ１６２、第２バッファメモリ１６３、及び制御ロジック１６４を含む。不揮発性メモリコア１６１は不揮発性メモリセルアレイ２１０とページバッファ２２０とを含み、制御ロジック１６４によって制御される。第１及び第２バッファメモリ１６２、１６３の各々は個別的に読み出し／書き込み動作を実行するように制御ロジック１６４によって、そしてメモリコントローラ１４０によって制御され、不揮発性メモリコアから出力されるデータ（または不揮発性メモリコア１６１に貯蔵されるデータ）を一時貯蔵するのに使用される。例示的な実施形態において、第１及び第２バッファメモリ１６２、１６３はＳＲＡＭで構成される。他の例として、第１及び第２バッファメモリ１６２、１６３はＤＲＡＭで構成される。

制御ロジック１６４はレジスタ１６４ａ、ＥＣＣ回路１６４ｂ、及びアドレス発生回路１６４ｃを含む。レジスタ１６４ａはメモリコントローラ１４０から提供されるアドレス及び命令情報を貯蔵するのに使用される。レジスタ１６４ａに貯蔵されるデータは不揮発性メモリコア２１０のブロックアドレス、ページアドレス、ページ個数、及び読み出し／書き込み／消去命令を含む。初期ページアドレスとしてページアドレス及びページ個数によって読み出されたデータ量が決められる。すなわち、メモリブロックのすべてのデータを読み出そうとする場合、１番目のページを指定するためのページアドレス及びメモリブロックを構成するページの数を示すページ個数がレジスタ１６４ａに貯蔵される。ＥＣＣ回路１６４ｂは不揮発性メモリコア１６１からバッファメモリ１６２／１６３にデータが伝送される際、１ビットエラーを訂正するのに使用される。本発明の場合、不揮発性メモリコア１６１からバッファメモリ１６２／１６３にデータが伝送される間２ビットエラーを含むページデータが検出される場合、データ伝送動作は中止する。この際、読み出し動作が失敗したことを示す情報が制御ロジック１６４の制御下にレジスタ１６４ａに貯蔵される。レジスタ１６４ａに貯蔵された情報はメモリコントローラ１４０によって参照され、２ビットエラーが発生したページを含んだメモリブロックはバッドブロックとして処理される。または、ページデータが不揮発性メモリコア１６０からバッファメモリに伝送される際、２ビットエラーが検出される場合、ＥＣＣ回路１６４ｂは２ビットエラーが生じたページ情報及び２ビットエラー回数をレジスタ１６４ａ内に累積させる。累積した２ビットエラー情報はバッファメモリのデータの次にメモリコントローラ１４０に伝送される。同様に、２ビットエラー情報に応じて２ビットエラーが生ずるメモリブロックはバッドブロックとして処理される。

続いて、図４を参照すると、バッファメモリ１６２／１６３に貯蔵されたデータをフェッチする際、メモリコントローラ１４０はフェッチするデータの初期アドレスをＯｎｅＮＡＮＤフラッシュメモリ１６０に出力する。ＯｎｅＮＡＮＤフラッシュメモリ１６０のアドレス発生回路１６４ｃは入力された初期アドレスを使用して次のアドレスを自動的に生成する。アドレス発生回路１６４ｃによって生成されたアドレスはバッファメモリ１６２／１６３に印加される。制御ロジック１６４はアドレス発生回路１６４ｃから生成されるアドレスが最終アドレスであるか否かを検出する。制御ロジック１６４は検出結果によって不揮発性メモリコア１６１及びバッファメモリ１６２、１６３の動作を制御して、これは以後詳細に説明する。

いったんレジスタ１６４ａにアドレス及び命令情報が貯蔵されれば、制御ロジック１６４ｃはＣＰＵ１１０の関与なしに決められた分量のデータ（例えば、不揮発性メモリコア２１０の任意のメモリブロックのすべてのデータまたはメモリブロックの一部データ）をクロック信号ＣＬＫに同期してメモリコントローラ１４０に出力する。以下、このような読み出し動作を“同期バーストブロック読み出し動作”と称する。

図５は図４に示した不揮発性メモリコアを示すブロック図である。

図５を参照すると、本発明の不揮発性メモリ装置１００はメモリセルアレイ２１０を含み、メモリセルアレイ２１０は複数個のＮＡＮＤストリング（図示しない）を含む。各ＮＡＮＤストリングは、周知のように、ストリング選択トランジスタ、接地選択トランジスタ、及び選択トランジスタの間に直列連結されたメモリセルトランジスタで構成される。各ＮＡＮＤストリングのトランジスタは動作モードに応じて行デコーダ回路２３０によって制御される。ＮＡＮＤストリングはビットラインに各々電気的に連結される。この実施形態において、ビットラインは対で構成される。図において、例えば、一対のビットラインは“ＢＬ０ｅ”及び“ＢＬ０ｏ”として表記している。ビットライン対（ＢＬ０ｅ、ＢＬ０ｏ）−（ＢＬｎｅ、ＢＬｎｏ）にはページバッファ２２０_０〜２２０＿ｎが各々連結されている。ページバッファ２２０_０はラッチ２２１、ＮＭＯＳトランジスタＴＲ１−ＴＲ７、及びＰＭＯＳトランジスタＴＲ８を含み、図のように連結されている。ページバッファ２２０＿０はプログラムされるデータを貯蔵、または読み出されたデータを貯蔵するのに使用される一種のレジスタとして動作する。トランジスタＴＲ１、ＴＲ２は読み出し動作のビットライン初期化区間でビットラインＢＬｉｅ、ＢＬｉｏ（ｉ＝０−ｎ）を接地電圧に初期化するのに、そして読み出し動作の残りの区間で非選択されたビットラインを接地電圧として設定するのに使用される。トランジスタＴＲ３、ＴＲ４は選択されたビットラインをＮＤ１ノードに電気的に連結するのに、そして非選択されたビットラインをＮＤ１ノードから電気的に絶縁させるのに使用される。ＰＭＯＳトランジスタＴＲ８はＮＤ１ノードを充電するのに使用され、ＮＭＯＳトランジスタＴＲ６、ＴＲ７はＮＤ１ノードのロジック状態をラッチ２２１に伝達するのに使用される。残りのページバッファ２２０_１−２２０＿ｎの各々は上述のページバッファ２２０＿０と同一に構成される。

列ゲート回路（ｃｏｌｕｍｎ ｇａｔｅ ｃｉｒｃｕｉｔ）２４０は列デコーダ２５０からの選択信号ＹＡ０−ＹＡｎ、ＹＢに応答してページバッファ２２０＿０−２２０＿ｎのうち一部を選択して、選択されたページバッファをデータバスＤＢに電気的に連結する。図面には１つのデータラインだけが示されている。しかし、列ゲート回路２４０がより多いデータラインとページバッファ２２０＿０−２２０＿ｎとを連結するように構成されることができることはこの分野の通常の知識を習得した者などに自明である。充放電回路（ｃｈａｒｇｅ ａｎｄ ｄｉｓｃｈａｒｇｅ ｃｉｒｃｕｉｔ）２６０は制御信号ＰＲＥＣＨＧに応答してデータバスＤＢを電源電圧に充電して、制御信号ＤＩＳＣＨＧに応答してデータバスＤＢを接地電圧に放電する。上述の構成要素２１０〜２６０は制御ロジック１６４により制御され、これは以下詳細に説明する。

図６は図５に示した不揮発性メモリコアの読み出し動作を説明するためのタイミング図である。本発明による不揮発性メモリコアの読み出し動作はビットライン初期化区間（ｂｉｔ ｌｉｎｅ ｒｅｓｅｔ ｐｅｒｉｏｄ）Ｔ１、ビットラインプリチャージ区間（ｂｉｔ ｌｉｎｅ ｐｒｅ−ｃｈａｒｇｅ ｐｅｒｉｏｄ）Ｔ２、ビットライン発展区間（ｂｉｔ ｌｉｎｅ ｄｅｖｅｌｏｐ ｐｅｒｉｏｄ）Ｔ３、ラッチ初期化区間（ｌａｔｃｈ ｒｅｓｅｔ ｐｅｒｉｏｄ）Ｔ４、及び感知区間（ｓｅｎｓｅ ｐｅｒｉｏｄ）Ｔ５で構成される。ページバッファ２２０＿ｉ（ｉ＝０−ｎ）が制御ロジック１６４によって同一に制御されるので、１つのページバッファ２２０_０の動作のみが説明されるであろう。ページバッファ２２０＿０に連結されたビットラインＢＬ０ｅ、ＢＬ０ｏにおいて、ビットラインＢＬ０ｅが選択されてビットラインＢＬ０ｏが非選択されると仮定すれば、図６に示したように、選択されたワードラインには読み出し動作Ｔ１〜Ｔ５の間、０Ｖの電圧が印加される一方、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及び非選択されたワードラインには区間Ｔ２〜Ｔ４の間読み出し電圧Ｖｒｅａｄが印加される。

まず、ビットライン初期化区間Ｔ１では制御信号ＬＶＢＬｅ、ＬＶＢＬｏ、ＬＢＬＳＨＦｅ、ＬＢＬＳＨＦｏがハイで活性化され、制御信号ＬＰＬＯＡＤはハイで非活性化される。制御信号ＬＶＢＬｅ、ＬＶＢＬｏ、ＬＢＬＳＨＦｅ、ＬＢＬＳＨＦｏがハイで活性化されることに従って、ビットラインＢＬ０ｅ、ＢＬ０ｏは接地電圧０Ｖを有する電源ラインＶＩＲＰＷＲに電気的に連結され、その結果、ビットラインＢＬ０ｅ、ＢＬ０ｏは接地電圧に初期化される。特に、ビットライン初期化区間Ｔ１で制御信号ＬＢＬＳＬＴはローレベルに維持され、その結果、ラッチ２２１は初期化されない。

ビットラインＢＬ０ｅ、ＢＬ０ｏが初期化された後、ビットラインプリチャージ区間Ｔ２では選択されたビットラインＢＬ０ｅが所定のプリチャージ電圧（例えば、１．２Ｖ）にプリチャージされる。具体的に説明すれば、制御信号ＬＶＢＬｅ、ＬＢＬＳＨＦｏがローになることによって、選択されたビットラインＢＬ０ｅは電源ラインＶＩＲＰＷＲと電気的に絶縁され、非選択されたビットラインＢＬ０ｏはＮＤ１ノードと電気的に絶縁される。Ｔ２区間で制御信号ＬＶＢＬｏがハイレベルに維持されるので、非選択されたビットラインＢＬ０ｏは接地電圧を有する電源ラインＶＩＲＰＷＲと電気的に連結される。これと同時に、制御信号ＬＰＬＯＡＤがローに活性化されることによって、ＰＭＯＳトランジスタＴＲ８がターンオンされる。ターンオンされたトランジスタＴＲ８から供給される電流はＮＭＯＳトランジスタＴＲ３を通じて選択されたビットラインＢＬ０ｅに伝達される。この際、制御信号ＬＢＬＳＨＦｅラインには、図６に示したように、２．０Ｖの電圧が供給されるので、ビットラインＢＬ０ｅは２．０Ｖ−Ｖｔｈ（ＶｔｈはＴＲ３のスレッショルド電圧）の電圧（例えば、約１．２Ｖ）にプリチャージされる。

その次に、ビットライン発展区間Ｔ３には選択されたメモリセルの状態（すなわち、プログラム状態または消去状態）に応じて選択されたビットラインＢＬ０ｅの電圧がプリチャージ電圧に維持されるか接地電圧に向けて低くなる。この際、選択されたビットラインＢＬ０ｅはフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。さらに具体的に説明すれば、制御信号ＬＢＬＳＨＦｅが接地電圧のローレベルに変化することによってＮＭＯＳトランジスタＴＲ３はターンオフされる。したがって、選択されたビットラインＢＬ０ｅはＮＤ１ノードと電気的に絶縁される。この際、選択されたメモリセルが消去状態（またはオン状態）になれば、選択されたビットラインのプリチャージ電圧はオン状態のメモリセルを通じて接地電圧に放電し始める。これに反して、選択されたメモリセルがプログラム状態（またはオフ状態）になれば、選択されたビットラインのプリチャージ電圧はそのまま維持される。

この実施形態において、上述の区間Ｔ１〜Ｔ３はメモリセルに貯蔵されたセルデータをビットライン上に設定する区間（以下、“ビットライン設定区間”と称する）を構成する。

ビットライン設定区間Ｔ１〜Ｔ３が完了した後、ラッチ初期化区間Ｔ４にはページバッファ２２０＿０のラッチ２２１が初期化される。ラッチ２２１の初期化は列ゲート回路２４０を通じてＮＤ２ノード（またはラッチ）をデータバスＤＢに電気的に連結することで行われる。図６から分かるように、列ゲート回路２４０に印加される選択信号ＹＡ０−ＹＡｎ、ＹＢは同時にハイに活性化される。この際、制御信号ＤＩＳＣＨＧはハイになり、その結果、データバスＤＢは接地電圧になる。結果的に、充放電回路２６０のＮＭＯＳトランジスタＴＲ１４を通じてデータバスＤＢを接地させた状態で、ＮＤ２ノード（またはラッチ）は列ゲート回路２４０を通じてデータバスＤＢに電気的に連結される。すなわち、ラッチ２２１が初期化される。

最後に、感知区間Ｔ５では選択されたビットラインＢＬ０ｅ上に反映されたセルデータがラッチ２２１に貯蔵される。このために、制御信号ＬＰＬＯＡＤはハイに非活性化され、制御信号ＬＢＬＳＨＦｅラインには約１．２の電圧が印加される。このような状態で選択されたビットラインＢＬ０ｅにオン状態のメモリセル（または消去状態のメモリセル）が連結される場合、ＮＤ１ノードの電源電圧はオン状態のメモリセルを通じて接地電圧に放電する。これに反して、選択されたビットラインＢＬ０ｅにオフ状態のメモリセル（またはプログラム状態のメモリセル）が連結される場合、ＮＤ１ノードの電源電圧はそのまま維持される。なぜならば、ＮＭＯＳトランジスタＴＲ３（Ｖｇ＝１．２Ｖ、Ｖｓ＝１．２Ｖ、Ｖｄ＝Ｖｃｃ）がシャットオフされるためである。前者の場合、ＮＭＯＳトランジスタＴＲ６はターンオフされる一方、後者の場合、ＮＭＯＳトランジスタＴＲ６はターンオンされる。このような条件で制御信号ＬＣＨがパルス形態で活性化されることによって、前者の場合、ラッチ２２１のＮＤ３ノードはＮＭＯＳトランジスタＴＲ６、ＴＲ７を通じて接地電圧に連結される。後者の場合、ＮＤ３ノードは初期化された状態（例えば、ハイレベル）に維持される。

本発明による不揮発性メモリコアの場合、上述の区間Ｔ１〜Ｔ５の中区間Ｔ１〜Ｔ３（またはビットライン設定区間）の間ページバッファ２２０_０−２２０＿ｎのラッチ２２１に貯蔵されたデータは列ゲート回路２４０を通じてデータバスＤＢに所定単位で順に伝達される。ここで、データ伝送単位はデータ入出力構造に応じて多様に可変することができることはこの分野の通常の知識を習得した者などに自明である。言い替えれば、ページバッファ２２０＿０−２２０＿ｎのラッチ２２１に貯蔵されたデータはビットライン設定区間Ｔ１〜Ｔ３の間データバスＤＢ上に伝達される。これは、図６に示したように、選択信号ＹＢがハイレベルに維持された状態で選択信号ＹＡ０−ＹＡｎを順に活性化させて達成されることができる。選択信号ＹＡ０−ＹＡｎが各々活性化される区間の間にデータバスＤＢが電源電圧に充電され、これは充放電回路２６０のＰＭＯＳトランジスタＴＲ１３を充電区間ごとに活性化させることで達成される。

以上の説明から分かるように、ページバッファ２２０＿０−２２０＿ｎに貯蔵されたデータはビットライン設定区間Ｔ１〜Ｔ３の間データバスに伝達され、データバスに伝達されたデータはバッファメモリ１６２、１６３のうちいずれか１つに出力される。１ページ（または行）のメモリセルに貯蔵されたページデータが他のページのビットライン設定区間Ｔ１〜Ｔ３の間外部に出力されるので、連続的な読み出し動作にかかる時間を短縮するのが可能になる。この実施形態において、１番目の読み出し動作の間出力されるページデータはゴミデータになり、２番目の読み出し動作の間出力されるデータは１番目の読み出し動作で感知されたページデータである。

本発明によるＯｎｅＮＡＮＤフラッシュメモリの読み出し動作において、図４を参照すれば、メモリセルアレイ２１０からページバッファ２２０にページデータを移すのに必要な時間（以下、“読み出し動作時間”と称する）は“ｔＲ”時間に表記して、不揮発性メモリコア１６１（またはページバッファ）からバッファメモリ１６２／１６３にページデータを移すのに必要な時間（以下、“バッファ伝送時間”と称する）は“ｔＴ”時間に表記して、バッファメモリ１６２／１６３からメモリコントローラ１４０にページデータを移すのに必要な時間（以下、“ホスト伝送時間”と称する）は“ｔＨ”時間に表記する。

このような条件によって図７Ａを参照すると、制御ロジック１６４の制御に応じて読み出し動作のビットライン設定区間Ｔ１〜Ｔ３（または読み出し動作時間ｔＲ）の間不揮発性メモリコア１６１から第１バッファメモリ１６２にページデータが伝送され（ｔＴ）、読み出し動作の全区間Ｔ１−Ｔ５（または読み出し動作時間ｔＲ）の間第２バッファメモリ１６３からメモリコントローラ１４０にページデータが伝送される。このような読み出し動作は以下“キャッシュ読み出し動作”と称する。同様に、図７Ｂを参照すると、制御ロジック１６４の制御に応じて読み出し動作のビットライン設定区間Ｔ１−Ｔ３の間不揮発性メモリコア１６１から第２バッファメモリ１６３にページデータが伝送され（ｔＴ）、読み出し動作の全区間Ｔ１〜Ｔ５（または読み出し動作時間ｔＲ）の間第１バッファメモリ１６２からメモリコントローラ１４０にページデータが伝送される（ｔＨ）。連続的な読み出し動作が実行される場合、メモリコントローラ１４０がバッファメモリからページデータをフェッチするのにかかるホスト伝送時間ｔＨは読み出し動作時間ｔＲによって隠される。または、読み出し動作時間ｔＲはホスト伝送時間ｔＨによって隠される。

図８は本発明によるメモリコントローラ１４０とＯｎｅＮＡＮＤフラッシュメモリ１６０との間の制御信号を示す図であり、図９は本発明によるデータ処理システムの同期バーストブロック読み出し動作を説明するためのタイミング図である。本発明によるデータ処理システムのキャッシュ読み出し動作が参照の図に基づいて以下詳細に説明される。

本発明によるシステムにおいて、ＯｎｅＮＡＮＤフラッシュメモリ１６０に貯蔵されたデータを読み出すために、まず制御ロジック１６４内のレジスタ１６４ａにアドレス及び命令情報が貯蔵される。いったんアドレス及び命令情報がレジスタ１６４ａに貯蔵されれば、不揮発性メモリコア１６１で読み出されたデータはＣＰＵ１１０の介入なしに制御ロジック１６４の制御下に第１及び第２バッファメモリ１６２、１６３に交互に貯蔵される。メモリコントローラ１４０が第１及び第２バッファメモリ１６２、１６３に貯蔵されたデータフェッチする際、バッファメモリの初期アドレス及び読み出し命令が制御ロジック１６４に提供される。いったんバッファメモリの初期アドレス及び読み出し命令が制御ロジック１６４に提供されれば、追加的なアドレスの提供なしにバッファメモリ１６２／１６３からメモリコントローラ１４０に自動的にデータが伝送される。このような条件に応じて実行される同期バーストブロック読み出し動作を説明すれば、次のようになる。

ＣＰＵ１１０によって要求されるデータ（例えば、プログラムコード）がＤＲＡＭ１５０にない場合、デマンド−ペイジング方式に応じて要求されるデータがＤＭＡ１２０の制御下にＯｎｅＮＡＮＤフラッシュメモリ１６０からＤＲＡＭ１５０にロードされる。ＣＰＵ１１０はただＤＭＡ１２０に要求されるデータを要請する。以後、ＣＰＵ１１０は要求されるデータがＤＲＡＭ１５０にロードされるまでどのような介入もしない。いったんデータ要請が行われれば、ＤＭＡ１２０は要求されるデータが読み出されるようにメモリコントローラ１４０を制御する。これは以下詳細に説明される。

図９を参照すると、同期バーストブロック読み出し動作を実行するため、まず、メモリコントローラ１４０はｎＣＥ信号をハイレベルからローレベルに遷移させ、その次に、ブロックアドレスＢＡ、ページアドレスＰＡ、ページ個数データ＃ＯＦ ＰＡＧＥ、及び命令ＣＭＤを順にＯｎｅＮＡＮＤフラッシュメモリ１６０に出力する。メモリコントローラ１４０から伝送されたブロックアドレスＢＡ、ページアドレスＰＡ、ページ個数データ＃ＯＦ ＰＡＧＥ、及び命令ＣＭＤはＯｎｅＮＡＮＤフラッシュメモリ１６０のレジスタ１６４ａに貯蔵される。いったんレジスタ１６４ａがアドレス及び命令データとして設定されれば、制御ロジック１６４はインタラプト信号ＩＮＴをローに活性化させる。以後、制御ロジック１６４の制御に応じて同期バーストブロック読み出し動作が実行される。レジスタ１６４ａに設定されたブロック及びページアドレスは不揮発性メモリコア１６１に出力され、制御ロジック１６４は不揮発性メモリコア１６１のキャッシュ読み出し動作を制御する。不揮発性メモリコア１６１のキャッシュ読み出し動作を説明すれば、次のようになる。

メモリブロックのうち１つのメモリブロック（例えば、０番目のメモリブロック）が行デコーダ２３０によって選択され、選択されたメモリブロックのページのうち任意の（例えば、０番目のページ）が行デコーダ２３０により選択される。ビットライン対ＢＬｉｅ、ＢＬｉｏ（ｉ＝０−ｎ）のうち偶数番目のビットラインＢＬｉｅが選択されると仮定すれば、すべてのビットラインＢＬｉｅ、ＢＬｉｏがビットライン初期化区間Ｔ１で接地電圧に初期化された後、選択されたビットラインＢＬｉｅはビットラインプリチャージ区間Ｔ２で所定のプリチャージ電圧にプリチャージされる。その次に、ビットライン発展区間Ｔ３で選択されたビットラインＢＬｉｅには選択されたページのメモリセルのセルデータが反映される。ビットライン設定区間Ｔ１〜Ｔ３が完了した後、ページバッファ２２０＿０−２２０＿ｎのラッチ２２１は列ゲート回路２４０を通じてデータバスＤＢとラッチ２２１とを電気的に連結することによって、ラッチ初期化区間Ｔ４で初期化される。最後に、選択されたビットライン上のデータ値は感知区間Ｔ５で対応するラッチ２２１に伝達される。ビットライン設定区間Ｔ１−Ｔ３の間ラッチ２２１に貯蔵されたデータ値は列ゲート回路２４０を通じてデータバスＤＢに伝送され、データバスＤＢに伝送されたデータは制御ロジック１６４の制御下に第２バッファメモリ１６３に貯蔵される。この際、第２バッファメモリ１６３に伝達されたデータは無効なデータである。

上述のように、ビットライン設定区間Ｔ１〜Ｔ３の間ラッチ２２１に貯蔵されたデータ値はバッファ伝送時間ｔＴ０の間選択されたバッファメモリ（例えば、第２バッファメモリ）に伝送される。０番目のページに対する読み出し動作が完了すれば、すなわち、データ読み出し時間ｔＲ１が経過すれば、制御ロジック１６４は次のページのデータが読み出されるように不揮発性メモリコア１６１を制御する。図９に示したように、次のページのデータはレジスタ１６４ａの再設定なしに制御ロジック１６４の制御に応じて自動的に実行される。これはインタラプト信号ＩＮＴが続いてローレベルに維持されることを意味する。同様に、次のページに対するデータ読み出し時間のうちビットライン設定区間Ｔ１〜Ｔ３の間ラッチ２２１に貯蔵されたデータ値（ｔＲ１区間の間読み出された０番目のページデータ）は列ゲート回路２４０を通じてデータバスＤＢに伝送され、データバスＤＢに伝送されたデータは制御ロジック１６４の制御下に第１バッファメモリ１６２（図９では‘Ｓ１’に表記する）に貯蔵される。

いったん第１バッファメモリ１６２へのデータローディングが完了すれば（すなわち、ｔＴ１時間の後に）、制御ロジック１６４はインタラプト信号ＩＮＴをハイに非活性化させる。一実施形態において、制御ロジック１６４はページデータを出力するに必要なクロック信号（例えば、ｎＲＥ信号のトグリング数）を計算することによって、不揮発性メモリコア１６１から第１バッファメモリ１６２にデータローディングが完了したか否かを判断することができる。メモリコントローラ１４０はインターラプト信号ＩＮＴのローからハイへの遷移に応答してｎＣＥ信号をハイレベルからローレベルに遷移させる。また、メモリコントローラ１４０はｎＣＥ信号のハイからローへの遷移とともに第１バッファメモリ１６２の初期アドレスをＯｎｅＮＡＮＤフラッシュメモリ１６０に出力する。ｎＣＥ信号がハイレベルからローレベルに遷移する際、制御ロジック１６４はｎＣＥ信号のハイからローへの遷移に応答してＲＤＹ信号をハイレベルに遷移させる。制御ロジック１６４のアドレス発生回路１６４ｃは入力された初期アドレスをクロック信号ＣＬＫに同期して順に増加させる。アドレス発生回路１６４ｃによって生成されるアドレスは第１バッファメモリ１６２に印加される。第１バッファメモリ１６２は連続して入力されるアドレスに対応するデータを出力して、メモリコントローラ１４０はＲＤＹ信号のハイ−レベル遷移の際、クロック信号ＣＬＫに同期して出力される第１バッファメモリ１６２からのデータを持って行く。これはメモリコントローラ１４０がＯｎｅＮＡＮＤフラッシュメモリ１６０から提供されるＲＤＹ信号のみを参照してデータを持って行くことを意味する。

続いて、制御ロジック１６４は第１バッファメモリ１６２に貯蔵されたすべてのデータがメモリコントローラ１４０に伝送されたか否かを判断して、判別結果によってインタラプト信号ＩＮＴを制御する。例えば、制御ロジック１６４はアドレス発生回路１６４ｃで生成されるアドレスが第１バッファメモリ１６２の最後のアドレスであるか否かを検出する。もしアドレス発生回路１６４ｃで生成されるアドレスが第１バッファメモリ１６２の最後のアドレスでなければ、制御ロジック１６４はインタラプト信号ＩＮＴが続いてハイレベルに維持されるようにする。これは第１バッファメモリ１６２のすべてのデータがメモリコントローラ１４０に伝送されないことを意味する。もしアドレス発生回路１６４ｃで生成されるアドレスが第１バッファメモリ１６２の最後のアドレスであれば、制御ロジック１６４はインタラプト信号ＩＮＴがハイレベルからローレベルに遷移されるようにする。これは第１バッファメモリ１６２のすべてのデータがメモリコントローラ１４０に伝送されたことを意味する。すなわち、第１バッファメモリ１６２に貯蔵されたデータはｔＨ１区間の間メモリコントローラ１４０に全部伝送される。第１バッファメモリ１６２のすべてのデータがメモリコントローラ１４０に伝送されれば、制御ロジック１６４はインタラプト信号ＩＮＴをハイレベルからローレベルに遷移させる。メモリコントローラ１４０はインターラプト信号ＩＮＴのハイからローへの遷移に応答してｎＣＥ信号をハイに非活性化させる。ＲＤＹ信号はｎＣＥ信号のローからハイへの遷移の際、高インピーダンス状態になる。

ｔＲ２区間で読み出されたデータが第２バッファメモリ１６３に伝送されるバッファ伝送時間ｔＴ２が経過すれば、上述のように、インタラプト信号ＩＮＴがハイレベルになる。インタラプト信号ＩＮＴのハイレベル遷移の際、ｎＣＥ信号はメモリコントローラ１４０によってハイレベルからローレベルに遷移する。ＲＤＹ信号はｎＣＥ信号のローレベル遷移によって高インピーダンス状態からハイレベルになる。以後、上述と同一の方式に応じて第２バッファメモリ１６３に貯蔵されたデータはクロック信号ＣＬＫに同期してメモリコントローラ１４０に伝送される。以後、選択されたメモリブロックの残りのページのデータは上述と同一の方式でメモリコントローラ１４０に伝送されるので、それに対する説明は省略する。

図９において、ｎＣＥ信号の非活性化区間の間システムバスはＣＰＵによって使われることができる。すなわち、バス使用効率を向上することができる。

図９から分かるように、いったん一定量のデータ（例えば、任意のメモリブロックに貯蔵されたすべてのデータ）を読み出すためにレジスタ１６４ａが設定されれば、同期バーストブロック読み出し動作または不揮発性メモリコア１６０のキャッシュ読み出し動作はＣＰＵ１１０の関与なしに、そしてレジスタ１６４ａの再設定なしに制御ロジック１６４の制御に応じて自動的に実行される。言い替えれば、メモリコントローラ１４０はただアドレス及び命令情報をＯｎｅＮＡＮＤフラッシュメモリ１６０に伝送した後、いかなる介入もなしにバッファメモリにデータが貯蔵されたことを示すＲＤＹ信号のみを参照して所望する量のデータを持って行く。したがって、同期バーストブロック読み出し動作のすべての段階がＯｎｅＮＡＮＤフラッシュメモリ１６０によって実行されるので、ＣＰＵの負担を減らすのが可能である。

図１０は図９に示したＲＤＹ信号の変化を説明するためのタイミング図である。

図１０を参照すれば、ＲＤＹ信号はｎＣＥ信号がハイレベルからローレベルに遷移される際、高インピーダンス状態（ｈｉｇｈ−ｉｍｐｅｄａｎｃｅ ｓｔａｔｅ:Ｈｉ−Ｚ）からハイレベルに遷移する。ＲＤＹ信号はクロック信号ＣＬＫの一サイクルの後にすなわち、クロック信号ＣＬＫの（ｎ＋２）番目のサイクルでローレベルに遷移する。または、ＲＤＹ信号は、点線に示したように、ｎＣＥ信号のローレベル遷移の際、ローレベルになることができる。ＲＤＹ信号はローレベル遷移の以後、決められた時間の後にハイレベルになる。メモリコントローラ１４０はｎＣＥ信号のローレベル遷移の以後決められた時点（例えば、（ｎ＋５）番目のまたは（ｎ＋６）番目のサイクル）でＲＤＹ信号のハイレベルを検出する。決められた時点でＲＤＹ信号のハイレベルが検出されれば、メモリコントローラ１４０はクロック信号ＣＬＫに同期して出力されるデータを持って行く。以上の説明から分かるように、ＲＤＹ信号はメモリコントローラ１４０がバッファメモリから読み出されたデータを持って行く時点を示す表示信号として使用される。

データがＯｎｅＮＡＮＤフラッシュメモリ１６０からメモリコントローラ１４０に伝送されるｔＨ時間がｔＲより長い場合、第１／第２バッファメモリに貯蔵されたデータがメモリコントローラ１４０に伝送される前に第１／第２バッファメモリに不揮発性メモリコア１６１からの新しいデータが書き込まれることができる。これを防止するため、本発明によるＯｎｅＮＡＮＤフラッシュメモリ１６０はデータ読み出し動作ｔＲまたはバッファ伝送動作ｔＴを適切に制御する。例えば、図１１を参照すると、制御ロジック１６４はデータ読み出し動作ｔＲ４及びバッファ伝送動作ｔＴ３がホスト伝送時間ｔＨ１の経過の後に実行されるように不揮発性メモリコア１６１及びバッファメモリ１６２、１６３を制御する。第１バッファメモリ１６２（図１１でＳ１として表記する）に貯蔵されたデータがメモリコントローラ１４０に全部伝送されない状態でデータ読み出し動作ｔＲ４及びバッファ伝送動作ｔＴ３が実行されれば、すべてのデータがメモリコントローラ１４０に伝送されない第１バッファメモリ１６２には新しいデータが書き込まれるようになる。そのような理由で、第１バッファメモリ１６２に貯蔵される次のページデータ（ｔＲ３区間で読み出されたページデータ）は以前ページデータ（ｔＲ１区間で読み出されたページデータ）が第１バッファメモリ１６２からメモリコントローラ１４０に伝送された後に第１バッファメモリ１６２に伝送されなければならない。同様に、第２バッファメモリ１６３に対するバッファ伝送動作も第１バッファメモリ１６２に対するバッファ伝送動作と同一の条件で実行されなければならない。

本発明による同期バーストブロック読み出し動作において、バッファメモリに貯蔵されたすべてのデータがメモリコントローラに伝送されたか否かはアドレス発生回路１６４ｃで生成されるアドレスを参照して判断される。しかし、判別方法が多様に変更されることができることはこの分野の通常の知識を習得した者などに自明である。例えば、第１バッファメモリに貯蔵されたデータを持って行くためにメモリコントローラ１４０はＯｎｅＮＡＮＤフラッシュメモリ１６０に初期アドレスを提供する。この初期アドレスは、上述のように、クロック信号ＣＬＫに同期してアドレス発生回路１６４ｃによって順に増加する。すべてのデータが伝送される前に、メモリコントローラ１４０はｎＣＥ信号をハイに非活性化させる。ｎＣＥ信号がハイに非活性化されることによって、アドレス発生回路１６４ｃの動作は、クロック信号ＣＬＫが供給されても中止する。以後、メモリコントローラ１４０は、図９の点線に表示したように、最終アドレスがアドレス生成回路１６４ｃによって生成される時間に最終アドレスをＯｎｅＮＡＮＤフラッシュメモリ１６０に提供する。制御ロジック１６４はそのように提供されたアドレスを基準にして次のデータ読み出し動作及びバッファ伝送動作を制御することができる。以後の同期バーストブロック読み出し動作またはキャッシュ読み出し動作は上述と同一に実行される。

本発明によるＯｎｅＮＡＮＤフラッシュメモリ１６０はマルチページプログラム方式を支援する。マルチページプログラミングとは、異なっているメモリプランに存在する同一の行のページが同時にプログラムされることを意味する。マルチページプログラミングに応じてプログラムされたフェーズはプログラミングと同一の手順に読み出されなければならない。例えば、図１２Ａに示したように、２つのメモリプランＭＰ０、ＭＰ１の同一の行に属するページが同時にプログラムされると仮定すれば、マルチページプログラム方式に応じて同時にプログラムされた同一の行のページは、図１２Ａに示したように、点線に表記した方式で読み出される。すなわち、異なっているメモリプランに属して、同時にプログラムされたページが連続して読み出される。このように読み出されたページデータはバッファメモリに各々伝達される。同様に、図１２Ｂに示したように、３つまたはそれより多いメモリプランが存在しても、マルチページプログラム方式に応じてプログラムされたページは図１２Ａで説明したことと同一の方式で読み出されるであろう。もしマルチページプログラム方式によってプログラム動作が実行されなければ、図１２Ｃに示したように、任意のメモリプランにあるページが順に読み出される。

メモリコントローラ１４０とＯｎｅＮＡＮＤフラッシュメモリ１６０とは、図８に示したように、アドレス及びデータラインが分離したデマルチプレクシング方式で通信する。しかし、本発明がここに限らないことはこの分野の通常の知識を習得した者などに自明である。例えば、メモリコントローラ１４０とＯｎｅＮＡＮＤフラッシュメモリ１６０とがアドレス及びデータラインが共通で使用されるマルチプレクシング方式で通信するように構成されることができる。

本発明の範囲または技術的思想を逸脱しない範囲内で本発明の構造が多様に修正、または変更されることができることは、この分野の通常の知識を持つ者などに自明である。上述の内容を考慮して見る際、もし本発明の修正及び変更が請求項及び同等物の範疇内に属したら、本発明がこの発明の変更及び修正を含むと見なされる。

一般的なデータ処理システムのメモリ構造を概略的に示すブロック図である。 統合メモリ構造を有するシステムを概略的に示すブロック図である。 本発明によるデータ処理システムを概略的に示すブロック図である。 図３に示したＯｎｅＮＡＮＤフラッシュメモリを概略的に示すブロック図である。 図４に示した不揮発性メモリコアを示すブロック図である。 図５に示した不揮発性メモリコアの読み出し動作を説明するためのタイミング図である。 図７Ａは本発明による同期バーストブロック読み出し動作によるデータ伝送経路を示す図である。 図７Ｂは本発明による同期バーストブロック読み出し動作によるデータ伝送経路を示す図である。 本発明によるメモリコントローラとＯｎｅＮＡＮＤフラッシュメモリと間の制御信号を示す図である。 本発明によるデータ処理システムの同期バーストブロック読み出し動作を説明するためのタイミング図である。 図９に示したＲＤＹ信号の変化を説明するためのタイミング図である。 本発明の他の実施形態によるデータ処理システムの同期バーストブロック読み出し動作を説明するためのタイミング図である。 マルチページプログラム方式を利用したＯｎｅＮＡＮＤフラッシュメモリのキャッシュ読み出し動作を説明するための図である。 マルチページプログラム方式を利用したＯｎｅＮＡＮＤフラッシュメモリのキャッシュ読み出し動作を説明するための図である。 マルチページプログラム方式を利用したＯｎｅＮＡＮＤフラッシュメモリのキャッシュ読み出し動作を説明するための図である。

符号の説明

１００ データ処理システム
１１０ ＣＰＵ
１２０ ＤＭＡ
１３０、１４０ メモリコントローラ
１５０ ＤＲＡＭ
１６０ ＯｎｅＮＡＮＤフラッシュメモリ

Claims (24)

1. 第１及び第２バッファメモリと、
   各々が複数のページで構成されたメモリブロックと選択されたメモリブロックからデータを読み出すためのページバッファを含む不揮発性メモリコアと、
   前記第１及び第２バッファメモリと前記不揮発性メモリコアを制御する制御ロジックとを含み、
   前記制御ロジックは同期バーストブロック読み出し動作のための前記不揮発性メモリコアのアドレス及び命令情報を貯蔵するように構成されたレジスタを具備し、
   前記制御ロジックは前記選択されたメモリブロックのページに対するデータ読み出し動作が前記レジスタの再設定なしに前記貯蔵されたアドレス及び命令情報に応じて連続して実行されるように前記不揮発性メモリコアを制御し、
   前記制御ロジックは前記各データ読み出し区間の間前記ページバッファ内のデータが前記第１及び第２バッファメモリに交互に伝送されるように前記不揮発性メモリコア及び前記第１及び第２バッファメモリを制御し、
   前記制御ロジックは前記ページバッファ内のデータが前記第１及び第２バッファメモリに全部伝送される際、インタラプト信号を非活性化させ、前記第１及び第２バッファメモリ内のデータが全部クロック信号に同期して外部に伝送される際、前記インタラプト信号を活性化させることを特徴とするフラッシュメモリ。
2. 前記アドレス及び命令情報はブロックアドレス情報、ページアドレス情報、ページ個数情報、及び読み出し命令情報を含むことを特徴とする請求項１に記載のフラッシュメモリ。
3. 前記制御ロジックはチップイネーブル信号に応答して前記第１及び第２バッファメモリから出力されるデータのフェッチ時点を知らせるためのレディー信号を出力することを特徴とする請求項１に記載のフラッシュメモリ。
4. 前記チップイネーブル信号は前記インタラプト信号の非活性化の際活性化され、前記インタラプト信号の活性化の際非活性化されることを特徴とする請求項３に記載のフラッシュメモリ。
5. 前記第１及び第２バッファメモリに貯蔵されたデータの初期アドレスは前記チップイネーブル信号の活性化の際に外部から前記制御ロジックに印加されることを特徴とする請求項３に記載のフラッシュメモリ。
6. 前記制御ロジックは前記初期アドレス及び前記クロック信号に応答して前記第１及び第２バッファメモリに供給される一連のアドレスを発生するアドレス発生回路をさらに含むことを特徴とする請求項５に記載のフラッシュメモリ。
7. 前記制御ロジックは前記アドレス発生回路によって生成されたアドレスに基づいて、前記第１及び第２バッファメモリ内のすべてのデータが外部に出力されたか否かを判断することを特徴とする請求項６に記載のフラッシュメモリ。
8. 前記制御ロジックは前記不揮発性メモリコアから前記第１及び第２バッファメモリに伝送されるデータのエラーを検出して訂正するエラー訂正コード回路をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ。
9. 前記エラー訂正コード回路は前記ページアドレス情報及び前記ページ個数情報によって指定されるページの各々の２ビットエラー情報を前記レジスタに累積させるように構成されることを特徴とする請求項８に記載のフラッシュメモリ。
10. 前記レジスタに累積した２ビットエラー情報は外部によって参照され、２ビットエラーが生じたメモリブロックはバッドブロックとして処理されることを特徴とする請求項９に記載のフラッシュメモリ。
11. 前記エラー訂正コード回路は前記不揮発性メモリコアから前記第１及び第２バッファメモリに伝送されるデータに２ビットエラーが発生する際、前記同期バーストブロック読み出し動作を中止させ、２ビットエラーの発生を外部に知らせることを特徴とする請求項８に記載のフラッシュメモリ。
12. 前記フラッシュメモリはＯｎｅＮＡＮＤフラッシュメモリであることを特徴とする請求項１に記載のフラッシュメモリ。
13. 前記各データ読み出し区間は前記第１及び第２バッファメモリ内のすべてのデータが外部に伝送される区間より長いことを特徴とする請求項１に記載のフラッシュメモリ。
14. 前記各データ読み出し区間は前記第１及び第２バッファメモリ内のすべてのデータが外部に伝送される区間より短いことを特徴とする請求項１に記載のフラッシュメモリ。
15. 前記制御ロジックは前記第１及び２バッファメモリから外部へのデータ伝送が完了した後、前記ページバッファ内のデータが前記第１及び第２バッファメモリに貯蔵されるように前記不揮発性メモリコア及び前記第１及び第２バッファメモリを制御することを特徴とする請求項１４に記載のフラッシュメモリ。
16. 少なくとも１つのプロセッサと、
    第１コントローラによって制御される第１メモリと、
    第２コントローラによって制御される第２メモリとを含み、
    前記第２メモリは、
    第１及び第２バッファメモリと、
    複数のページを有するメモリブロックと選択されたメモリブロックからデータを読み出すためのページバッファを含むメモリコアと、
    前記メモリコアのアドレス及び命令情報を貯蔵するためのレジスタを有する制御ロジックと含み、
    前記制御ロジックは前記選択されたメモリブロックのデータ読み出し区間が前記貯蔵されたアドレス及び命令情報に応じて実行されるように前記メモリコアを制御し、
    前記ページバッファ内のデータが前記データ読み出し区間の間前記第１及び第２バッファメモリに伝送されるように前記第１及び第２バッファメモリと前記メモリコアとを制御し、
    前記ページバッファ内のすべてのデータが前記第１及び第２バッファメモリのうち少なくとも１つに伝送される際インタラプト信号を非活性化させ、
    前記第１及び第２バッファメモリのうちの少なくとも１つのすべてのデータが前記第１メモリに伝送される際、前記インタラプト信号を活性化させることを特徴とするデータ処理システム。
17. 制御ユニットにおいて、
    読み出し動作の間メモリコアのアドレス及び命令情報を貯蔵するレジスタを含み、
    前記制御ユニットは選択されたメモリブロックのデータ読み出し区間が前記貯蔵されたアドレス及び命令情報に応じて実行されるようにメモリコアを制御し、ページバッファ内のデータが前記データ読み出し区間の間第１及び第２バッファメモリに伝送されるように前記第１及び第２バッファメモリと前記メモリコアとを制御し、前記ページバッファ内の全てのデータが前記第１及び第２バッファメモリのうち少なくとも１つに伝送される際インタラプト信号を非活性化させ、前記第１及び第２バッファメモリのうち少なくとも１つのすべてのデータが外部装置に伝送される際、前記インタラプト信号を活性化させることを特徴とする制御ユニット。
18. メモリを制御する方法において、
    メモリコアのアドレス及び命令情報を貯蔵し、
    前記貯蔵されたアドレス及び命令情報に応じて選択されたメモリブロックのデータ読み出し動作を実行し、
    前記データ読み出し区間の間前記第１及び第２バッファメモリのうち少なくとも１つにページバッファ内のデータを伝送し、
    前記ページバッファ内のすべてのデータが前記第１及び第２バッファメモリのうち１つに伝送される際インタラプト信号を非活性化させるか、前記第１及び第２バッファメモリのうち少なくとも１つのすべてのデータが外部装置に伝送される際前記インタラプト信号を活性化させることを特徴とする方法。
19. データ処理システムにおいて、
    少なくとも１つのプロセッサと、
    請求項１に記載された前記メモリとを含むことを特徴とするデータ処理システム。
20. 第１及び第２メモリと、
    複数のページを有するメモリブロックと選択されたメモリブロックからデータを読み出すためのページバッファを含むメモリコアと、
    制御ユニットとを含み、
    前記制御ユニットは請求項１７に記載された前記制御ユニットであるメモリ。
21. データ処理システムにおいて、
    少なくとも１つのプロセッサと、
    第１コントローラによって制御される第１メモリと、
    第２コントローラによって制御される第２メモリとを含み、
    前記第２メモリは請求項２０に記載された前記メモリであることを特徴とするデータ処理システム。
22. 請求項１８に記載された方法を実行することを特徴とする制御ユニット。
23. 第１及び第２バッファメモリと、
    複数のページを有するメモリブロックと選択されたメモリブロックからデータを読み出すためのページバッファを含むメモリコアと、
    制御ユニットとを含み、
    前記制御ユニットは請求項２２に記載された制御ユニットであるメモリ。
24. データ処理システムにおいて、
    少なくとも１つのプロセッサと、
    第１コントローラによって制御される少なくとも１つの第１メモリと、
    第２コントローラによって制御される第２メモリとを含み、
    前記第２メモリは請求項２３に記載された前記メモリであることを特徴とするデータ処理システム。

Images