JP2820462B2 - データ列発生装置 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Dram (AREA)
- Time-Division Multiplex Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は高速のデジタルデータ列を発生することので
きるデータ・ジェネレータに関する。
きるデータ・ジェネレータに関する。
従来、ワードジェネレータ等、デジタルデータ列を高
速で発生する装置は概略、第３図に示すような構成をと
っている。メモリ403には出力したい所望のデータ列が
書き込まれていて、アドレスカウンタ401からのアドレ
ス指定に応じて、対応するアドレスのデータを順次出力
する。アドレス指定は予め設定されたファーストアドレ
スからラストアドレスまでの間でクロック信号fCLKに同
期して行われ、これによってメモリのファーストアドレ
スとラストアドレスとの間に書き込まれた対応するデー
タ列が出力されることになる。アドレスカウンタ401の
発生するアドレスがラストアドレスに達したかどうかの
判断はアドレスコンパレータ402によって行われる。ア
ドレスカウンタの発生するアドレスがラストアドレスに
達したところでデータ列の出力動作を止めるか、または
再度ファーストアドレスにもどってファーストアドレス
とラストアドレスとの間のデータ列を繰り返し出力する
か、あるいは、別にカウンタ（不図示）を設けておい
て、ファーストアドレスとラストアドレスとの間のデー
タ列を予め設定した回数だけ繰り返すといったさまざま
なデータ列出力様式の選択が可能である。さらに、ある
回数の繰り返しが終了したところで、ファーストアドレ
ス、ラストアドレスを書き換えて別のデータ列を出力す
るようにしたり、この書き換えに条件判断を加えて、あ
る条件が成立した時としない時とでそれぞれ別個のファ
ーストアドレス、ラストアドレスを用意して条件によっ
てさらに別のデータ列を出力させることもできる。しか
しながら、これらの方法はいずれの場合もメモリの動作
速度による制限によって高速化できないという難点を有
していた。
速で発生する装置は概略、第３図に示すような構成をと
っている。メモリ403には出力したい所望のデータ列が
書き込まれていて、アドレスカウンタ401からのアドレ
ス指定に応じて、対応するアドレスのデータを順次出力
する。アドレス指定は予め設定されたファーストアドレ
スからラストアドレスまでの間でクロック信号fCLKに同
期して行われ、これによってメモリのファーストアドレ
スとラストアドレスとの間に書き込まれた対応するデー
タ列が出力されることになる。アドレスカウンタ401の
発生するアドレスがラストアドレスに達したかどうかの
判断はアドレスコンパレータ402によって行われる。ア
ドレスカウンタの発生するアドレスがラストアドレスに
達したところでデータ列の出力動作を止めるか、または
再度ファーストアドレスにもどってファーストアドレス
とラストアドレスとの間のデータ列を繰り返し出力する
か、あるいは、別にカウンタ（不図示）を設けておい
て、ファーストアドレスとラストアドレスとの間のデー
タ列を予め設定した回数だけ繰り返すといったさまざま
なデータ列出力様式の選択が可能である。さらに、ある
回数の繰り返しが終了したところで、ファーストアドレ
ス、ラストアドレスを書き換えて別のデータ列を出力す
るようにしたり、この書き換えに条件判断を加えて、あ
る条件が成立した時としない時とでそれぞれ別個のファ
ーストアドレス、ラストアドレスを用意して条件によっ
てさらに別のデータ列を出力させることもできる。しか
しながら、これらの方法はいずれの場合もメモリの動作
速度による制限によって高速化できないという難点を有
していた。
そこで従来は第４図に示すような構成をとることでメ
モリの動作速度以上の高速データ列を発生させていた。
この構成では、クロック信号fCLKはｎ分周器505（ｎは
自然数）によって周波数が1/nとなってアドレスカウン
タ401に印加される。アドレスカウンタ401の発生するア
ドレスはバンクをｎ個並列に並べて構成されたメモリ
群、即ちバンクメモリ501のアドレスを指定する。アド
レス１つに対してｎ個のメモリが同時に指定されること
になる。各バンクの出力はｎ個から成るラッチ502のそ
れぞれ対応するラッチにｎ分周器505の出力fCLK/nに同
期してラッチされる。これらｎ個のラッチの各出力はマ
ルチプレクサ503によって時系列的に順次選択されて出
力され、これによってメモリ速度のｎ倍の速さでデータ
列を出力することができる。
モリの動作速度以上の高速データ列を発生させていた。
この構成では、クロック信号fCLKはｎ分周器505（ｎは
自然数）によって周波数が1/nとなってアドレスカウン
タ401に印加される。アドレスカウンタ401の発生するア
ドレスはバンクをｎ個並列に並べて構成されたメモリ
群、即ちバンクメモリ501のアドレスを指定する。アド
レス１つに対してｎ個のメモリが同時に指定されること
になる。各バンクの出力はｎ個から成るラッチ502のそ
れぞれ対応するラッチにｎ分周器505の出力fCLK/nに同
期してラッチされる。これらｎ個のラッチの各出力はマ
ルチプレクサ503によって時系列的に順次選択されて出
力され、これによってメモリ速度のｎ倍の速さでデータ
列を出力することができる。
しかしながらこの方式においては、ｎが固定されてい
るため、扱うデータの数がｎの倍数でなければならず、
ｎを大きくするほどメモリ速度に対して、より高速なデ
ータ列発生が可能となる反面、ｎの倍数という特定の個
数のデータしか発生できないというデータ数の制限は一
層扱いにくいものとなる。
るため、扱うデータの数がｎの倍数でなければならず、
ｎを大きくするほどメモリ速度に対して、より高速なデ
ータ列発生が可能となる反面、ｎの倍数という特定の個
数のデータしか発生できないというデータ数の制限は一
層扱いにくいものとなる。
従来では、データの数がｎの倍数でない場合は、余分
なデータ、意味のないデータを加えてデータ数をｎの倍
数にしたり、また、繰り返しデータ列を出力する場合に
は、データ列を意図的に何周期分かをファーストアドレ
スとラストアドレスとの間に書き込んでおくなどして、
全体のデータ数をｎの倍数にするなどして制限を逃れて
いた。しかし、余分なデータが、利用可能なメモリ容量
の制限から必ずしも加えられない場合や、何周期分かを
書き込むことでメモリ利用の無駄が生じたりして使いに
くいものとなり、アプリケーション上、ｎの倍数という
制限は大きな問題であった。
なデータ、意味のないデータを加えてデータ数をｎの倍
数にしたり、また、繰り返しデータ列を出力する場合に
は、データ列を意図的に何周期分かをファーストアドレ
スとラストアドレスとの間に書き込んでおくなどして、
全体のデータ数をｎの倍数にするなどして制限を逃れて
いた。しかし、余分なデータが、利用可能なメモリ容量
の制限から必ずしも加えられない場合や、何周期分かを
書き込むことでメモリ利用の無駄が生じたりして使いに
くいものとなり、アプリケーション上、ｎの倍数という
制限は大きな問題であった。
また、条件ジャンプなど、ある条件を判断しその成
立、不成立に応じて異なったアドレスのデータを発生さ
せるような場合も、このｎの倍数という制限が生じる。
すなわち、ある判断すべき条件がアドレスカウンタとは
無関係の未知のタイミングで発生する時などでも、実際
のジャンプはデータがｎの倍数まで進んだところで行わ
れるので、余分な待ち時間、及び長さ不定の待ち時間が
条件と実際のジャンプとの間で必要となる。
立、不成立に応じて異なったアドレスのデータを発生さ
せるような場合も、このｎの倍数という制限が生じる。
すなわち、ある判断すべき条件がアドレスカウンタとは
無関係の未知のタイミングで発生する時などでも、実際
のジャンプはデータがｎの倍数まで進んだところで行わ
れるので、余分な待ち時間、及び長さ不定の待ち時間が
条件と実際のジャンプとの間で必要となる。
本発明はデータ数に関する制限のない高速パルス列を
発生することの出来る装置を提供することを目的とす
る。
発生することの出来る装置を提供することを目的とす
る。
本発明の一実施例によれば、アドレスカウンタ、アド
レスコンパレータ等を備えた第１、第２アドレス発生手
段の２つが備えられ、該両アドレス発生手段はスイッチ
手段によって選択的に与えられる、クロック信号をｎ分
周した信号に応答してそれぞれ所定のアドレス間のアド
レスを出力する。第１アドレス発生手段の出力はｎ個の
バンクから成る主メモリ手段の前記各バンクの一方の入
力Ａポートに接続され、第２アドレス発生手段の出力は
他方の入力Ｂポートに接続される。主メモリ手段はデュ
アルポートメモリで構成される。これにより各バンクは
それぞれの入力のアドレス信号に関連するデータをそれ
ぞれ出力する。各バンクのＡポート入力に関連するデー
タ出力は第２マルチプレクサ手段によってクロック信号
に応答して時系列的に順次選択され、Ｂポート入力に関
連するデータ出力は第３マルチプレクサ手段によってク
ロック信号に応答して時系列的に順次選択される。第
２、第３マルチプレクサ手段の出力は第４マルチプレク
サ手段によって選択出力され、所望のデータ列が出力さ
れる。第４マルチプレクサ手段はスイッチ手段と同時に
切り換えられて、Ａポート系のデータ列出力、あるいは
Ｂポート系のデータ列出力のいずれかを選択することに
なる。
レスコンパレータ等を備えた第１、第２アドレス発生手
段の２つが備えられ、該両アドレス発生手段はスイッチ
手段によって選択的に与えられる、クロック信号をｎ分
周した信号に応答してそれぞれ所定のアドレス間のアド
レスを出力する。第１アドレス発生手段の出力はｎ個の
バンクから成る主メモリ手段の前記各バンクの一方の入
力Ａポートに接続され、第２アドレス発生手段の出力は
他方の入力Ｂポートに接続される。主メモリ手段はデュ
アルポートメモリで構成される。これにより各バンクは
それぞれの入力のアドレス信号に関連するデータをそれ
ぞれ出力する。各バンクのＡポート入力に関連するデー
タ出力は第２マルチプレクサ手段によってクロック信号
に応答して時系列的に順次選択され、Ｂポート入力に関
連するデータ出力は第３マルチプレクサ手段によってク
ロック信号に応答して時系列的に順次選択される。第
２、第３マルチプレクサ手段の出力は第４マルチプレク
サ手段によって選択出力され、所望のデータ列が出力さ
れる。第４マルチプレクサ手段はスイッチ手段と同時に
切り換えられて、Ａポート系のデータ列出力、あるいは
Ｂポート系のデータ列出力のいずれかを選択することに
なる。
本発明の別の実施例によれば、クロック信号をｎ分周
した出力信号に応答して所定のアドレス間のアドレスを
発生するアドレス発生手段と、ｎ個のバンクから成り各
バンクがアドレス発生手段の出力に接続されて入力アド
レス信号に関連するデータを出力する第１メモリ手段
と、各バンクのデータ出力をクロック信号に応答して時
系列的に順次選択する第１マルチプレクサ手段と、ｎ個
のバンクから成り各バンクには所定のデータが予め記憶
されている第２メモリ手段と、第２メモリ手段の出力信
号をクロック信号に応答して時系列的に順次選択出力す
る第２マルチプレクサ手段と、第１マルチプレクサ手段
及び第２マルチプレクサ手段の出力を選択して出力する
第３マルチプレクサ手段とが備えられたデータ列発生装
置が提供される。
した出力信号に応答して所定のアドレス間のアドレスを
発生するアドレス発生手段と、ｎ個のバンクから成り各
バンクがアドレス発生手段の出力に接続されて入力アド
レス信号に関連するデータを出力する第１メモリ手段
と、各バンクのデータ出力をクロック信号に応答して時
系列的に順次選択する第１マルチプレクサ手段と、ｎ個
のバンクから成り各バンクには所定のデータが予め記憶
されている第２メモリ手段と、第２メモリ手段の出力信
号をクロック信号に応答して時系列的に順次選択出力す
る第２マルチプレクサ手段と、第１マルチプレクサ手段
及び第２マルチプレクサ手段の出力を選択して出力する
第３マルチプレクサ手段とが備えられたデータ列発生装
置が提供される。
本装置では、ジャンプ発生時に出力したいデータの最
初のｎ個分が予め第２メモリ手段に入れられていて、ｎ
＋１番目以降のデータは第１メモリ手段内に入れられて
おり、実際のジャンプが行われるときは必ず第２メモリ
手段を経由して行われるようにしている。
初のｎ個分が予め第２メモリ手段に入れられていて、ｎ
＋１番目以降のデータは第１メモリ手段内に入れられて
おり、実際のジャンプが行われるときは必ず第２メモリ
手段を経由して行われるようにしている。
第１図に本発明の一実施例を示す。アドレスジェネレ
ータ103、104にはそれぞれ第３図に示されたアドレスカ
ウンタ、アドレスコンパレータが備えられていて、前述
と同様の動作をする。アドレスジェネレータ103、104に
はそれぞれマルチプレクサ102によってアドレスデータ
部101のアドレスデータ（ファーストアドレス、ラスト
アドレス等）が選択的に入力され、またSW1を介してク
ロック信号fCLKのｎ分周器111によるｎ分周出力fCLK/n
が選択的に入力される。主メモリ105はｎ個のデュアル
ポート（バンク）メモリから成り、各メモリのＡ入力ポ
ートはアドレスジェネレータ103の出力に接続され、Ｂ
入力ポートはアドレスジェネレータ104の出力に接続さ
れる。各メモリのＡ出力ポートはｎビットラッチ106の
それぞれ対応するビットに接続され、Ｂ出力ポートはｎ
ビットラッチ107のそれぞれ対応するビットに接続され
る。ラッチ動作はクロック信号fCLKのｎ分周器112によ
るｎ分周出力fCLK/nに同期して行われる。ラッチ106の
各ビット出力はマルチプレクサ108によってその１つが
時系列的に順次選択されてマルチプレクサ110の１入力
に接続され、ラッチ107の各ビット出力はマルチプレク
サ109によってその１つが時系列的に順次選択されてマ
ルチプレクサ110の他入力に接続される。これらマルチ
プレクサ108、109の出力はマルチプレクサ110によって
そのどちらかが選択されて所望のパルス列が出力される
ことになる。マルチプレクサ102、110、及びスイッチSW
1の切り換えは同時に行われ、またこれらの切り換えと
同時に、タイミングを司るｎ分周器111、112とｎカウン
タ113のリセットも行われる。
ータ103、104にはそれぞれ第３図に示されたアドレスカ
ウンタ、アドレスコンパレータが備えられていて、前述
と同様の動作をする。アドレスジェネレータ103、104に
はそれぞれマルチプレクサ102によってアドレスデータ
部101のアドレスデータ（ファーストアドレス、ラスト
アドレス等）が選択的に入力され、またSW1を介してク
ロック信号fCLKのｎ分周器111によるｎ分周出力fCLK/n
が選択的に入力される。主メモリ105はｎ個のデュアル
ポート（バンク）メモリから成り、各メモリのＡ入力ポ
ートはアドレスジェネレータ103の出力に接続され、Ｂ
入力ポートはアドレスジェネレータ104の出力に接続さ
れる。各メモリのＡ出力ポートはｎビットラッチ106の
それぞれ対応するビットに接続され、Ｂ出力ポートはｎ
ビットラッチ107のそれぞれ対応するビットに接続され
る。ラッチ動作はクロック信号fCLKのｎ分周器112によ
るｎ分周出力fCLK/nに同期して行われる。ラッチ106の
各ビット出力はマルチプレクサ108によってその１つが
時系列的に順次選択されてマルチプレクサ110の１入力
に接続され、ラッチ107の各ビット出力はマルチプレク
サ109によってその１つが時系列的に順次選択されてマ
ルチプレクサ110の他入力に接続される。これらマルチ
プレクサ108、109の出力はマルチプレクサ110によって
そのどちらかが選択されて所望のパルス列が出力される
ことになる。マルチプレクサ102、110、及びスイッチSW
1の切り換えは同時に行われ、またこれらの切り換えと
同時に、タイミングを司るｎ分周器111、112とｎカウン
タ113のリセットも行われる。
以下に本装置の動作について詳細に説明する。
まず、バンクの境目とは無関係に条件ジャンプを行う
場合について述べる。通常はマルチプレクサ102、110、
及びスイッチSW1ともアドレスジェネレータ103及びポー
トＡの系を選ぶようにしておき、この系のみを使用す
る。この時の動作は第４図に示す構成に関して述べたの
と同様である。
場合について述べる。通常はマルチプレクサ102、110、
及びスイッチSW1ともアドレスジェネレータ103及びポー
トＡの系を選ぶようにしておき、この系のみを使用す
る。この時の動作は第４図に示す構成に関して述べたの
と同様である。
条件ジャンプを行う時は、ジャンプ先のアドレスをア
ドレスジェネレータ104に予め入れておく。条件の成立
しない場合は通常と同じくアドレスジェネレータ103の
みでアドレスを発生して、ポートＡの系のデータを順次
出力し、アドレスジェネレータ104及びポートＢの系は
使用しない。条件が成立した場合は、アドレスジェネレ
ータ104にマルチプレクサ102を、ポートＢの系にマルチ
プレクサ110をそれぞれ切り換えると同時に、ｎ分周器1
11の出力をスイッチ１（SW1）を切り換えてアドレスジ
ェネレータ104に接続する。この時、マルチプレクサ10
8、109はそれぞれリセットされる。これにより、パルス
列出力動作はアドレスジェネレータ104及びポートＢの
系に移り、その後はこの系を通常動作用として連続使用
し、アドレスジェネレータ103及びポートＡの系を次の
条件ジャンプ用とする。
ドレスジェネレータ104に予め入れておく。条件の成立
しない場合は通常と同じくアドレスジェネレータ103の
みでアドレスを発生して、ポートＡの系のデータを順次
出力し、アドレスジェネレータ104及びポートＢの系は
使用しない。条件が成立した場合は、アドレスジェネレ
ータ104にマルチプレクサ102を、ポートＢの系にマルチ
プレクサ110をそれぞれ切り換えると同時に、ｎ分周器1
11の出力をスイッチ１（SW1）を切り換えてアドレスジ
ェネレータ104に接続する。この時、マルチプレクサ10
8、109はそれぞれリセットされる。これにより、パルス
列出力動作はアドレスジェネレータ104及びポートＢの
系に移り、その後はこの系を通常動作用として連続使用
し、アドレスジェネレータ103及びポートＡの系を次の
条件ジャンプ用とする。
このようにして、メモリ105のバンク動作とは無関係
のタイミングで、全く別のアドレスに対応したデータの
出力が可能となる。
のタイミングで、全く別のアドレスに対応したデータの
出力が可能となる。
ここで、主メモリ105にはデュアルポートメモリを使
用する必要がある。デュアルポートメモリでない場合、
メモリに与えるアドレスだけを切り換えたのでは、確か
にアドレスジェネレーションのジャンプ動作は高速化で
きるが、それに対応したデータを出力するには、やはり
メモリのアドレスアクセスタイムだけ待ってからラッチ
せねばならない。結局、バンクの境目まで待つのと同等
の時間が必要となり、任意タイミングでのジャンプは出
来なくなってしまう。
用する必要がある。デュアルポートメモリでない場合、
メモリに与えるアドレスだけを切り換えたのでは、確か
にアドレスジェネレーションのジャンプ動作は高速化で
きるが、それに対応したデータを出力するには、やはり
メモリのアドレスアクセスタイムだけ待ってからラッチ
せねばならない。結局、バンクの境目まで待つのと同等
の時間が必要となり、任意タイミングでのジャンプは出
来なくなってしまう。
デュアルポートメモリを使用すると、予め次のアドレ
スを動作していない方のポートに用意しておくことで、
アクセスタイムの問題は解決できる。即ち、ジャンプを
行う時にはラッチにもう次のデータが用意されているの
で待ち時間は必要ないことになる。
スを動作していない方のポートに用意しておくことで、
アクセスタイムの問題は解決できる。即ち、ジャンプを
行う時にはラッチにもう次のデータが用意されているの
で待ち時間は必要ないことになる。
次にｎの倍数でない任意数Ｎのデータを出力する場合
について述べる。
について述べる。
Ｎをｎで割った商をｋ、余りをｍとすると、 Ｎ＝ｎ・ｋ＋ｍ この場合、アドレスカウンタはｋカウントして、１つ
のアドレスに対し、ｎ個のデータが有効となるから、ｎ
・ｋ個のデータが出力される。この次のバンクｎ個のう
ち、ｍ番目まで行ったところで条件ジャンプが発生した
と考えれば、前述したような動作で次のアドレスへと進
むことができる。すなわち、条件ジャンプを命じる信号
の代わりに、Ｎ個のデータを出した後を知らせる信号で
ジャンプという動作を行うことで、任意数Ｎのデータ列
を発生させることができる。
のアドレスに対し、ｎ個のデータが有効となるから、ｎ
・ｋ個のデータが出力される。この次のバンクｎ個のう
ち、ｍ番目まで行ったところで条件ジャンプが発生した
と考えれば、前述したような動作で次のアドレスへと進
むことができる。すなわち、条件ジャンプを命じる信号
の代わりに、Ｎ個のデータを出した後を知らせる信号で
ジャンプという動作を行うことで、任意数Ｎのデータ列
を発生させることができる。
なお、ここでＮ＜ｎの場合、即ちバンクメモリが１列
も完全に出力されない場合には、例えば、ポートＡの系
からポートＢの系へと切り替わる時、ポートＡの系で動
作している時間がメモリのアドレスアクセスタイムより
も短いので、ポートＢの系に次のデータを予め用意して
おくことが出来なくなる。したがって、ポートＡの系で
動作している時間がメモリのアドレスアクセスタイムよ
りも長くなければならない。同様なことは前述の条件ジ
ャンプ動作の場合についても言えることである。
も完全に出力されない場合には、例えば、ポートＡの系
からポートＢの系へと切り替わる時、ポートＡの系で動
作している時間がメモリのアドレスアクセスタイムより
も短いので、ポートＢの系に次のデータを予め用意して
おくことが出来なくなる。したがって、ポートＡの系で
動作している時間がメモリのアドレスアクセスタイムよ
りも長くなければならない。同様なことは前述の条件ジ
ャンプ動作の場合についても言えることである。
次に、ｎの倍数でないデータ数を発生しながら、かつ
任意タイミングで条件ジャンプを行うという場合につい
て述べる。この場合は、アドレスジェネレータとメモリ
との系をさらにもう１つ用意して、全体を３つの系にし
てどれか１つを通常動作用に使用している時に、残りの
２つの系をｎの倍数でない場合の動作用と、条件ジャン
プ用とに別々に割り振ればよい。この場合、主メモリ10
5はトリプルポートメモリとする必要がある。
任意タイミングで条件ジャンプを行うという場合につい
て述べる。この場合は、アドレスジェネレータとメモリ
との系をさらにもう１つ用意して、全体を３つの系にし
てどれか１つを通常動作用に使用している時に、残りの
２つの系をｎの倍数でない場合の動作用と、条件ジャン
プ用とに別々に割り振ればよい。この場合、主メモリ10
5はトリプルポートメモリとする必要がある。
なお、以上の説明において述べたマルチプレクサ10
8、109はシフトレジスタあるいはトライステート出力を
持つラッチ等を用いても構成できる。
8、109はシフトレジスタあるいはトライステート出力を
持つラッチ等を用いても構成できる。
第２図には本発明の別の実施例が示される。この実施
例においては第４図に示す構成に追加してｎ個のデータ
を予め記憶して用意しておくバンクメモリ、即ちキャッ
シュバンクメモリ201と、該キャッシュバンクメモリ201
の各出力を時系列的に順次選択して出力するマルチプレ
クサ202と、マルチプレクサ503とマルチプレクサ202と
の出力を選択して出力するマルチプレクサ203とが備え
られている。
例においては第４図に示す構成に追加してｎ個のデータ
を予め記憶して用意しておくバンクメモリ、即ちキャッ
シュバンクメモリ201と、該キャッシュバンクメモリ201
の各出力を時系列的に順次選択して出力するマルチプレ
クサ202と、マルチプレクサ503とマルチプレクサ202と
の出力を選択して出力するマルチプレクサ203とが備え
られている。
まず、バンクの境目とは無関係に条件ジャンプを行う
場合について述べる。
場合について述べる。
通常、マルチプレクサ203はマルチプレクサ503側を選
択し、マルチプレクサ202側は用いない状態とする。こ
の場合の構成及び動作は第４図に示すものと同様とな
る。
択し、マルチプレクサ202側は用いない状態とする。こ
の場合の構成及び動作は第４図に示すものと同様とな
る。
条件ジャンプの条件成立時は、マルチプレクサ202側
を選択し、それと同時にタイミングを司るｎ分周器505
とｎカウンタ504とはリセットされるようにする。その
後、キャッシュバンクメモリ201内のｎ個のデータが順
次出力されると、マルチプレクサ203はマルチプレクサ5
03側に戻って通常動作状態に復帰する。すなわち、ある
アドレスから次のアドレスへ飛ぶ時には、次の出力した
いデータの最初のｎ個分を予めキャッシュバンクメモリ
201に入れておき、ｎ＋１番目以降のデータをメモリ501
の飛び先の次アドレスに対応したところに予め書いてお
く。そして、実際のジャンプ時には必ずこのキャッシュ
バンクメモリ201を経由してジャンプするようにする。
を選択し、それと同時にタイミングを司るｎ分周器505
とｎカウンタ504とはリセットされるようにする。その
後、キャッシュバンクメモリ201内のｎ個のデータが順
次出力されると、マルチプレクサ203はマルチプレクサ5
03側に戻って通常動作状態に復帰する。すなわち、ある
アドレスから次のアドレスへ飛ぶ時には、次の出力した
いデータの最初のｎ個分を予めキャッシュバンクメモリ
201に入れておき、ｎ＋１番目以降のデータをメモリ501
の飛び先の次アドレスに対応したところに予め書いてお
く。そして、実際のジャンプ時には必ずこのキャッシュ
バンクメモリ201を経由してジャンプするようにする。
キャッシュバンクメモリ内のｎ個のデータを出力して
いる間に、メモリ501のアドレスカウンタの値を飛ぶ前
のアドレスAbから次の飛び先アドレスAaと書き換えるこ
とで、アドレスカウンタの動作時間及びメモリ501の動
作速度の制限を通常動作の構成（第４図）と同等に確保
できる。
いる間に、メモリ501のアドレスカウンタの値を飛ぶ前
のアドレスAbから次の飛び先アドレスAaと書き換えるこ
とで、アドレスカウンタの動作時間及びメモリ501の動
作速度の制限を通常動作の構成（第４図）と同等に確保
できる。
ｎの倍数でない任意数Ｎのデータを出力する場合の動
作は前述の本発明の一実施例において説明したのと同様
である。
作は前述の本発明の一実施例において説明したのと同様
である。
次に、ｎの倍数でないデータを発生しながら、かつ任
意タイミングで条件ジャンプを行うという場合について
述べる。この場合には、キャッシュバンクメモリをさら
にもう１つ用意して一方をｎの倍数でない場合の動作
用、もう一方を条件ジャンプと割り振ればよい。この場
合、マルチプレクサ203は３入力のものにする必要があ
る。
意タイミングで条件ジャンプを行うという場合について
述べる。この場合には、キャッシュバンクメモリをさら
にもう１つ用意して一方をｎの倍数でない場合の動作
用、もう一方を条件ジャンプと割り振ればよい。この場
合、マルチプレクサ203は３入力のものにする必要があ
る。
なお、以上の説明において述べたマルチプレクサ50
3、202はシフトレジスタ、あるいはトライステート出力
を持つラッチを用いて構成することもできる。
3、202はシフトレジスタ、あるいはトライステート出力
を持つラッチを用いて構成することもできる。
以上説明したように、本発明を用いることにより、デ
ータ数に関する制限のない高速パルス列を低速メモリを
用いて構成することができる。また、条件ジャンプ動作
においても、バンクの境目を意識することなくジャンプ
が可能となり、条件発生から実際のジャンプまでの待ち
時間を減らすことができる。
ータ数に関する制限のない高速パルス列を低速メモリを
用いて構成することができる。また、条件ジャンプ動作
においても、バンクの境目を意識することなくジャンプ
が可能となり、条件発生から実際のジャンプまでの待ち
時間を減らすことができる。
第１図は本発明の一実施例を示す図である。 第２図は本発明の別の実施例を示す図である。 第３図は従来のデータ列発生装置を示す概略ブロック図
である。 第４図は従来の、低速メモリを用いて高速データ列を発
生する装置の概略ブロック図である。 101:アドレスデータ部 102、108、109、110:マルチプレクサ 103、104:アドレスジェネレータ 105:主メモリ 106、107:ラッチ 111、112:n分周器、113:カウンタ
である。 第４図は従来の、低速メモリを用いて高速データ列を発
生する装置の概略ブロック図である。 101:アドレスデータ部 102、108、109、110:マルチプレクサ 103、104:アドレスジェネレータ 105:主メモリ 106、107:ラッチ 111、112:n分周器、113:カウンタ
Claims (3)
- 【請求項１】ファーストアドレス、ラストアドレスを出
力して所定のアドレス間を指示するアドレスデータ発生
手段と、 クロック信号をｎ分周して出力するｎ分周手段と、 前記所定のアドレス間のアドレスを前記ｎ分周手段の出
力信号に応答して発生する第１、第２アドレス発生手段
と、 前記ｎ分周手段の出力を前記第１、第２アドレス発生手
段に選択的に接続するスイッチ手段と、 前記アドレスデータ発生手段の出力を前記第１、第２ア
ドレス発生手段に選択的に接続する第１の切り替え手段
と、 ｎ個のバンクから成り、各バンクとも少なくとも２組の
入出力ポートを有し、各バンクの一方の入力ポートＡは
前記第１アドレス発生手段の出力に接続され、他方の入
力ポートＢは前記第２アドレス発生手段の出力に接続さ
れて、それぞれの入力アドレスに関係するデータを前記
各バンクの対応する出力ポートから出力する、メモリ手
段と、 前記入力ポートＡに関連して前記各バンクの対応する出
力ポートから出力される出力信号を前記クロック信号に
応答して順次選択出力する第１のデータ順次選択手段
と、 前記入力ポートＢに関連して前記各バンクの対応する出
力ポートから出力される出力信号を前記クロック信号に
応答して順次選択出力する第２のデータ順次選択手段
と、 前記第１のデータ順次選択手段及び前記第２のデータ順
次選択手段の出力を選択して出力する第２の切り替え手
段と、 を備えて成るデータ列発生装置において、 ｎの倍数でない長さのデータ列を発生し終わると、前記
第１及び第２の切り替え手段を前記メモリ手段の他の組
の入出力ポートに切り替えてデータを出力することを特
徴とするデータ列発生装置。 - 【請求項２】特許請求の範囲第１項記載のデータ列発生
装置において、 前記所定のアドレス間のアドレスを前記ｎ分周手段の出
力信号に応答して発生する第３アドレス発生手段を有
し、 前記スイッチ手段は前記ｎ分周手段の出力を前記第３ア
ドレス発生手段にも選択的に接続し、 前記第１の切り替え手段は、前記アドレスデータ発生手
段の出力を前記第３アドレス発生手段にも選択的に接続
し、 前記メモリ手段は、各バンクとも少なくとも３組の入出
力ポートを有し、各バンクの第３の入力ポートＣは前記
第３アドレス発生手段の出力に接続され、それぞれの入
力アドレスに関係するデータを前記各バンクから出力
し、 前記入力ポートＣに関連して前記各バンクの対応する出
力ポートから出力される出力信号を前記クロック信号に
応答して順次選択出力する第３のデータ順次選択手段を
有し、 前記第２の切り替え手段は、前記第１のデータ順次選択
手段及び前記第２のデータ順次選択手段及び前記第３の
データ順次選択手段の出力を選択して出力し、 ｎの倍数でない長さのデータ列を発生し終わると、前記
第１及び第２の切り替え手段を前記メモリ手段の別の１
組の入出力ポートに切り替えてデータ列を出力し、条件
ジャンプが発生した場合には、前記第１及び第２の切り
替え手段を前記メモリ手段のさらに別の１組の入出力ポ
ートに切り替えてデータ列を出力することを特徴とする
データ列発生装置。 - 【請求項３】クロック信号をｎ分周して出力するｎ分周
手段と、 所定のアドレス間のアドレスを前記ｎ分周手段の出力信
号に応答して発生するアドレス発生手段と、 ｎ個のバンクから成り、各バンクの入力が前記アドレス
発生手段の出力に接続されて、入力のアドレスに関連す
るデータを前記各バンクが出力する第１メモリ手段と、 前記第１メモリ手段からのｎ個の出力信号を前記クロッ
ク信号に応答して順次選択出力する第１のデータ順次選
択手段と、 ｎ個のバンクから成る第２メモリ手段と、 前記第２メモリ手段のｎ個の出力信号を前記クロック信
号に応答して順次選択出力する第２のデータ順次選択手
段と、 前記第１のデータ順次選択手段及び前記第２データ順次
選択手段の出力を選択して出力する切り替え手段と、 を備えて成るデータ列発生装置において、 ｎの倍数でない長さのデータ列を発生し終わると、前記
切り替え手段は前記第２のデータ順次選択手段を選択し
て前記第２メモリ手段からｎ個のデータを出力し、次に
前記切り替え手段は前記第１のデータ順次選択手段を選
択して前記第１メモリ手段からデータを出力することを
特徴とするデータ列発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284296A JP2820462B2 (ja) | 1989-10-31 | 1989-10-31 | データ列発生装置 |
| FR9013367A FR2653950B1 (fr) | 1989-10-31 | 1990-10-29 | Systeme de generation de train de donnees. |
| DE4034550A DE4034550C2 (de) | 1989-10-31 | 1990-10-30 | System zur Erzeugung einer Datenfolge |
| US08/184,856 US5404564A (en) | 1989-10-31 | 1994-01-21 | High speed data train generating system with no restriction on length of generated data train |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284296A JP2820462B2 (ja) | 1989-10-31 | 1989-10-31 | データ列発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145324A JPH03145324A (ja) | 1991-06-20 |
| JP2820462B2 true JP2820462B2 (ja) | 1998-11-05 |
Family
ID=17676693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284296A Expired - Fee Related JP2820462B2 (ja) | 1989-10-31 | 1989-10-31 | データ列発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5404564A (ja) |
| JP (1) | JP2820462B2 (ja) |
| DE (1) | DE4034550C2 (ja) |
| FR (1) | FR2653950B1 (ja) |
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|---|---|---|---|---|
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| GB9925593D0 (en) * | 1999-10-28 | 1999-12-29 | Sgs Thomson Microelectronics | Clock generator circuit |
| DE10002361C1 (de) * | 2000-01-20 | 2001-01-25 | Infineon Technologies Ag | Frequenzteiler |
| US7161214B2 (en) * | 2003-01-16 | 2007-01-09 | United Memories, Inc. | Reduced gate delay multiplexed interface and output buffer circuit for integrated circuit devices incorporating random access memory arrays |
| KR100626391B1 (ko) * | 2005-04-01 | 2006-09-20 | 삼성전자주식회사 | 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템 |
| US8167174B2 (en) * | 2008-09-17 | 2012-05-01 | Harvey Elliott Berger | Inline fluid dispenser |
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| US4231104A (en) * | 1978-04-26 | 1980-10-28 | Teradyne, Inc. | Generating timing signals |
| US4450538A (en) * | 1978-12-23 | 1984-05-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Address accessed memory device having parallel to serial conversion |
| US4415861A (en) * | 1981-06-08 | 1983-11-15 | Tektronix, Inc. | Programmable pulse generator |
| US4611299A (en) * | 1982-02-22 | 1986-09-09 | Hitachi, Ltd. | Monolithic storage device |
| JPS60233741A (ja) * | 1984-05-07 | 1985-11-20 | Sony Tektronix Corp | デジタル・パタ−ン発生器 |
| JPS626481A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | 可変長シフトレジスタ |
| US4800530A (en) * | 1986-08-19 | 1989-01-24 | Kabushiki Kasiha Toshiba | Semiconductor memory system with dynamic random access memory cells |
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
| JPS63239675A (ja) * | 1986-11-27 | 1988-10-05 | Toshiba Corp | 半導体記憶装置 |
| US4811296A (en) * | 1987-05-15 | 1989-03-07 | Analog Devices, Inc. | Multi-port register file with flow-through of data |
| US4807191A (en) * | 1988-01-04 | 1989-02-21 | Motorola, Inc. | Redundancy for a block-architecture memory |
-
1989
- 1989-10-31 JP JP1284296A patent/JP2820462B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-29 FR FR9013367A patent/FR2653950B1/fr not_active Expired - Fee Related
- 1990-10-30 DE DE4034550A patent/DE4034550C2/de not_active Expired - Fee Related
-
1994
- 1994-01-21 US US08/184,856 patent/US5404564A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5404564A (en) | 1995-04-04 |
| DE4034550A1 (de) | 1991-05-02 |
| FR2653950B1 (fr) | 1994-03-11 |
| FR2653950A1 (fr) | 1991-05-03 |
| JPH03145324A (ja) | 1991-06-20 |
| DE4034550C2 (de) | 1996-02-01 |
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