DE10002361C1 - Frequenzteiler - Google Patents
FrequenzteilerInfo
- Publication number
- DE10002361C1 DE10002361C1 DE10002361A DE10002361A DE10002361C1 DE 10002361 C1 DE10002361 C1 DE 10002361C1 DE 10002361 A DE10002361 A DE 10002361A DE 10002361 A DE10002361 A DE 10002361A DE 10002361 C1 DE10002361 C1 DE 10002361C1
- Authority
- DE
- Germany
- Prior art keywords
- frequency divider
- frequency
- bit
- register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Die vorliegende Erfindung betrifft einen Frequenzteiler mit einstellbarem Teilerverhältnis (TV). Solche Schaltungen unterliegen Forderungen nach immer höheren Taktfrequenzen. Die vorliegende Erfindung löst diese Aufgabe dadurch, daß die Schaltung das Ausgangssignal (OUT) blockweise generiert und in einem ausgangsseitigen Parallel-Seriell-Wandler (MUX) in ein sequentielles Signal umwandelt und bitweise ausgibt. Hierdurch kann der wesentliche Teil der Frequenzteiler-Schaltung mit einer langsameren Frequenz (C4) als die Eingangsfrequenz (C) betrieben werden, was wiederum höhere Eingangsfrequenzen (C) ermöglicht.
Description
Die vorliegende Erfindung bezieht sich auf eine digitale Fre
quenzteiler-Schaltung.
Frequenzteilerschaltungen gehören zu den Grundschaltungen der
Digitaltechnik. Frequenzteiler sind digitale Schaltungen, bei
denen die Eingangsfrequenzen ganzzahlige Vielfache der Aus
gangsfrequenzen sind. Solche Schaltungen werden beispielswei
se in der Hochfrequenztechnik eingesetzt. Dort besteht die
ständige Forderung nach der Entwicklung von Schaltungen mit
immer höheren Taktraten beziehungsweise Frequenzen. Zur Rea
lisierung von Frequenzteilerschaltungen werden in einem kom
binatorischen Teil der Schaltung üblicherweise mehrere Gatter
hintereinandergeschaltet, so daß bei jedem Zustandswechsel
des Eingangssignales viele Gatter innerhalb einer Taktperiode
geschaltet werden.
Ein solcher Frequenzteiler wird beispielsweise in DE 40 08
385 C2 beschrieben. Zur Erzeugung eines Ausgangssignals sind
mehrere Vorteiler in Kaskade geschaltet, von denen jeder Vor
teiler zwischen den Betriebsarten in "Teilen durch 2" und
"Teilen durch 3" umschaltbar ist. Jeder Vorteiler ist mit ei
ner Einrichtung verbunden, durch die der Zustand des jeweili
gen Vorteilers derart einstellbar ist, dass innerhalb eines
Teilungszyklus des Frequenzteilers die einzelnen Vorteiler in
einer ersten Zeitspanne innerhalb des Teilungszyklus durch 2
oder durch 3 teilen und in der anschließenden Zeitspanne in
nerhalb dieses Teilungszyklus durch 2 teilen.
Die maximal mögliche Eingangsfrequenz eines Frequenzteilers
wird also begrenzt durch die Summe der Signallaufzeiten der
hintereinandergeschalteten Gatter.
In der Vergangenheit haben sich im wesentlichen zwei Lösungs
ansätze herausgebildet, diesem Problem zu begegnen. Zum einem
wird versucht, die verwendete Halbleitertechnologie so wei
terzuentwickeln, daß die Signallaufzeiten immer kürzer wer
den. Eine andere Herangehensweise besteht darin, die Anzahl
der zu durchlaufenden Gatter soweit wie möglich zu reduzie
ren. Dies ist beispielsweise durch Verwendung eines PN-
(Pseudo Noise-) Codes möglich.
Aber selbst die Verwendung schneller Halbleitertechnologie
beziehungsweise die Verwendung von PN-Codes genügt oft nicht
mehr den Anforderungen nach immer höherfrequenten Schaltun
gen. Insbesondere die Forderungen nach Frequenzteilerschal
tungen mit einem beliebig einstellbaren Teilerverhältnis, so
wie Forderungen nach einem einstellbaren Tastverhältnis (Du
ty-Cycle) des Ausgangssignals lassen die bekannten Methoden
an Frequenz-Grenzen stoßen.
Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde,
einen Frequenzteiler mit einstellbarem Teilerverhältnis anzu
geben, der höhere Taktraten verarbeiten kann.
Erfindungsgemäß wird diese Aufgabe von einem Frequenzteiler
gelöst, der umfaßt: einen Anschluß für ein Eingangssignal mit
einer ersten Taktfrequenz und einen Anschluß für ein Aus
gangssignal, ein Zustandsregister, welches n bit umfaßt, zur
Speicherung eines Registerzustands aus einer Vielzahl von Re
gisterzuständen, einen Decoder, der an das Zustandsregister
angeschlossen ist und der den Registerzuständen jeweils ein
m-Bit-Wort, mehrere, zweite n-Bit-Worte und zustandsabhängige
Variablen zuordnet, eine Ladeeinrichtung, die abhängig von
einem einstellbaren Teilerverhältnis sowie den zustandsabhän
gigen Variablen eines der n-Bit-Worte in das Zustandsregister
schreibt, mit einer zweiten Taktfrequenz, die der des Ein
gangssignales dividiert durch m entspricht, und einen Paral
lel-Seriell-Wandler, der die m-Bit-Worte in der zweiten Takt
frequenz parallel einliest und seriell als Ausgangssignal
ausgibt.
Der Erfindung liegt das Prinzip zugrunde, das Ausgangssignal
eines Frequenzteilers nicht bitweise zu generieren und auszu
geben, sondern das Ausgangssignal in Blöcke zu je m Bit zu
zerlegen. Zur Bildung eines jeden solchen m-Bit-Wortes steht
folglich eine Zeit zur Verfügung, die m mal so groß ist wie
die Taktzeit des Eingangssignals. Folglich lassen sich höhere
Taktraten verarbeiten. Die m-Bit-Worte werden an einem Aus
gang der Schaltung aneinandergefügt und seriell ausgegeben.
Der erfindungsgemäße Frequenzteiler weist ein Zustandsregi
ster auf, welches eine Vielzahl von Zählerzuständen hat. Mit
den Zuständen des Zustandsregisters ist jeweils ein m-Bit-
Wort verknüpft, welches in einem Parallel-Seriell-Wandler
eingelesen und seriell ausgegeben wird. Das Zustandsregister
wird folglich mit einem Takt betrieben, welcher m mal so
langsam wie der Eingangstakt ist. Zur Bildung der m-Bit-
Worte, sowie zur Bildung weiterer, jeweils vom Zählerzustand
abhängiger Variablen, steht folglich die m-fache Zeit zur
Verfügung, bezogen auf eine herkömmliche Frequenzteilerschal
tung, bei der pro Einganstakt-Periode im kombinatorischen
Teil der Schaltung jeweils eine Vielzahl von Gattern durch
laufen werden muß. Die Zuordnung der zustandsabhängigen Va
riablen, sowie weiterer n-Bit-Worte, erfolgt in einem De
coder. Das n-Bit-Zustandsregister wird jeweils nach Ablauf
einer langsamen Taktperiode von der Ladeeinrichtung neu mit
einem Folgezustand beladen. Hierfür benötigt die Ladeeinrich
tung die im Decoder generierten n-Bit-Worte, wobei die Bela
dung des Zustandsregisters selbstverständlich vom eingestell
ten Teilerverhältnis abhängig ist. Denn das Beladen des Zu
standsregisters mit einem neuen n-Bit-Wort ist gleichzusetzen
mit einem Springen in einen neuen Zustand, wonach jeweils
wieder neue, abhängige ein- und mehr-Bit-Variablen generiert
werden.
Die Codierung der Zählerzustände des n-Bit-Zustandsregisters
kann mit einem wählbaren Code erfolgen. Selbstverständlich
sind dann die zustandsabhängigen, den jeweils folgenden Zu
stand festlegenden, weiteren n-Bit-Worte ebenfalls entspre
chend des im Zustandsregister verwendeten Codes festzulegen.
Die vorliegende Schaltung weist vorteilhafterweise ein ein
stellbares Tastverhältnis auf. Gleichzeitig kommt die vorlie
gende Frequenzteilerschaltung aber mit einer begrenzten An
zahl von Registerzuständen aus, da zwar die Reihenfolge der
jeweils hintereinander geladenen Registerzustände vom einge
stellten Teilerverhältnis abhängt, der Teiler aber prinzipi
ell, unabhängig vom eingestellten Tastverhältnis, auf diesel
be Menge von Registerzuständen zurückgreift, nur eben in ver
schiedener Reihenfolge.
Da der größte Teil der erfindungsgemäßen Schaltung mit einem
verhältnismäßig langsamen Takt, das heißt einem Takt mit ei
ner m mal langsameren Frequenz als die Eingangsfrequenz, be
trieben wird, wird das Schaltungsdesign hinsichtlich Treibern
und Leitungslängen wesentlich vereinfacht. Der vorliegende
Frequenzteiler arbeitet selbst dann korrekt weiter, wenn das
Teilerverhältnis zu einem beliebigen Zeitpunkt auf einen an
deren Wert umgeschaltet wird, während der Frequenzteiler ar
beitet.
In einer vorteilhaften Ausführungsform der Erfindung ist der
Parallel-Seriell-Wandler als Multiplexer realisiert. Multi
plexer-Schaltungen sind als äußerst zuverlässig bekannt.
In einer weiteren vorteilhaften Ausführungsform der Erfindung
ist die Bitbreite der Zählerzustände gleich der Bitbreite der
m-Bit-Worte, folglich gilt die Beziehung m = n. Vorteilhaft
zum Erreichen signifikant höherer Taktfrequenzen ist bei
spielsweise die Verwendung von 4-Bit-Blöcken, so daß die De
coderschaltung mit einem Viertel der Eingangstaktfrequenz be
trieben werden kann. Für die Bildung der 4-Bit-Blöcke steht
folglich die vierfache Zeit zur Verfügung. Bei gleicher Bit
breite des Zustandsregisters folgt für die Anzahl der Regi
sterzustände des Zustandsregisters 2 n = 24 = 16.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist das Tastverhältnis (Duty-Cycle) des Aus
gangssignales des Frequenzteilers in einfacher Weise dadurch
einstellbar, daß die Codierung der m-Bit-Worte des Registers
entsprechend des gewünschten Tastverhältnisses festgelegt
wird.
Weitere Einzelheiten und Ausgestaltungen der Erfindung sind
in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend an einem Ausführungsbeispiel
anhand der Zeichnungen näher erläutert. Es zeigt:
Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Fre
quenzteilers,
Fig. 2 ein Ausführungsbeispiel des Blocks Ladeeinrichtung
von Fig. 1 in schematischer Darstellung,
Fig. 3 ein Ausführungsbeispiel des Blocks Multiplexer von
Fig. 1,
Fig. 4 ein Ausführungsbeispiel des Blocks Register von
Fig. 1,
Fig. 5 ein Ausführungsbeispiel des Blocks NREG von
Fig. 1,
Fig. 6 ein Ausführungsbeispiel des Blocks DIV von Fig. 1.
Fig. 1 zeigt eine erfindungsgemäße Ausführungsform der vor
liegenden Erfindung anhand eines Blockschaltbilds, welches in
mehrere, untereinander verbundene Blöcke aufteilbar ist, ein
Zustandsregister REG, welches eine Vielzahl von Registerzu
ständen D, C, B, A aufweist, einen Decoder DEC, einen Multiple
xer MUX, eine Ladeeinrichtung LU sowie zusätzlich einen
Hilfsteiler DIV. Die Schaltungsanordnung eines erfindungsge
mäßen Frequenzteilers gemäß Fig. 1 weist einen Signaleingang
C sowie einen Signalausgang OUT auf. An der Ladeeinheit LU
ist ein Buseingang zum Einstellen eines Teilerverhältnisses
TV, sowie ein Clock-Signal LC, mit dem ein neues Teilerver
hältnis TV in die Ladeeinheit LU geschrieben werden kann, zu
führbar.
Sowohl das Zustandsregister REG, als auch die dem Multiplexer
MUX zuführbaren Blöcke RO sind im Ausführungsbeispiel jeweils
4 Bit breit.
Der Hilfsteiler DIV stellt ein Taktsignal C4 zur Verfügung,
welches eine 4 mal kleinere Frequenz aufweist als das Ein
gangstaktsignal C. Mit dieser langsamen Frequenz C4 werden
sowohl das Register REG, als auch in Abhängigkeit davon der
Decoder DEC sowie die Ladeeinheit LU betrieben. Abgesehen vom
ausgangsseitigen Teil des Multiplexers MUX, sowie dem Eingang
des Hilfsteilers DIV wird die gesamte erfindungsgemäße Schal
tungsanordnung mit dem langsameren Taktsignal C4 getaktet. Im
Decoder DEC werden, in Abhängigkeit der Register-Zustands-
Bits A, B, C, D durch logische Verknüpfungen derselben zum
einen 4-Bit-Blöcke RO, zum anderen mehrere, zustandsabhängige
Variablen LOAD, MODN, MODNM1, MODNM2 und MODNM3 gebildet. Die
4-Bit-Worte RO werden im Multiplexer MUX hintereinanderge
setzt und am Ausgang OUT bitweise ausgegeben. Die Ladeein
richtung LU versorgt das Zustandsregister REG über den Bus
TOREG mit einem Folgezustand. Dieser Folgezustand hängt
selbstverständlich ab vom eingestellten Teilerverhältnis TV,
aber auch von den im Decoder bereitgestellten, zustandsabhän
gigen Variablen LOAD, MODN, MODNM1, MODNM2 und MODNM3. Über
den Bus NM4 hat das Register REG die Möglichkeit, seinen Fol
gezustand selbst an die Ladeeinrichtung LU zu geben, die die
sen wiederum unter bestimmten Voraussetzungen über den Bus
TOREG in das Zustandsregister REG schreiben kann.
Fig. 2 zeigt eine schematische Ausführungsmöglichkeit des
Blocks Ladeeinheit LU von Fig. 1. Man erkennt, daß der Bus
NM4 nur dann an den Bus TOREG weiter gegeben wird, wenn die
Ladevariable LOAD den Eingang D1 des 2 : 1-Multiplexers ADRMUX
auf den Ausgang durchschaltet. In allen anderen Fällen, das
heißt, wenn gilt LOAD = 0, wird als Folgezustand für das Re
gister REG ein vom Teilerverhältnis TV, sowie von den 4-Bit-
Worten NM3, NM2 oder NM1 abhängiges 4-Bit-Wort, oder das Tei
lerverhältnis TV selbst an das Register REG gegeben. Das Tei
lerverhältnis TV ist dabei im Register NREG gespeichert. Je
des dieser letztgenannten vier 4-Bit-Worte ist jeweils über
ein Und-Gatter mit einer ihm zugeordneten Variablen MODN,
MODNM1, MODNM2 oder MODNM3 verknüpft. Die Ausgänge der Und-
Gatter wiederum sind über einen Oder-Baustein mit vier Ein
gängen an den Eingang D0 des Multiplexers ADRMUX angeschlos
sen.
Der Multiplexer MUX aus Fig. 1 wird anhand eines schemati
schen Beispiels in Fig. 3 erläutert. Der Multiplexer besitzt
als Haupt-Eingang den Bus RO, welcher 4 Bit breit ist. Dem
Multiplexer MUX kommt die Aufgabe zu, diese 4 Bit des Busein
gangs RO nacheinander am Ausgang OUT seriell und bitweise
auszugeben. Hierfür ist am Ausgangs-Baustein des Multiplexers
selbstverständlich das Eingangstaktsignal C des erfindungsge
mäßen Frequenzteilers angelegt. Zusätzlich benötigt die
Schaltung des Multiplexers noch den langsamen Takt C4, sowie
den Zwischentakt C2. C2 weist die halbe Frequenz von C, und
C4 die halbe Frequenz von C2 auf. Da der vorliegende 4-Bit-
Frequenzteiler beliebige Teilerverhältnisse von zwei bis
sechzehn ermöglichen soll, die Blocks am Ausgang des Decoders
Dec jedoch 4 Bit breit sind, ist für die Spezialfälle "durch
zwei" und "durch drei" eine Hilfsschaltung vorgesehen, sowie
ein zusätzlicher interner Bus INT im Multiplexer. Für den
Fall, daß das Teilerverhältnis TV gleich 2 ist, wird die va
riable DIVBY2, für den Fall, daß das Teilerverhältnis TV
gleich 3 ist, entsprechend die Variable DIVBY3 auf den Wert 1
gesetzt. Im Sonderfall Teilerverhältnis TV gleich 2 muß das
Ausgangssignal OUT am Multiplexer ständig die Bit-Sequenz
010101 . . . ausgeben. Hierzu werden über Oder-Bausteine INT(1)
und INT(3) auf den Wert 1 gesetzt. Im Falle, daß das Teiler
verhältnis TV gleich 3 ist, das heißt, daß am Ausgang OUT ei
ne Bit-Sequenz 001001 . . . auszugeben ist, ist zur Generierung
dieser Bit-Sequenz eine zusätzliche Beschaltung vorgesehen,
welche ebenfalls an den internen Bus INT des Multiplexers MUX
angeschlossen ist.
Derartige Schaltungen für Frequenzteiler mit Teilerverhält
nissen TV = 2 oder TV = 3 sind kein direkter Bestandteil der
vorliegenden Erfindung, sondern ergänzen diese lediglich vor
teilhaft um diejenigen Teilerverhältnisse TV, die kleiner
sind als die Bit-Breite m des Ausgangs-Blocks RO, für die al
so gilt TV < m. Bei Anwendungen eines Frequenzteilers, bei
denen das Auftreten von Teilerverhältnissen TV < m ausge
schlossen ist, können diese zusätzlichen Schaltungen sowie
der interne Bus des Multiplexers weggelassen werden.
Fig. 4 beschreibt das Register REG, mit dem 4-Bit-Eingagsbus
TOREG und dem Ausgangsbus A, B, C, D. Man erkennt leicht, daß
das Zustandsregister REG mit dem Taktsignal C4, also dem
langsamen Takt, getaktet wird.
Ähnlich verhält es sich mit der in Fig. 5 dargestellten
Schaltungsanordnung, welche den Block NREG von Fig. 2 an ei
nem Ausführungsbeispiel näher beschreibt. Der Eingangsbus
Teilerverhältnis TV, welcher 4 Bit breit ist, wird an einen
Ausgang des Register NREG weitergeleitet. Getaktet wird die
Schaltung mit dem Lade-Taktsignal LC.
Fig. 6 schließlich zeigt eine einfache durch 2- und durch 4-
Frequenzteilerschaltung, an deren Eingang das Eingangstaktsi
gnal C, und an deren Ausgängen das Taktsignal C2, welches die
halbe Frequenz von C aufweist, sowie das Taktsignal C4, wel
ches die halbe Taktfrequenz von C2 aufweist, anliegen. Diese
Realisierung des Blocks DIV aus Fig. 1 stellt die für die
weitere Schaltung notwendigen langsameren Taktsignale zur
Verfügung.
Zur Erläuterung der in den Fig. 1 bis 6 dargestellten
Zeichnung wird nun beispielhaft der Teilungsvorgang "durch
zehn" näher erläutert. Hierzu ist eine Tabelle angegeben,
welche alle 24 = 16 Registerzustände des Zustandsregister REG
beschreibt, sowie die den Register-Bits, D, C, B, A durch die
beschriebenen, logischen Verknüpfungen zugeordneten, zu
standsabhängigen Variablen LOAD, MODN, MODNM1, MODNM2, MODNM3
sowie das 4-Bit-Wort RO und die Folgezustände NM1, NM2, NM3
und NM4 enthält.
In der folgenden Zustandstabelle gelten folgende Abkürzungen:
(1): LOAD
(2): MODN
(3): MODNM1
(4): MODNM2
(5): MODNM3
(1): LOAD
(2): MODN
(3): MODNM1
(4): MODNM2
(5): MODNM3
Die oben dargestellte Tabelle wird nun beispielhaft anhand
des Teilungsvorgangs "durch zehn" erläutert. Da TV = 10 gilt,
wird zunächst der Zustand D, C, B, A = 0110 ins Register REG ge
laden, was in der Tabelle der Zeile TV: 10 entspricht. Da
die Variable LOAD = 1 ist, wird als Folgezustand NM4 = 1010
in das Register REG geschrieben. Gleichzeitig wird am Ausgang
dem Multiplexer RO = 0000 zugeführt. Der Folgezustand 1010
entspricht der Zeile :6 der Tabelle, wobei gilt DCBA = 1010.
Da auch hier LOAD = 1 ist, wird er Folgezustand 1110 weiter
gegeben. Zugleich wird an den Ausgang RO = 0000 geschrieben.
Neuer Zustand ist nun DCBA = 1110, was in der Tabelle der
Zeile :2 entspricht. Hier gilt nun MODNM2 = 1 daraus folgt,
daß der Folgezustand gebildet wird aus Tellerverhältnis minus
zwei: TV - 2 = 10 - 2 = 8. Folgezustand ist also die Zeile :8
mit DCBA = 1000. Zugleich wird an den Ausgang RO = 0100 gege
ben. In der Zeile :8 gilt LOAD = 1 und RO = 0000. Folgezu
stand ist 1100. Dieser Folgezustand entspricht der Zeile :4
der Tabelle mit DCBA = 1100 und RO = 0001. In dieser Zeile gilt
weiterhin MODN = 1. Zusammen mit der Berücksichtigung des
eingestellten Tellerverhältnisses TV = 10 wird eben dieses
Teilerverhältnis als neuer Zustand übernommen. Das heißt, daß
nun in der Tabelle wieder in die Zeile :10 gesprungen wird,
mit der die beschriebene Sequenz begonnen hat. Bei einem Tel
lerverhältnis :10 sind also bei einer Ausgangswortbreite von
4 Bit nach dem durchlaufen von 5 langsamen Taktzyklen wieder
die Ursprungsbedingungen hergestellt. Die Ausgangssequenz,
gebildet durch hintereinanderreihen der fünf Ausgangsworte
RO, die jeweils 4 Bit breit sind, lautet folglich 0000 0000
0100 0000 0001, was einem korrekten Signal mit Tellerverhält
nis TV = 10 entspricht.
Analog zu der beispielhaft beschriebenen Sequenz für das Tel
lerverhältnis TV = 10 funktioniert die beschriebene Schal
tungsanordnung eines Frequenzteilers auch für andere Teller
verhältnisse zwischen einschließlich 2 und 16.
Für noch höhere Frequenzen ist es auch denkbar, die Paralle
lisierung des Ausgangssignales noch weiter zu führen, in dem
beispielsweise die Bit-Breite des Ausgangswortes RO erhöht
wird, beispielsweise von 4 auf 8 Bit. Auch die Anzahl der Re
gisterzustände von 16 bei 4 Bit Breite ist nicht auf diese 4
Bit beschränkt sondern veränderbar.
Die Registerzustände können, abweichend von den im Ausfüh
rungsbeispiel gezeigten Dualcode, auch in einem beliebigen
anderen Code codiert sein. In diesem Fall ist allerdings zu
beachten, die Worte NM1, NM2, NM3 und NM4 ebenfalls entspre
chend diesem anderen Code zu bilden.
Der Duty-Cycle (Tastverhältnis) der Ausgangssequenz kann mit
der beschriebenen Erfindung leicht verändert werden. Ersetzen
der letzten fünf Zeilen der Spalte RO der obigen Tabelle
durch
RO
0001
0011
0110
1100
1000
ermöglicht beispielsweise eine Modifikation des Duty-Cycle von 4 : 5 auf 3 : 5.
RO
0001
0011
0110
1100
1000
ermöglicht beispielsweise eine Modifikation des Duty-Cycle von 4 : 5 auf 3 : 5.
Die 4-bit-Worte NM1, NM2 und NM3 hängen gemäß der folgenden
Logik-Vorschriften von den 4 Registerzustands-Bits ab. Dabei
steht der Mal-Punkt "." für logisch Und, das Plus "+" für lo
gisch Oder, das "×" für die exklusiv-oder-Verknüpfung Xor und
"/" für Invertierung; (3) bezeichnet das linke Bit, (0) das
rechte:
NM1(3) = A . B . C × D
NM1(2) = A . B × C
NM1(1) = A × B
NM1(0) = /A
NM2(3) = B . C × D
NM2(2) = B × C
NM2(1) = /B
NM2(0) = A
NM3(3) = (A + B) . C × D
NM3(2) = (A + B) × C
NM3(1) = A × B
NM3(0) = /A
NM4(3) = C × D
NM4(2) = /C
NM4(1) = B
NM4(0) = A
NM1(3) = A . B . C × D
NM1(2) = A . B × C
NM1(1) = A × B
NM1(0) = /A
NM2(3) = B . C × D
NM2(2) = B × C
NM2(1) = /B
NM2(0) = A
NM3(3) = (A + B) . C × D
NM3(2) = (A + B) × C
NM3(1) = A × B
NM3(0) = /A
NM4(3) = C × D
NM4(2) = /C
NM4(1) = B
NM4(0) = A
Mit dem im Ausführungsbeispiel beschriebenen Frequenzteiler
lassen sich Eingangsfrequenzen von 4 GHz realisieren gegenüber
bisher möglichen 2,7 GHz.
Claims (7)
1. Frequenzteiler, der umfaßt:
- - einen Anschluß für ein Eingangssignal (C) mit einer ersten Taktfrequenz und einen Anschluß für ein Ausgangssignal (OUT),
- - ein Zustandsregister (REG), welches n bit umfaßt, zur Spei cherung eines Registerzustands aus einer Vielzahl von Regi sterzuständen (D, C, B, A),
- - einen Decoder (DEC), der an das Zustandsregister (REG) an geschlossen ist und der den Registerzuständen (D, C, B, A) jeweils ein m-Bit-Wort (RO), mehrere, zweite n-Bit-Worte (NM1, NM2, NM3, NM4) und zustandsabhängige Variablen (LOAD, MODN, MODNM1, MODNM2, MODNM3) zuordnet,
- - eine Ladeeinrichtung, die abhängig von einem einstellbaren Teilerverhältnis (TV) sowie den zustandsabhängigen Varia blen (LOAD, MODN, MOD NM1, MODNM2, MODNM3) eines der n-Bit- Worte (NM1, NM2, NM3, NM4, TV) in das Zustandsregister (REG) schreibt, mit einer zweiten Taktfrequenz, die der des Eingangssignales dividiert durch m entspricht, und
- - einen Parallel-Seriell-Wandler (MUX), der die m-Bit-Worte in der zweiten Taktfrequenz parallel einliest und seriell als Ausgangssignal (OUT) ausgibt.
2. Frequenzteiler nach Anspruch 1,
dadurch gekennzeichnet,
daß der Parallel-Seriell-Wandler ein Multiplexer (MUX) ist.
3. Frequenzteiler nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß für die Variablen m, n gilt: m = n = 4.
4. Frequenzteiler nach Anspruch 3,
dadurch gekennzeichnet,
daß zur Erzeugung der zweiten Taktfrequenz zwei kaskadierte
Frequenzteiler vorgesehen sind.
5. Frequenzteiler nach Anspruch 3,
dadurch gekennzeichnet,
daß für die Teilerverhältnis-Spezialfälle TV = 2 und TV = 3
jeweils eine zusätzliche Beschaltung zur Umgehung des Regi
sters (REG) und des Decoders (DEC) vorgesehen ist, welche an
einen internen Bus (INT) angeschlossen ist, welcher sich zwi
schen Eingang RO und Ausgang OUT des Multiplexers (MUX) be
findet.
6. Frequenzteiler nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß das Tastverhältnis des Ausgangssignals (OUT) durch geeig
nete Codierung der m-Bit-Worte (RO) einstellbar ist.
7. Frequenzteiler nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet,
daß die zustandsabhängigen Variablen (LOAD, MODN, MODNM1,
MODNM2, MODNM3) sowie die weiteren n-Bit-Worte (NM1, NM2,
NM3, NM4) durch logische Verknüpfungen der n-Bit-
Zustandsregister (D, C, B, A) bildbar sind.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10002361A DE10002361C1 (de) | 2000-01-20 | 2000-01-20 | Frequenzteiler |
EP01911361A EP1249072A1 (de) | 2000-01-20 | 2001-01-17 | Frequenzteiler |
PCT/DE2001/000191 WO2001054282A1 (de) | 2000-01-20 | 2001-01-17 | Frequenzteiler |
CA002397876A CA2397876C (en) | 2000-01-20 | 2001-01-17 | Frequency divider |
US10/200,635 US6639435B2 (en) | 2000-01-20 | 2002-07-22 | Adjustable frequency divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10002361A DE10002361C1 (de) | 2000-01-20 | 2000-01-20 | Frequenzteiler |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10002361C1 true DE10002361C1 (de) | 2001-01-25 |
Family
ID=7628170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10002361A Expired - Fee Related DE10002361C1 (de) | 2000-01-20 | 2000-01-20 | Frequenzteiler |
Country Status (5)
Country | Link |
---|---|
US (1) | US6639435B2 (de) |
EP (1) | EP1249072A1 (de) |
CA (1) | CA2397876C (de) |
DE (1) | DE10002361C1 (de) |
WO (1) | WO2001054282A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10041331A1 (de) * | 2000-08-23 | 2002-05-08 | Siemens Ag | Erzeugungsverfahren für einen Ausgabetakt und hiermit korrespondierende Takterzeugungsschaltung |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7124154B2 (en) * | 2002-11-18 | 2006-10-17 | Intel Corporation | Clock divider |
US7304512B2 (en) * | 2003-10-13 | 2007-12-04 | Nxp B.V. | Frequency divider and an electronic device incorporating such a frequency divider |
US7982639B1 (en) * | 2009-09-01 | 2011-07-19 | Altera Corporation | Deserializer circuitry including circuitry for translating data signals between different formats or protocols |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3824378A (en) * | 1972-09-13 | 1974-07-16 | Presin Co Inc | Electronic counter |
DE3836822C2 (de) * | 1988-10-28 | 1993-06-09 | Aeg Mobile Communication Gmbh, 7900 Ulm, De |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4415861A (en) * | 1981-06-08 | 1983-11-15 | Tektronix, Inc. | Programmable pulse generator |
US4975931A (en) | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
JP2572283B2 (ja) | 1989-10-23 | 1997-01-16 | 日本無線株式会社 | 可変分周回路 |
JP2820462B2 (ja) * | 1989-10-31 | 1998-11-05 | 日本ヒューレット・パッカード株式会社 | データ列発生装置 |
US6114915A (en) * | 1998-11-05 | 2000-09-05 | Altera Corporation | Programmable wide-range frequency synthesizer |
US6329850B1 (en) * | 1999-12-27 | 2001-12-11 | Texas Instruments Incorporated | Precision frequency and phase synthesis |
-
2000
- 2000-01-20 DE DE10002361A patent/DE10002361C1/de not_active Expired - Fee Related
-
2001
- 2001-01-17 EP EP01911361A patent/EP1249072A1/de not_active Withdrawn
- 2001-01-17 CA CA002397876A patent/CA2397876C/en not_active Expired - Fee Related
- 2001-01-17 WO PCT/DE2001/000191 patent/WO2001054282A1/de not_active Application Discontinuation
-
2002
- 2002-07-22 US US10/200,635 patent/US6639435B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3824378A (en) * | 1972-09-13 | 1974-07-16 | Presin Co Inc | Electronic counter |
DE3836822C2 (de) * | 1988-10-28 | 1993-06-09 | Aeg Mobile Communication Gmbh, 7900 Ulm, De |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10041331A1 (de) * | 2000-08-23 | 2002-05-08 | Siemens Ag | Erzeugungsverfahren für einen Ausgabetakt und hiermit korrespondierende Takterzeugungsschaltung |
DE10041331B4 (de) * | 2000-08-23 | 2004-10-28 | Siemens Ag | Erzeugungsverfahren für einen Ausgabetakt und hiermit korrespondierende Takterzeugungsschaltung |
Also Published As
Publication number | Publication date |
---|---|
US20030007591A1 (en) | 2003-01-09 |
WO2001054282A1 (de) | 2001-07-26 |
EP1249072A1 (de) | 2002-10-16 |
CA2397876C (en) | 2006-03-21 |
CA2397876A1 (en) | 2001-07-26 |
US6639435B2 (en) | 2003-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3606452C2 (de) | Nicht flüchtige Zählschaltung und Verfahren zur verlängerten Zählstufen-Lebensdauer | |
EP0176981B1 (de) | D/A-Wandler | |
DE10002361C1 (de) | Frequenzteiler | |
DE10231186B4 (de) | Frequenzteiler | |
DE19581885C2 (de) | Verschachtelungs- und sequentieller Zähler | |
DE2558287A1 (de) | Informationsspeicher | |
DE2805075A1 (de) | Anordnung zur erzeugung von taktsignalen in einem datenverarbeitungssystem | |
DE1234054B (de) | Byte-Umsetzer | |
DE102004006769B3 (de) | Auslesevorrichtung | |
DE2112637B2 (de) | Komplexe schaltungsanordnung aus einer vielzahl untereinander verschalteter integrierter schaltkreise | |
DE2146108A1 (de) | Synchrone Pufferanordnung | |
DE4422784C2 (de) | Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen | |
DE10034851A1 (de) | Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen | |
DE10147643A1 (de) | Multiplexerzelle und Multiplexer-Schaltungsanordnung | |
EP0392636B1 (de) | Integrierte Schaltungsanordnung | |
DE2257622A1 (de) | Elektrische zaehlschaltung | |
DE10128757A1 (de) | Verfahren und Schaltungsanordnung zum Regeln der Betriebsspannung einer Digitalschaltung | |
WO2000003254A2 (de) | Schaltung zur ermittlung der zeitdifferenz zwischen flanken eines ersten und eines zweiten digitalen signals | |
DE1537298B2 (de) | Bistabile Kippstufe mit Vielfacheingängen | |
DE1299714B (de) | Schaltungsanordnung fuer einen elektronischen Dezimalzaehler | |
DE4308979A1 (de) | Zähler- und/oder Teileranordnung | |
DE4201776C1 (en) | Synchronous dual counter stage using flip=flops - has AND=gate receiving all flip=flop outputs controlling memory flip=flop coupled to transfer output of dual counter stage | |
DE3941710A1 (de) | Programmierbare integrierte schaltungsanordnung | |
EP0905706B1 (de) | Pointer-Schaltung mit geringem Flächenbedarf, hoher Geschwindigkeit und geringer Verlustleistung | |
DE1916002C (de) | Verfahren und Schaltungsanordnung zum gesicherten Zählen von Impulsen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of the examined application without publication of unexamined application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |