DE19581885C2

DE19581885C2 - Verschachtelungs- und sequentieller Zähler

Info

Publication number: DE19581885C2
Application number: DE19581885T
Authority: DE
Inventors: Jong-Hoon Oh
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1995-01-03
Filing date: 1995-12-29
Publication date: 1999-04-22
Anticipated expiration: 2015-12-30
Also published as: DE19581885T1; GB2312303A; TW366469B; JPH10512084A; GB2312303B; CN1171867A; US5594765A; GB9713332D0; CN1105419C; KR100435173B1; JP3998217B2; WO1996021278A1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich generell auf Systeme und Verfahren für das Zählen. Im einzelnen bezieht sich die Erfindung auf einen vereinfachten Zähler, der in der Lage ist, mit verschiedenen unterschiedlichen Zählschemata zu arbeiten.

Um Systeme höherer Geschwindigkeit zu erzielen, erzeugen Her steller mehr spezialisierte elektronische Komponententeile. Beispiels weise werden zentrale Verarbeitungseinheiten (CPUs) für die Verwendung in Verbindung entweder mit Linear-Burst- oder Verschachtelt-Burst-Spei chersystemen konstruiert. In einem Linear-Burst-System wird auf die Speicheradressen in sequentieller Reihenfolge zugegriffen. Im Gegensatz dazu adressiert ein Verschachtelt-Burst-Speichersystem den Speicher in einer nichtsequentiellen oder verschachtelten Weise.

Speicherhersteller andererseits haben die Entwicklung von Speichersystemen fortgesetzt, die nur in Verbindung mit Verschachtelt- Burst-CPUs arbeiten oder die nur in Verbindung mit Linear-Burst-CPUs arbeiten. Dieser Ansatz ist aus mehreren Gründen unerwünscht. Erstens erfordert er, daß Speichersystemhersteller unterschiedliche Konstruk tionen und Layouts für relativ ähnliche Speichersysteme konstruieren, produzieren, herstellen und montieren. Er zwingt auch Hersteller, unter schiedliche Lager und Versorgungskanäle für jene Komponenten aufrecht zuerhalten, wodurch die Gesamtkosten steigen wie auch die Gemeinkosten in Verbindung mit jeder Komponente.

Eine Lösung für dieses Problem bestünde darin, Schaltkreise für verschachtelte Zählungen und Schaltkreise für sequentielle Zählungen auf jeder Speicherkomponente zu integrieren. Diese Lösung ist jedoch ebenfalls unerwünscht, da die zusätzlichen unbenutzten Schaltkreise wertvollen Substrat- und Verdrahtungsraum einnehmen, welche sonst für die Steigerung der Speicherkapazität oder -fähigkeit verwendet werden könnten.

Es besteht demgemäß ein Bedarf für ein Einzählersystem, der sowohl verschachtelte als auch sequentielle Zählschemata aufnimmt.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung bietet ein Einzelzählersystem an, das in Komponenten verwendet werden kann, welche entweder verschachtelte oder sequentielle Zählungen verwendet, wodurch die Notwendigkeit elimi niert wird, Zähler zu konstruieren, zu produzieren, auf Lager zu halten und zwischen ihnen auszuwählen, welche nur ein einziges Zählschema er zeugen.

Ein Zählersystem gemäß der vorliegenden Erfindung hat einen ersten Zähler, angestoßen durch mehrere Eingangssignale, und einen zwei ten Zähler, angestoßen durch zumindest einen ersten Ausgang von dem er sten Zähler. Ein Wählsignal wird in den zweiten Zähler eingegeben, um die Verwendung von entweder einer verschachtelten Zählung oder einer se quentiellen Zählung zu wählen. In einer bestimmten Ausführungsform wird der erste Zähler angestoßen oder mit einer Startzählung versehen unter Verwendung von Signalen, die eine Burstlänge anzeigen. Dies ermöglicht die Verwendung des Zählersystems bei einem synchronen dynamischen Ran dom-Speicher (SDRAM). Der erste Zähler führt eine sequentielle binäre Zählung von jedem Systemtaktzyklus aus. Der zweite Zähler, ebenfalls ein Binärzähler, kann von Ausgängen des ersten Zählers angestoßen werden, um eine verschachtelte Zählung zu erzeugen. Der zweite Zähler kann auch von einem Taktsignal angestoßen werden, um als ein sequentieller Zähler zu arbeiten.

Das Ergebnis ist ein adaptierbares Zählersystem, das in der Lage ist, bei hoher Geschwindigkeit zu arbeiten, was die Komponente gut geeignet für Anwendungsfälle wie Speicher macht, die mit entweder ver schachtelte Zählung oder sequentielle Zählung benutzenden CPUs einsetz bar ist. Die Komponente kann mit einer Rücksetzfunktion versehen sein, die den Zählstand zurücksetzt. Darüberhinaus können Eingänge vorgesehen werden, die eine spezifische Länge einer auszuführenden Zählung indizie ren.

Obwohl die vorliegende Erfindung in Ausdrücken einer spezifi schen Ausführungsform für die Verwendung in Verbindung mit einem Spei chersystem diskutiert wird, werden Fachleute realisieren, daß das Zäh lersystem in jedem Anwendungsfall einsetzbar ist, der eine Möglichkeit des Zählens entweder in verschachteltem oder sequentiellem Zählmodus benötigt.

Für ein vollständigeres Verständnis der Natur und der Vorteile der Erfindung wird auf die nachfolgende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm eines Zählersystems gemäß einer spezifischen Ausführungsform der Erfindung;

Fig. 2 ist ein detaillierteres Diagramm eines Burstlängen zählers, der in dem Zählersystem nach Fig. 1 verwendet wird;

Fig. 3 ist ein Schaltungsdiagramm eines Binärzählers, der in dem Burstlängenzähler der Fig. 2 verwendet wird;

Fig. 4 ist ein Schaltungsdiagramm eines y-Adreßzählers aus dem Zählersystem nach Fig. 1;

Fig. 5 ist ein Schaltungsdiagramm des y-Adreßzählers der Fig. 4;

Fig. 6 ist eine Aufzeichnung eines Zeitlagediagramms des Burstlängenzählers der Fig. 2;

Fig. 7 ist eine Aufzeichnung eines Zeitlagendiagramms des y-Adreß zählers der Fig. 4 für eine sequentielle Zählung mit einer Burst länge von vier; und

Fig. 8 ist eine Aufzeichnung eines Zeitlagediagramms des y- Adreßzählers der Fig. 4 für eine verschachtelte Zählung mit einer Burst länge von acht.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Merkmale der vorliegenden Erfindung werden nun zunächst unter Bezugnahme auf Fig. 1 beschrieben, in der ein Zählersystem 10 gemäß der Erfindung gezeigt ist. Das Zählersystem 10 umfaßt einen Burstlängen zähler 1, der in Verbindung mit einem y-Adreßzähler 2 arbeitet. Die beiden Zähler arbeiten zusammen, um verschiedene Ausgangssignale zu er zeugen einschließlich y-Adressen 7, die beispielsweise an y-Adreßvor decoder in einem SDRAM-System ausgegeben werden. Der y-Adreßausgang 7 von dem System 10 kann entweder in verschachtelter oder in sequentieller Weise ausgegeben werden. Das System 10 gibt auch ein ybst_end-Signal aus, das verwendet wird, um die Beendigung einer Burstoperation zu signalisieren. Das Zählersystem 10 gibt diese Signale basierend auf mehreren Eingängen aus.

Der Burstlängenzähler 1 umfaßt in einer spezifischen Ausfüh rungsform vier Eingänge, die ausgelegt sind, um eine spezifische Länge eines zu zählenden Bursts zu etablieren. Diese vier Eingänge BL1, BL2, BL4 bzw. BL8 können beispielsweise dem Zählersystem 10 von einem Modus register oder dergleichen bereitgestellt werden. Wie noch zu beschrei ben, dienen die vier Eingangsfunktionen dazu, den Maximalzählstand eines Drei-Bit-Binärzählers zu etablieren. Im einzelnen gilt, wenn BL1 auf "1" gesetzt ist und alle anderen Eingänge auf logisch "0" liegen, daß die Burstlänge eins beträgt. Wenn BL2 eine logische "1" ist und alle anderen Eingänge "0" sind, wird die Burstlänge zwei sein. Eine logische "1" am BL4-Eingang indiziert eine Vier-Zählstand-Burstlänge, und eine "1" auf der BL8-Leitung etabliert eine Zähllänge von acht. Fachleute erkennen, daß andere Signalsequenzen verwendet werden können, um eine gewünschte Zähllänge zu indizieren. Darüberhinaus kann die gewünschte Zähllänge voreingestellt oder festverdrahtet als eine spezifische konstante Länge sein. Ein RESET-Rücksetzsignal oder andere Mittel können verwendet wer den, um den Burstlängenzähler 1 zurückzusetzen.

Jeder der Zähler 1, 2 wird von einem Zählinkrementsignal cntinc_t0 gesteuert, der mit dem Systemtakt synchronisiert ist. Der y-Adreßzähler 2 wird von einer verzögerten Version des cntinc_t0-Signals gesteuert (cntinc_t2). Das Zählinkrementsignal cntinc_t0 wird in einer spezifischen Ausführungsform durch die Verwendung von zwei Invertern 5, 6 verzögert. Die Größe der Verzögerung wird so gewählt, daß das Zähl inkrementsignal cntinc_t2 um etwa dieselbe Zeitperiode verzögert wird, die benötigt wird, die Signale bcnt0 und bcnt1 von dem Burstlängenzähler 1 auszugeben. Demgemäß wird in der Ausführungsform, die in Fig. 1 wie dergegeben ist, der Zähler 2 angestoßen oder gestartet durch zwei Signa le, die vom Burstlängenzähler 1 ausgegeben werden. Demgemäß verwendet das Zählersystem 10 einen Binärzähler, der von einer äußeren Quelle an gestoßen wird (wie einem Modusregister), und einen zweiten Binärzähler, der durch Ausgangssignale von dem ersten Zähler angestoßen wird.

Der y-Adreßzähler 2 hat mehrere weitere Eingänge. Das seq int#-Signal bestimmt den Typ des Zählschemas, das zu verwenden ist. In einer spezifischen Ausführungsform bedeutet beispielsweise ein Hoch liegen eines seq_int# ein sequentielles (binäres) Zählschema, während ein Tiefliegen des Signals die Verwendung eines verschachtelten Zähl schemas anzeigen kann. Das seq_int#-Signal wie auch der Burstlängenein gang zu dem Burstlängenzahler 1 kann von einem Modusregister oder der gleichen eingegeben werden.

Ein LATCH-Signal wird ebenfalls in den y-Adreßzähler 2 einge geben. Das LATCH-Signal, wie noch zu erörtern, wird verwendet, um eine Startadresse in Latchschaltungen zwischenzuspeichern, die in dem y-Adreß zähler 2 enthalten sind. In der dargestellten spezifischen Ausfüh rungsform wird die y-Adresse einer Speicherstelle, bei dem ein Burst-Zu griff zum Starten ist, in den y-Adreßzähler 2 eingegeben. Als ein stark vereinfachtes Beispiel gilt, wenn der Burst von der Adresse mit der Zahl 0000 starten soll, wird eine 0000 in den y-Adreßzähler 2 über die y-Adreßleitungen eingegeben. Fachleute erkennen, daß irgendeine Größe von Adresse von der vorliegenden Erfindung erfaßt werden kann. Darüber hinaus werden Fachleute auch erkennen, daß andere Daten als Speicherad ressen verwendet werden können, um den Zähler der vorliegenden Erfindung zu starten.

Wenn das LATCH-Signal angelegt wird (zu Beginn eines Burst zyklus), wird die Adresse auf der Adreßleitung ya[0 : n] in dem y-Adreßzähler 2 zwischengespeichert. Wie weiter unten erörtert, breitet sich die Start y-Adresse zu den Ausgangsleitungen aus. Multiplexer 3, 4 können ver wendet werden, um zwischen Adreßleitungen zu wählen. Das heißt, für die Startadresse eines Bursts kann der Multiplexer 4 gewählt werden, um direkt die Startadresse zur Adreßleitung 7 zu übertragen. Für nachfol gende Zählungen des Bursts kann der Multiplexer 3 verwendet werden, um die von dem y-Adreßzähler 2 erzeugten Adressen durchzulassen.

Die Wirkungsweise und Konfiguration des Burstlängenzählers 2 wird nun in größeren Einzelheiten unter Bezugnahme auf Fig. 2 beschrie ben. In einer spezifischen Ausführungsform, die eine Burstlänge von bis zu acht unterstützt, umfaßt der Burstlängenzähler 2 drei Binärzähler 11-13, die sequentiell geschaltet sind. Die Zähler 11, 12 und 13 sind rücksetz bare Binärzähler, die Ausgangssignale (A1-A3) mit jeder Abfallflanke des Zählinkrementsteuersignals cntinc_t0 ändern. Jeder Zähler akzeptiert drei Eingänge: das cntinc_t0-Signal; ein Signal facA1-3, das die Zustän de vorhergehender Zählerstufen anzeigt; und ein RESET-Rücksetzsignal. Die facA1-3-Signale reflektieren den Zustand des Ausgangs jedes der vor hergehenden Zähler 11-13.

Da Zähler 11 der erste der drei Zähler ist (d. h. jener, der keinen vorhergehenden Zähler hat), ist das Signal facA1 an V_DD gelegt. Das Signal facA2 als Eingang für Zähler 12 ist auf den Ausgang A1 des vorhergehenden Zählers, Zähler 11, gelegt. FacA3, der Eingang zum Zähler 13, ist das Resultat einer logischen UND-Verknüpfung der Ausgänge von Zähler 11 (A1) und Zähler 12 (A2). Das Ergebnis ist ein Drei-Bit- Binärzähler, der von 000 bis 111 aufwärts zählt. Die Kopplung der Zähler 11-13 reduziert auf diese Weise die Zeitverzögerung, die für alle Zäh lerstufen erforderlich ist, ihren Zustand zu schalten. Im einzelnen än dert jeder der Zähler 11-13 seinen Zustand mit derselben Zeitverzögerung (gemessen in dieser spezifischen Ausführungsform von einer Abfallflanke des Zählinkrementiersignals cntinc_t0), wenn ihr Eingang facA1-3 eine logische "1" ist. Dies führt zu der Möglichkeit, einfache binäre Zählun gen mit sehr hohen Taktfrequenzen auszuführen, beispielsweise in der Größenordnung von 60 MHz oder darüber.

Der Aufbau jeder der Zähler 11-13 ist ähnlich und wird unter Bezugnahme auf Fig. 3 verständlich. Jeder inkrementiert oder gibt eine logische "1" aus mit der Abfallflanke des cntinc_t0-Signals, wenn das facAn-Eingangssignal ebenfalls eine logische "1" ist. Jeder Zähler ist ferner mit einer Schaltung versehen, die ein Rücksetzen des Zähler ausgangs An auf eine logische "0" ermöglicht. In jedem der Zähler 11-13 ist eine RESET-Rücksetzsignalleitung an einen PMOS-Transistor 63 ange koppelt. Wenn das RESET-Signal angelegt wird, wird der PMOS-Transistor 63 durchgeschaltet, was dem Knoten 53 ermöglicht, auf eine logische "1" geladen zu werden. Das RESET-Signal wird nur angelegt, wenn das cntinc t0-Signal eine logische "0" ist. Zu diesem Zeltpunkt ist das Übertra gungsgatter, gebildet von MOS-Transistoren 70, 71, in einem Einschalt zustand. Das Übertragungsgatter ermöglicht dem Signal am Knoten 53, mit tels Invertern 68, 74 und 76 invertiert zu werden, wodurch der Zähler rückgesetzt wird, um eine stabile logische "0" an dem Ausgang An zu er zeugen. Diese Rücksetzfunktion kann zeitlich so gelegt werden, daß sie in Verbindung mit einem Burstbefehl auftritt, um sicherzustellen, daß alle Zählerstufen richtig rückgesetzt sind.

Die allgemeine Funktion und die Zeitlagen des Betriebes des Burstlängenzählers 1 sind In dem Zeitlagediagramm der Fig. 6 gezeigt. In dem Beispiel der Fig. 6 wird eine Burstlänge von vier verwendet. Das heißt, ein Modusregister oder dergleichen hat die Eingangsleitung BL4 auf hoch gesetzt, während BL1, BL2 und BL8 jeder auf logisch "0" gesetzt sind. Wenn BL4 eine logische "1" ist, wird der Transistor 36 der Fig. 2 durchgeschaltet, während die Transistoren 32, 34 und 44 alle ausge schaltet sind. Wenn der Burstlängenzähler 1 den vierten Taktzyklus er reicht, geht bcnt0 (was der Ausgang vom Zähler 11 ist) auf hoch wie auch bcnt1 (Ausgang vom Zähler 12). Die bcnt1- und bcnt0-Signale werden Nicht-UND-verknüpft im NAND-Gatter 37, um eine logische "0" zu ergeben, die dann durch Inverter 38 invertiert wird, um eine logische "1" zu erzeu gen, wodurch der Transistor 35 eingeschaltet wird. Dies ermöglicht dem Knoten 21, sich nach Masse zu entladen. Das nächste cntinc_t0 schließ lich schaltet Transistor 42 ein, was den Knoten 22 auf eine logische "0" bringt. Dieses Signal wird vom Inverter 45 invertiert, um ein ybst_end- Signal zu erzeugen, welches das Ende der Vier-Zählungsburstlänge signa lisiert.

Zusätzlich zu dem Erzeugen eines das Ende eines Burstzyklus anzeigenden Signals erzeugt der Burstlängenzähler 1 auch zwei Signale, die in den y-Adreßzähler 2 eingegeben werden. Im einzelnen werden Zwi schenzählbits bcnt0 und bcnt1 verwendet, um den y-Adreßzähler 2 anzu stoßen. Indem nun auf Fig. 4 eingegangen wird, ist erkennbar, daß der y-Adreßzähler 2 in einer spezifischen Ausführungsform aus mindestens drei Zählerstufen 77, 78, 79 und einer Adreßlatchschaltung 80 besteht. Die drei niedrigststelligen Bits der Adreßleitungen werden als ya0, ya1 bzw. ya2 in die Zähler 77, 78 bzw. 79 eingegeben. Die verbleibenden Adreßbits ya[3 : n] werden in der Latchschaltung 80 zwischengespeichert. Die Verwendung von drei Zählern 77-79 ermöglicht Burstzählungen bis zu acht (d. h. von 000 bis 111). Beim Lesen dieser Offenbarung werden Fach leute erkennen, daß die vorliegende Erfindung eingesetzt werden kann, um größere Burstlängen aufzunehmen, indem eine größere Anzahl von Zählern sowohl in den Burstlängenzähler 1 als auch in dem y-Adreßzähler 2 vorge sehen werden.

Jeder Zähler 77-79 hat generell die Konfiguration nach Fig. 5. Die Zähler umfassen ein Setzmittel 131, ein Verschachtelungstyp-Zähl steuermittel 132, ein Sequentielltyp-Zählsteuermittel 133 und ein Basis zählermittel 134. Das Basiszählermittel 134 ist ähnlich den in dem Burstlängenzähler 1 enthaltenen Zählern. Das Setzmittel 131 wird verwen det, um eine beginnende y-Adresse an Knoten 97 über das CMOS-übertra gungsgatter 102 zu setzen. Zu Beginn einer Burstzählsequenz wird das Übertragungsgatter 117 eingeschaltet, wenn bcnt0 und bcnt1 auf den nied rigen Zustand rückgesetzt werden und cntinc_t2 ebenfalls auf niedrigem Zustand ist. Demgemäß gibt das NICHTODER-Gatter 111 eine logische "1" aus, welche der Inverter 112 in eine logische "0" invertiert, um das Übertragungsgatter 117 einzuschalten. Dies ermöglicht der beginnenden y-Adresse am Knoten 97, sich zu der Ausgangsleitung als ycnt[n] auszu breiten. Wenn bei einem einfachen Beispiel die beginnende y-Adresse 0000 ist, werden ycnt0-ycnt2 sämtlich eine "0" als anfängliche y-Adresse aus geben. Eine "0" wird auch in der Latchschaltung 80 zwischengespeichert und von dort als höchststelliges Bit der anfänglichen y-Adresse ausgege ben.

Nach dem anfänglichen Zyklus der Burstoperation besteht der y-Adreßsignalausgang von jedem Zähler 77-79 aus entweder einer ver schachtelten oder einer sequentiellen Zählung, abhängig von dem gewähl ten Zählmodus. Der zu verwendende Zählmodus wird durch das Anlegen oder Nichtanlegen eines seq_int#-Signals gewählt. In einer bestimmten Aus führungsform wird, wenn seq_int# auf logisch "1" ist, ein sequentieller Zählmodus gewählt. Dies zwingt den Inverter 106, eine logische "0" aus zugeben, was das Übertragungsgatter 104 ausschaltet und den Knoten 91 auf einen niedrigen Zustand bringt, womit im wesentlichen das Verschach telungszählsteuermittel 132 gesperrt wird.

Das Sequentiellzählsteuermittel 133 umfaßt ein Übertragungs gatter 107 und einen NMOS-Transistor 108. Jeder Zähler 77-79 umfaßt einen cnt_en-Eingang, der verwendet wird, um den y-Adreßzähler 2 daran zu hindern, über einen Bereich hinaus zu zählen, der durch die etablier te Burstlänge bestimmt wird. Im einzelnen wird der Zähler 78 gesperrt, wenn die Burstlänge zwei oder weniger ist, während der Zähler 79 ge sperrt wird, wenn die Burstlänge vier oder weniger ist. Dies erfolgt durch entsprechendes Koppeln der Burstlängeneingangsleitungen BL2 und BL4 auf die cnt_en-Eingänge der Zähler 78 und 79. Beispielsweise wird BL2 an Zähler 78 über Inverter 81 eingegeben. Wenn demgemäß die Zähllän ge zwei beträgt, wird BL2 eine logische "1", und der invertierte Signal eingang zum Zähler 78 wird eine logische "0", was den Zähler am Zählen hindert. Selbst dann jedoch, wenn der Zähler nicht zählt, funktioniert er immer noch als eine Adressen-Latchschaltung, die es der Eingangs adresse ermöglicht, sich zu der Ausgangsleitung ycnt[n] auszubreiten. Dies wird bewirkt durch Ermöglichen des Übertragungsgatters 117, selbst dann ein zu bleiben, wenn die Zählfunktion gesperrt ist.

Ein Zeitlagediagramm eines sequentiellen Musterzählvorgangs mit einer Burstlänge von vier ist in Fig. 7 gezeigt. Wenn eine Burst länge von vier verwendet wird, wird die Eingangsleitung BL4 hoch ge setzt, während BL1, BL2 und BL8 auf niedrig gesetzt werden. Nur die Zähler 77, 78 sind für das Zählen entsperrt, da der Zähler 79 durch das Anlegen von BL4 über NICHTODER-Gatter 82 gesperrt ist. In dem in Fig. 7 gezeigten Muster wird der Burstbefehl während der Taktperiode T3 ausge geben. Ein Latch-Signal wird zu diesem Zeitpunkt ebenfalls erzeugt. Dies bewirkt die Zwischenspeicherung der drei niedrigststelligen Bits der beginnenden y-Adresse in Zählern 77-79 und der verbleibenden Bits (n-3) der y-Adresse in Latchschaltung 80. Mit jeder Taktperiode wird ein cntinc_t2-Signal erzeugt. Mit der Abfallflanke jedes cntinc_t2-Signals führen die Zähler 77 und 78 eine sequentielle Zählung aus, wobei sequen tiell die beiden niedrigststelligen Bits der y-Adresse gewechselt wer den, bis das vierte cntinc_t2-Signal erzeugt wird. Auf diese Weise ar beitet das vorliegende System in einem sequentiellen Zählmodus.

Es folgt nun eine Erläuterung der verschachtelten Zählopera tion der vorliegenden Erfindung. In einer bestimmten Ausführungsform zählt die vorliegende Erfindung in einem verschachtelten Modus, wenn das seq_int#-Signal niedrig angelegt wird. Das Verschachtelungstyp-Zähl steuermittel 132 besteht aus einem CMOS-Übertragungsgatter 104 und einem NMOS-Transistor 105. Das Übertragungsgatter 104 wird eingeschaltet, wenn das seq_Int#-Signal niedrig angelegt wird. Das Übertragungsgatter 107 des Sequentielltyp-Zählsteuermittels 133 wird durch eine logische "0" an entweder der seq_int#-Leitung, der cnt_en-Leitung oder der facAn-Signal leitung gesperrt. Wenn das Sequentielltyp-Zählsteuermittel 133 gesperrt fst, hat das cntinc_t2-Steuersignal keinerlei Wirkung auf den Betrieb irgendeines der Zähler 77-79. Statt dessen steuern die Eingänge bcnt, bcnt0 und bcnt1 das Zählen jedes der Zähler 77-79. Das Signal bcnt0 ist das niedrigststellige Bit des Burstlängenzählers 1, während bcnt1 das zweitniedrigststellige Bit des Burstlängenzählers 1 ist.

Viele gegenwärtige Prozessoren verwenden eine verschachtelte Zählsequenz, die üblicherweise als "Intel Interleaving" bezeichnet wird. Diese Sequenz hat das generelle Format, das in TABELLE 1 gezeigt ist.

TABELLE 1

DEZIMALE SEQUENZ
BINÄRE SEQUENZ
0-1-2-3-4-5-6-7	000-001-010-011-100-101-110-111
1-0-3-2-5-4-7-6	001-000-011-010-101-100-111-110
2-3-0-1-6-7-4-5	010-011-000-001-110-111-100-101
3-2-1-0-7-6-5-4	011-010-001-000-111-110-101-100
4-5-6-7-0-1-2-3	100-101-110-111-000-001-010-011
5-4-7-6-1-0-3-2	101-100-111-110-001-000-011-010
6-7-4-5-2-3-0-1	110-111-100-101-010-011-000-001
7-6-5-4-3-2-1-0	111-110-101-100-011-010-001-000

Aus dieser Sequenz ist erkennbar, daß das niedrigststellige Bit bei jedem Taktzyklus (oder bei 2° Zyklen) gekippt wird. Dieses Bit entspricht dem ycnt0-Signal, erzeugt vom Zähler 77. Das zweitniedrigst stellige Bit wird bei jedem zweiten Taktzyklus (d. h. alle 2¹ Zyklen) ge kippt, während das drittniedrigststellige Bit bei jedem 2²-ten Zyklus kippt. Das zweitniedrigststellige Bit entspricht dem ycnt1-Signal, er zeugt vom Zähler 78, während das drittniedrigststellige Bit dem Signal ycnt2 entspricht, erzeugt vom Zähler 79.

Die Wirkungsweise der vorliegenden Erfindung unter Verwendung des Verschachtelungstyp-Zählmodus mit einer Burstlänge von acht ist in dem Zeitlagediagramm der Fig. 8 gezeigt. Das heißt, das Bit BL8 ist auf "1" gesetzt (beispielsweise von einem Modusregister), während die Bits BL1, BL2 und BL4 auf "0" gesetzt sind. Dies entsperrt alle Zählerstufen 11-13 in dem Burstlängenzähler 1. In der als Muster in Fig. 8 gezeigten Operation ist die Startadresse 1₁₀, und ein Burstbefehl wird während der Taktperiode T3 ausgegeben. Ein LATCH-Signal wird gleichfalls während der Periode T3 angelegt. Dies speichert die niedrigststelligen Bits der Start-y-Adresse in Latchschaltung 80 des y-Adreßzählers 2. Mit jedem Zy klus des Taktes werden Zählinkrementsignale cntinc_t0 und cntinc_t2 er zeugt. Das cntinc_t0-Signal treibt die Zähler 11-13 in den Burstlängen zähler 1 unter Erzeugung von Zählsignalen bcnt0-bcnt2. Der Zählstand ist ein inkrementaler binärer Zählstand.

Wenn das LATCH-Signal in der Taktperiode T3 angelegt wird, breitet sich der Anfangs-y-Adreßeingang zu dem y-Adreßzähler 2 zu den Ausgangsleitungen aus. Da die Startadresse 1₁₀ ist, wird nur das nied rigststellige Bit der Ausgangsadresse angelegt (d. h. ycnt0 ist eine lo gische "1", während ycnt1 und ycnt2 logische "0" sind). Bei der näch sten Abfallflanke des cntinc_t2-Signals beginnt das Zählen (während Pe riode T3). Da ycnt0-Signal kippt zwischen "1" und "0" bei jedem Takt, während das ycnt1-Signal bei jedem zweiten Taktzyklus kippt. Ycnt2, an gestoßen durch das bcnt1-Signal, kippt bei jeder dritten Periode. Das Ergebnis ist eine verschachtelte Zählsequenz der drei niedrigen Bits der y-Adresse. Wenn der achte Zählstand erreicht ist, gibt der Burstlängen zähler 1 ein ybst_end-Signal aus, womit der Burst beendet wird. Das Sy stem kann dann in Vorbereitung für die nächste Burstsequenz rückgesetzt werden.

Zusammenfassend stellt die vorliegende Erfindung einen einzi gen integrierten Zähler zur Verwendung in Anwendungsfällen bereit, wel che sequentielle und verschachtelte Zählungen erfordern. Das System führt Zählungen mit minimaler Ausbreitungsverzögerung aus, was die Kom ponente für Anwendungen geeignet macht, welche hochgeschwinde Zählungen benötigen, wie synchrone dynamische Random-Speicher. Fachleute erkennen, daß das Zählersystem in irgendwelchen Anwendungen einsetzbar ist, welche verschachtelte und sequentielle Zählungen benötigen. Darüberhinaus kann das System für Zählungen irgendwelcher Längen verwendet werden, indem man entsprechende Modifikationen an der spezifischen, in dieser Be schreibung offenbarten Ausführungsform vornimmt.

Demgemäß soll die Offenbarung der Erfindung illustrativ ver standen werden, jedoch nicht beschränkend bezüglich des Schutzumfangs der Erfindung, der in den folgenden Ansprüchen wiedergegeben ist.

Claims

1. Ein Zählersystem zur Erzeugung eines Ausgangszählstandes, umfassend:
einen ersten Zähler;
einen zweiten, an mindestens einen ersten Ausgang von dem ersten Zähler ange koppelten Zähler, wobei der zweite Zähler den Ausgangszählstand erzeugt;
gekennzeichnet durch
ein Wählsignal als Eingang für den zweiten Zähler für das Wählen zwischen einem verschachtelten Zählformat und einem sequentiellen Zählformat für den Ausgangs zählstand.

2. Das Zählersystem nach Anspruch 1, bei dem der zweite Zähler ferner einen Latch-Speicher umfaßt.

3. Das Zählersystem nach Anspruch 1, bei dem der erste Zähler ferner minde stens eine erste Eingangsleitung für das Definieren einer Zähllänge umfaßt.

4. Das Zählersystem nach Anspruch 1, bei dem der erste Zähler ferner eine Rücksetzleitung für das Rücksetzen des ersten Zählers umfaßt.

5. Das Zählersystem nach Anspruch 1, bei dem der erste Zähler und der zweite Zähler Drei-Bit-Binärzähler sind.

6. Das Zählersystem nach Anspruch 1, bei dem der erste Zähler einen Drei-Bit- Binärstand erzeugt und bei dem der zweite Zähler mit den beiden niedrigststelligen Bits des Drei-Bit-Binärzählstandes gekoppelt ist.

7. Verfahren für das Erzeugen von Ausgangs-Zählsequenzen in einem Digital system, welches Verfahren die Schritte umfaßt:
Erzeugen, in einem ersten Zähler, eines ersten sequentiellen Binärzählstandes;
Eingeben, in einen zweiten Zähler, mindestens ein niedrigststelliges Bit des ersten sequentiellen Binärzählstandes;
Auswählen zwischen einem sequentiellen Zählformat und einem verschachtelten Zählformat für den zweiten Zähler;
Erzeugen eines zweiten Ausgangszählstandes, basierend auf dem gewählten Zählformat.

8. Das Verfahren nach Anspruch 7, ferner umfassend die Schritte:
Eingeben einer Burst-Zähllänge in den ersten Zähler;
Wiederholen der Schritte des Erzeugens des ersten Ausgangszählstandes und des zweiten Ausgangszählstandes, bis die Burstlänge erreicht ist.

9. Ein Burstlängen-Zählersystem für das Erzeugen einer Serie von n-Bit-Adreß signalen, welches System einen n-Bit-Startadreßeingang aufweist, welches System umfaßt:
einen ersten Binärzähler mit einer rücksetzbaren Zähllänge, welcher erste Binärzäh ler jeden Zyklus eines Eingangstaktsignals zählt und einen Ausgangszählstand erzeugt;
einen zweiten Binärzähler mit an die niedrigststelligen Bits des Ausgangszähl standes von dem ersten Binärzähler angekoppelten Eingängen, der ferner minde stens die drei niedrigststelligen Bits der Startadresse empfängt, welcher zweite Binärzähler mindestens einen Drei-Bit-Abschnitt einer Ausgangadresse erzeugt Auswählmittel, angekoppelt an den zweiten Binärzähler für das Auswählen zwi schen einem verschachtelten Ausgangszählformat und einem sequentiellen Aus gangszählformat für das Zählersystem;
Zwischenspeichermittel für das Empfangen der höchststelligen Bits der Startadres se; und
Kombinationsmittel für das Kombinieren des Drei-Bit-Abschnitts der Ausgangs adresse mit den höchststelligen Bits der Startadresse zum Erzeugen einer n-Bit- Ausgangsadresse;
wobei der zweite Binärzähler einen Ausgangszählstand basierend auf dem durch die Auswählmittel gewählten Ausgangszählformat erzeugt.

10. Das Zählersystem nach Anspruch 9, bei dem die rücksetzbare Zähllänge gleich 8 ist.