DE19519226C2 - Mehrstufiger Synchronzähler - Google Patents

Description

Die vorliegende Erfindung betrifft einen mehrstufigen Synchronzähler, der einen Zählvorgang in Reaktion auf die Eingabe eines vorbe­ stimmten Taktes durchführt mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.

Ein solcher Synchronzähler ist beispielsweise aus der US-PS 4,759,043 bekannt.

Bekanntlich führt ein Synchronzähler eine Aufwärts- oder Abwärtszählung unter Verwendung mehrerer Flip-Flops durch, die auf einen Takt reagieren, der eine feste Periode aufweist. Darüber hinaus wird der Synchronzähler als wesentliches Bauteil in einer Halbleiter­ speichervorrichtung verwendet, welche einen Datenzugriffsvorgang infolge einer Eingabe eines Adressensignals durchführt, und wird ebenso in einer allgemeinen integrierten Schaltung verwendet. Hierbei gibt man einen Synchronzähler, welcher einen einfachen Aufbau aufweist, ein Ausgangssignal einer vorhergehenden Stufe ein, und erzeugt dann das Eingangssignal für die nächste Stufe, in Reaktion auf einen synchronen Takt. Um die Stabilität und den Wirkungsgrad des Betriebs zu verbessern, wird heutzutage im allgemeinen ein Zähler verwendet, wobei der Zähler das Ausgangssignal in den jeweiligen Stufen unter Berücksichtigung eines Übertragsignals erzeugt, das in der vorderen Stufe erzeugt wird. Ein derartiger Zähler erfordert eine Übertragungszeit (carry-ripple time) in jeder der Stufen während des Übergangs des Übertragsignals, wodurch die für den Übergang erforderliche Zeit verstreicht. Um ein derartiges Problem zu lösen, verwendet daher ein Synchron­ zähler, der in den U. S.-Patenten Nr. 3 943 378 oder 4 679 216 beschrieben ist, ein solches Verfahren, bei welchem eine Zählereinheit akumulierte Ausgangssignale sämtlicher Eingangs­ stufen taktet und dann die getakteten Signale als Eingangs­ signale für die nächsten Stufen verwendet. Da jedoch ein Ein­ gangsteil eines NAND-Gates, welches bei dem Taktvorgang verwendet wird, kompliziert und klein ist, und erfordert, daß Stufen des Zählers wiederholt werden, führen ein derartig komplizierter Aufbau und solche geringen Abmessungen dazu, daß die Zählerschaltung in bezug auf ihren Integrationsgrad Nachteile besitzt.

Daher ist die Übergangsgeschwindigkeit des Übertragsignals wesentlich für die Zählfunktion des Synchronzählers, der auf einen Synchrontakt reagiert. Insbesondere dann, wenn der Syn­ chronzähler in einer Halbleiterspeichervorrichtung wie beispielsweise einem dynamischen RAM verwendet wird, die mit hoher Geschwindigkeit arbeiten kann, haben sich Fehlfunktionen und eine verringerte Verläßlichkeit beim Zählbetrieb in bezug auf die Adresse ergeben.

Ein herkömmlicher Zähler ist in der koreanischen Patentanmeldung Nr. 93-23598 vom 8. November 1993 beschrieben, mit dem Titel "Synchroner Binärzähler". Fig. 5 zeigt eine Zählereinheit, die in der voranstehend genannten Patentanmeldung gezeigt ist. Fig. 6 zeigt einen mehrstufigen Zähler, der unter Verwendung der Zählereinheit von Fig. 5 ausgebildet wird. Weiterhin zeigt Fig. 7 ein einfaches Zeitablaufdiagramm dieses Synchronzählers. Im einzelnen wurde der Betrieb der Zählereinheit gemäß Fig. 5 in der voranstehend angegebenen Patentanmeldung beschrieben. Bei dem Synchronzähler von Fig. 5 bezeichnet CLK einen Haupttakt, und SET bezeichnet ein Signal zur Vorgabe einer Anfangsadresse des Zählers außen. Ai bezeichnet ein inneres Adressensignal, welches durch einen Puffervorgang in bezug auf eine äußere Adresse erzeugt wird. CAi bezeichnet ein Ausgangs­ signal des Zählers, und carry i bezeichnet einen Übertrag des üblichen Zählers. In bezug auf die Fig. 5 und 7 wird nachstehend der Betriebsablauf des Synchronzählers geschildert. Wenn zuerst das Signal SET auf denPegel H ("hoch") geändert wird, falls sich der Takt CLK auf dem Pegel L befindet (in Fig. 7 zu einem Zeitpunkt zwi­ schen t1 und t2), so wird das Signal SET, welches auf den Pegel H gesetzt wurde, durch einen Inverter 6 umgekehrt. Daher wird das Übertragungs-Gate 10 eingeschaltet, und eine erste Zwischenspeicherschaltung 14 führt eine umgekehrte Zwi­ schenspeicherung des Adressensignals Ai durch. Weiterhin führt ein NOR-Gate 4 dazu, daß ein Schaltungsknoten N1 seine Spannung auf den Pegel L ("niedrig") ändert, über den Takt CLK und das Signal SET, welche auf den Pegel H eingestellt sind. Nimmt der Schaltungsknotenpunkt N1 den Pegel L ein, so wird das Übertragungs-Gate 12 ausgeschaltet, und das Übertragungs- Gate 16 eingeschaltet. Daher wird ein Ausgangssignal der ersten Zwischenspeicherschaltung 14 über das Übertragungs- Gate 14 an eine zweite Zwischenspeicherschaltung 18 angelegt. Die zweite Zwischenspeicherschaltung 18 führt eine umgekehrte Zwischenspeicherung des Ausgangssignals der ersten Zwi­ schenspeicherschaltung 14 durch, und erzeugt dann als Aus­ gangssignal das Signal CAi.

Wenn in dem voranstehend geschilderten Zustand der Takt CLK und das Signal SET sich auf dem Pegel L befinden, und sich ein Übertrag (i-1) auf dem Pegel H befindet, so wird für diesen Fall nachstehend der Betriebsablauf des Synchronzählers beschrieben. Nimmt das Signal SET den Pegel L an, so wird das Übertragungs-Gate 10 ausgeschaltet, und ein Eingangspfad des Adressensignals Ai isoliert. Darüber hinaus befinden sich 3 Eingänge des NOR-Gates 4 auf dem Pegel L, wodurch sich der Zustand des Knotenpunkts N1 auf dem Pegel H ändert. Dann wird das Übertragungs-Gate 12 dadurch eingeschaltet, daß der Schal­ tungsknotenpunkt N1 den Pegel H annimmt, und das Übertragungs- Gate 16 wird ausgeschaltet. Daher führt die erste Zwischen­ speicherschaltung 14 eine Zwischenspeicherung des invertierten Signals CAi durch, welches das Ausgangssignal eines Inverters 20 darstellt, das über das Übertragungs-Gate 12 eingegeben wird. Zu diesem Zeitpunkt sind die erste und die zweite Zwi­ scheinspeicherschaltung 14 bzw. 18 durch das Übertragungs-Gate 16 isoliert.

Wenn sich der Takt CLK auf den Pegel H ändert (in Fig. 7 nach der Zeit t3), so veranlaßt das NOR-Gate 4 deb Knotenpunkt N1 dazu, den Pegel L anzunehmen. Hierdurch wird das Übertragungs- Gate 12 durch das Signal des Knotenpunkts N1 ausgeschaltet, und das Übertragungs-Gate 16 wird eingeschaltet. Die zweite Zwischenspeicherschaltung 18 führt eine invertierte Zwischen­ speicherung des Signals CAi durch, welches in der Zeit t2-t3 zwischengespeichert wurde. Zur Zeit t3 wird das Signal CAi, welches von der zweiten Zwischenspeicherschaltung 18 ausgegeben wird, in ein Übertrag-Erzeugungslogik-Gate der nächsten Stufe eingegeben.

Der voranstehend geschilderte Synchronzähler ist mit dem Be­ zugszeichen 40 in Fig. 6 bezeichnet. In Fig. 6 wird nach einem NAND-Vorgang der Signale CA0 und CA1 ein Übertrag 1 erzeugt, durch Invertieren des Ausgangssignals eines NAND-Gates 31 in einem Inverter 32. Ein Übertrag 2 wird durch einen NOR- Vorgang der umgekehrten Werte des Signals CA2 und des Übertrags 1 erzeugt. Nachdem ein NAND-Vorgang in bezug auf das Signal CA3 und den Übertrag 2 in einem NAND-Gate 35 durchgeführt wurde, wird ein Übertrag 3 durch Invertieren eines Ausgangssignals des NAND-Gates 35 in einem Inverter 36 erzeugt. Auf dieselbe Weise wie voranstehend beschrieben wird der andere Übertrag auch in den nächsten Stufen erzeugt. Wenn bei­ spielsweise ein ungerader Übertrag K erzeugt werden soll, so sollten ein Übertrag CA(K) und ein Übertrag (K-1) in dem NAND-Gate und dem Inverter verglichen werden, wogegen in einem Fall, in welchem ein gerader Übertrag L erzeugt werden soll, die invertierten Werte eines Übertrags CA(L) und eines Übertrags (L-1) in dem NOR-Gate verglichen werden sollten. Wie voranstehend erwähnt erfolgt die Übertrag-Fortpflanzung durch das Logik-Gate von Fig. 6 und dessen Logik. Hierbei wird in bezug auf Fig. 6 ein NAND-Gate 39 zur Eingabe eines Signals auf einer Leitung 45 dazu verwendet, die Zeit zu verringern, welche dafür erforderlich ist, daß der Übertrag den Pegel L annimmt, und zwar durch schnelle Einstellung eines Übertrags 5 auf den Pegel L.

Bei diesem Stand der Technik kann ein normaler Zählvorgang in dem Zähler für das höchstwertige Bit allerdings nur in einem Fall durchgeführt werden, in welchem die Übertrag­ Fortpflanzung schnell durchgeführt wird, so daß der System­ takt bei einer hohen Frequenz wie beispielsweise 150 MHz durchgeführt werden kann. Beim Stand der Technik wird aller­ dings in einem Fall, in welchem das Adressensignal für den Zähler außen gesetzt wird, infolge der Tatsache, daß das in dem Zähler erzeugte Ausgangssignal an die Übertrag-Erzeugungs­ logik übertragen wird, nachdem der Inhalt des Zählers gesetzt wurde, die Übertrag-Erzeugungszeit durch die Zeit verzögert, die zur Einstellung des Inhalts des Zählers durch das äußere Adressensignal erforderlich ist. Dies führt dazu, daß beim Stand der Technik in der Hinsicht eine Schwierigkeit aufgetreten ist, daß der Zähler nicht bei einer hohen Frequenz betrieben werden kann.

Aus der DE 43 03 407 A1 ist es schließlich bekannt, mittels eines Schaltgliedes entweder das unverzögerte oder verzögerte Signal eines Überlaufdetektors auszugeben. Für die Entscheidung, welches Signal ausgegeben wird, wird das niederwertigste Bit eines eingegebenen, zu zählenden Signals, berücksichtigt.

Aufgabe der vorliegenden Erfindung ist es, einen mehrstufigen Synchronzähler anzugeben, der einfach aufgebaut ist und mit hoher Frequenz betrieben werden kann.

Diese Aufgabe wird von einem Synchronzähler mit den Merkmalen des Anspruchs 1 gelöst.

Die Erfindung wird nachstehend anhand eines ausführlichen dargestellten Ausführungsbeispiels erläutert, aus welchem weitere Vorteile und Merkmale hervorgehen. Es zeigen

Fig. 1 ein Schaltbild einer Ausführungsform einer Zähler­ einheit gemäß der vorliegenden Erfindung;

Fig. 2 ein Schaltbild einer Ausführungsform eines Multiplexers von Fig. 1;

Fig. 3 ein Schaltbild einer Ausführungsform eines mehrstufigen Synchronzählers mit dem in Fig. 1 dargestellten Aufbau;

Fig. 4 Betriebs-Zeitablaufdiagramme für die Fig. 1 und 3;

Fig. 5 ein Schaltbild einer Synchronzählereinheit nach dem Stand der Technik;

Fig. 6 ein Schaltbild eines Synchronzählers entsprechend dem in Fig. 5 gezeigten Aufbau;

Fig. 7 Betriebs-Zeitablaufdiagramme für die Fig. 5 und 6.

Fig. 1 ist ein Schaltbild einer Zählereinheit, die einen Multiplexer aufweist, so daß das von außen zugeführte Adressensignal direkt den Übertrag fortpflanzen kann, ohne durch das Innere des Zählers während der Einstellung des äußeren Adressen­ signals hindurchgeführt zu werden. Auf diese Weise wird ein Hochfrequenzbetrieb infolge einer Verbesserung in bezug auf die Übertrag-Erzeugungszeit durchgeführt. In Fig. 1 ist zusätzlich der Multiplexer 60 vorgesehen, im Vergleich zu der in Fig. 5 gezeigten Anordnung. Wie aus dem Aufbau gemäß Fig. 1 wohlbekannt ist, empfängt der Multiplexer 60 das Signal SET und das Adressensignal Ai und gibt das Zählerausgangssignals CAi aus.

Fig. 2 ist ein Schaltbild, welches den Multiplexer 60 von Fig. 1 zeigt. Der Multiplexer 60 weist Übertragungs-Gates 82 und 84 auf. Das Übertragungs-Gate 82 empfängt das Signal SET an seinem Steuereingang und überträgt ein Zähler­ ausgangssignal CAi an einen Ausgangsknoten 88, wodurch der Übertrag i (carry i) ausgegeben wird, wenn das Signal SET sich im nichtaktiven Zustand befindet. Das Übertragungs- Gate 84 empfängt das Signal SET, und überträgt das Adressensignal Ai an den Ausgangsknoten 88, wodurch der Übertrag i ausgegeben wird, wenn das Signal SET sich in einem aktiven Zustand befindet. Diese Übertragungs-Gates 82 und 84 werden so betrieben, daß sie selektiv die Signale CAi und Ai in Abhängigkeit vom Zustand des Signals SET ausgeben.

Fig. 3 ist ein Schaltbild, welches einen mehrstufigen Synchronzähler 80 gemäß Fig. 1 zeigt. Der Aufbau von Fig. 3 wird unter Bezugnahme auf Fig. 2 erläutert. Der Ausgang des Synchronzählers 80, nämlich der Übertrag i, kann das Signal CAi oder das Adressensignal Ai sein.

Fig. 4 zeigt Betriebs-Zeitablaufdiagramme für die Fig. 1 und 3. In Fig. 4 stellt der Übertrag 0 ein Ausgangssignal des Synchronzählers dar, welcher das niedrigstwertigste Bit als Adressensignal A0 zugeführt bekommt, und der Übertrag 1 ist das Ausgangssignal des Synchronzählers, wenn das Adressensignal A1 eingegeben wird. Wie man leicht feststellt, wird die besondere Wirkung gemäß der vorliegenden Erfindung dadurch erhalten, wenn man die Zeit, zu welcher das Signal SET auf den Pegel H geschaltet wird, mit der Zeit vergleicht, wenn der Übertrag 0 und der Übertrag 1 beide auf den Pegel H geschaltet werden.

Der Betrieb des Synchronzählers 80 wird nachstehend beschrieben, unter Bezugnahme auf die Anordnungen gemäß Fig. 1, 2 und 3, und das Zeitablaufdiagramm von Fig. 4. Hierbei sind die Eingangssignale in den Fig. 1 bis 4 dieselben wie jene beim Stand der Technik, so daß nachstehend die Eingangssignale nicht erneut beschrieben werden. Wenn das Signal SET den Pegel H annimmt, während des Empfangs des äußeren Adressensignals A0 zur Zeit T1 von Fig. 4, so wird das in Fig. 2 gezeigte Übertragungs- Gate 84 eingeschaltet, und das dort gezeigte Übertragungs- Gate 82 ausgeschaltet. Dies führt dazu, daß das äußere Adressensignal A0 direkt auf den Übertrag 0 übertragen wird, über das Übertragungs-Gate 84. Das in Fig. 4 ge­ zeigte Signal CA0 nimmt den Pegel H ein, durch das Schalten des Signals SET auf den Pegel H. Hierbei nimmt der Schal­ tungsknoten N2 den Pegel L infolge des NOR-Gates 56 zum Zeitpunkt T1 an. Zu diesem Zeitpunkt wird das Übertragungs-Gate 62 ausgeschaltet, und das Übertragungs-Gate 66 eingeschaltet, so daß das Adressensignal A0 über das Übertragungs-Gate 58 in der ersten bzw. zweiten Zwischenspeicherschaltung 64 bzw. 68 zwischengespeichert wird. Das Signal CA0 nimmt, wie in Fig. 4 gezeigt, den Pegel H ein. Andererseits empfängt die Zähler­ einheit 80 von Fig. 3 das äußere Adressensignal auf dieselbe Weise wie voranstehend geschildert, und legt dann das Adres­ sensignal an das Übertrag-Erzeugungslogik-Gate an (dies betrifft die Inverter I1, . . ., I7, die NAND-Gates NAND1, . . ., NAND4, und die NOR-Gates NOR1, . . ., NOR3), über das Übertra­ gungs-Gate 84 des Multiplexers 60 von Fig. 2, so daß die Übertrag-Fortpflanzungszeit im Vergleich zum Stand der Technik verringert werden kann. Wenn das Adressensignal nicht von außen beispielsweise zum Zeitpunkt T3 von Fig. 4 angelegt wird, so nimmt darüber hinaus das Signal SET den Pegel L an, und das Übertragungs-Gate 84 wird ausgeschaltet bzw. das Übertragungs-Gate 82 eingeschaltet. Hierdurch wird der Zählvorgang ebenso wie beim Stand der Technik durchgeführt. Wie voranstehend erläutert pflanzen die äußeren Adressensignale direkt den Übertrag durch den Multiplexer 60 fort, ohne durch das Innere des Zählers während der Einstellung des äußeren Adressensignals zu gelangen. Mit einem derartigen Verfahren ist es möglich, das Problem zu lösen, daß ein Betrieb mit hoher Frequenz nicht durchgeführt werden kann, infolge der Übertrag-Fortpflanzungsverzögerung, wenn das äußere Adressensignal angelegt wird.

Wie voranstehend geschildert dient der Synchronzähler gemäß der vorliegenden Erfindung dazu, einen Übertrag-Fortpflan­ zungsvorgang mit hoher Geschwindigkeit durch den Multiplexer durchzuführen, wenn das externe Adressensignal angelegt wird. Infolge der Durchführung der Übertrags-Fortpflanzung bei hoher Geschwindigkeit wird deswegen ein hoher Wirkungsgrad erreicht, wodurch der Zählvorgang so durchgeführt werden kann, daß er auf den Systemtakt mit hoher Frequenz reagiert.

Claims (1)

1. Mehrstufiger Synchronzähler mit mehreren Zählern (80), von denen jeder einen Takteingang (CLK), einen Initialisierungsein­ gang (SET), einen Adresseneingang (Ai) und einen Übertrageingang (carry-in) besitzt sowie ferner ein internes Latch (64, 68), welches über eine Logikschaltung von den Signalen an den Eingängen ansteuerbar ist, um ein Zählerausgangssignal (CA_i) zu erzeugen, und weiterhin jeder Zähler einen Multiplexer (60) mit einem Ausgang und zwei Eingängen aufweist, wobei ein Eingang mit dem Zählerausgang verbunden ist, dadurch gekennzeichnet, daß der andere Eingang des Multiplexers (60) mit dem Adressen­ gang (Ai) verbunden ist, und der Ausgang des Multiplexers mit dem Übertrageingang des Zählers der nächsten Stufe verbunden ist, um in Abhängigkeit vom Zustand des Initialisierungssignals (SET) entweder das Adreßsignal (Ai) oder das Zählerausgangs­ signal (CA_i) auszugeben.