JP2557954B2

JP2557954B2 - プリセッタブルカウンタ

Info

Publication number: JP2557954B2
Application number: JP63163846A
Authority: JP
Inventors: 英二生田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-06-30
Filing date: 1988-06-30
Publication date: 1996-11-27
Anticipated expiration: 2011-11-27
Also published as: JPH0213126A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、高速のＮビットカウンタを構成するため
に使用して好適なプリセッタブルカウンタに関する。

「従来の技術」第５図は、従来用いられている先読みキャリー式の４
ビットのプリセッタブルカウンタの一例を示すものであ
る。この４ビットのプリセッタブルカウンタはＣ−MOS
で構成され、複数個カスケード接続されることにより、
Ｎビット（Ｎ＞４）のカウンタが構成される。

同図において、CE2はカウントイネーブル信号入力端
子であり、このカウントイネーブル信号入力端子CE2は
インバータI14を介してインバータI15,ノア回路NOR4,NO
R5およびNOR6の入力側に接続され、これらインバータI1
5、ノア回路NOR4,NOR5およびNOR6の出力側は、それぞれ
イクスクルーシブノア回路H1,H2,H3およびH4の入力側に
接続され、これらイクスクルーシブノア回路H1,H2,H3お
よびH4の出力側は、それぞれデータセレクタDS10,DS11,
DS12およびDS13のＡ側の入力端子に接続される。

また、P0,P1,P2およびP3は、それぞれプリセットデー
タ入力端子であり、これらプリセットデータ入力端子P
0,P1,P2およびP3は、それぞれデータセレクタDS10,DS1
1,DS12およびDS13のＢ側の入力端子に接続される。

また、PE2はロードイネーブル信号入力端子であり、
このロードイネーブル信号入力端子PE2は、バッファN3
を介して、データセレクタDS10,DS11,DS12およびDS13の
セレクト端子Ｓに接続される。これらデータセレクタDS
10,DS11,DS12およびDS13は、セレクト端子Ｓに低レベル
“0"および高レベル“1"の信号が供給されるとき、出力
端子Ｙには、それぞれＡ側およびＢ側の入力端子に供給
される信号が出力される。

これら、データセレクタDS10,DS11,DS12およびDS13の
出力端子Ｙは、それぞれＤフリップフロップDFF5,DFF6,
DFF7およびDFF8のＤ端子に接続される。

また、CK2はクロックが供給されるクロック入力端子
であり、このクロック入力端子CK2はバッファN2を介し
てＤフリップフロップDFF5,DFF6,DFF7およびDFF8のクロ
ック端子CKに接続される。

また、MR2はリセット信号入力端子であり、このリセ
ット信号入力端子MR2は、インバータI13を介して、Ｄフ
リップフロップDFF5,DFF6,DFF7およびDFF8のＲ端子に接
続される。

また、ＤフリップフロップDFF5,DFF6,DFF7およびDFF8
のＱ端子より、それぞれ出力端子Q0,Q1,Q2およびQ3が導
出されると共に、これらＤフリップフロップDFF5,DFF6,
DFF7およびDFF8の出力端子ＱはインバータI9,I10,I11お
よびI12を介してイクスクルーシブノア回路H1,H2,H3お
よびH4の入力側に接続される。

また、インバータI9の出力側はノア回路NOR4,NOR5お
よびNOR6の入力側に接続され、インバータI10の出力側
はノア回路NOR5およびNOR6に接続され、インバータI11
の出力側はノア回路NOR6に接続される。

また、インバータI14,I9,I10,I11およびI12の出力側
はキャリーを出力するノア回路NOR7の入力側に接続さ
れ、このノア回路NOR7の出力側よりキャリー出力端子TC
2が導出される。

以上の構成において、ロードイネーブル信号入力端子
PE2に低レベル“0"の信号が供給されると、データセレ
クタDS10,DS11,DS12およびDS13のセレクト端子Ｓには低
レベル“0"の信号が供給されるので、それぞれの出力端
子Ｙには、プリセットデータ入力端子P0,P1,P2およびP3
よりＢ側の入力端子に供給されるプリセットデータが出
力され、これらプリセットデータはＤフリップフロップ
DFF5,DFF6,DFF7およびDFF8のＤ端子に供給される。そし
て、これらプリセットデータは、次のクロックでＱ端子
に出力され、カウンタの出力として出力端子Q0,Q1,Q2お
よびQ3に供給される。

また、ロードイネーブル信号入力端子PE2に高レベル
“1"の信号が供給されると、データセレクタDS10,DS11,
DS12およびDS13のセレクト端子Ｓには高レベル“1"の信
号が供給されるので、それぞれの出力端子Ｙには、イク
スクルーシブノア回路H1,H2,H3およびH4の出力側よりＡ
側の入力端子に供給される内部で作成されたカウントデ
ータが出力され、これらカウントデータはＤフリップフ
ロップDFF5,DFF6,DFF7およびDFF8のＤ端子に供給され
る。そして、これらカウントデータは、次のクロックで
Ｑ端子に出力され、カウンタの出力として出力端子Q0,Q
1,Q2およびQ3に供給される。

ここで、カウントイネーブル信号入力端子CE2に低レ
ベル“0"の信号が供給されているときには、イクスクル
ーシブノア回路H1,H2,H3およびH4の一方の入力側には低
レベル“0"の信号が供給されるので、イクスクルーシブ
ノア回路H1,H2,H3およびH4の出力側には、Ｄフリップフ
ロップDFF5,DFF6,DFF7およびDFF8のＱ端子よりインバー
タI9,I10,I11およびI12を介して他方の入力側に供給さ
れるカウントデータの反転されたものが出力される。そ
して、これらデータはデータセレクタDS10,DS11,DS12お
よびDS13を介してＤフリップフロップDFF5,DFF6,DFF7お
よびDFF8のＤ端子に供給され、次のクロックでＱ端子に
出力され、カウントデータとして出力端子Q0,Q1,Q2およ
びQ3に供給される。したがってこのときには、カウンタ
はホールド状態となり、出力端子Q0,Q1,Q2およびQ3には
前のカウントデータと同じデータが出力される。

一方、カウントイネーブル信号入力端子CE2に高レベ
ル“1"の信号が供給されているときには、ノア回路NOR4
〜NOR6およびイクスクルーシブノア回路H1〜H4によって
１つずつカウントアップされたデータがイクスクルーシ
ブノア回路H1,H2,H3およびH4の出力側に得られる。そし
て、これらデータはデータセレクタDS10,DS11,DS12およ
びDS13を介してＤフリップフロップDFF5,DFF6,DFF7およ
びDFF8のＤ端子に供給され、次のクロックでＱ端子に出
力され、カウントデータとして出力端子Q0,Q1,Q2および
Q3に供給される。したがってこのときには、カウンタは
カウント状態となり、出力端子Q0,Q1,Q2およびQ3には順
次カウントアップされたデータが出力される。

また、出力端子Q0,Q1,Q2およびQ3に出力されるカウン
トデータが全て高レベル“1"で、かつカウントイネーブ
ル信号入力端子CE2に高レベル“1"の信号が供給される
とき、ノア回路NOR7の入力側に供給される信号は全て高
レベル“1"となるので、ノア回路NOR7の出力側には高レ
ベル“1"の信号が出力されて、キャリー出力端子TC2に
供給される。したがって、この出力端子TC2を別のカウ
ンタのカウントイネーブル信号入力端子CE2に接続して
おくと、この他のカウンタはカウント状態となる。つま
り、複数のカウンタがこのようにカスケード接続される
ことにより、Ｎビットカウンタが構成される。

「発明が解決しようとする課題」しかし、この第５図例のプリセッタブルカウンタの構
成によれば、キャリーを出力するノア回路NOR7が５入力
のノア回路であるため、キャリーが出力されるまでの遅
延時間が長くなり、全体としてのカウンタの動作速度が
おそくなり、かつ素子数も多くなるという欠点があっ
た。

「課題を解決するための手段」第１の発明に係るプリセッタブルカウンタは、Ｍビッ
トのカウンタを構成するＭ個のフリップフロップと、該
フリップフロップの出力に基づいて、カウントアップデ
ータを形成する論理回路と、上記各フリップフロップ毎
に設けられ、それぞれプリセットデータと上記カウント
アップデータの何れかを選択して、対応する上記フリッ
プフロップに出力するＭ個の第１データセレクタと、最
下位ビットのフリップフロップを除く上位（Ｍ−１）個
のフリップフロップの出力をその入力とし、本来キャリ
ーが出るべきクロックタイミングよりも一つ前のタイミ
ングでキャリー出力を出力するゲート回路と、該ゲート
回路の出力と固定レベルとをその入力とすると共に、上
記最下位ビットのフリップフロップの出力信号を制御入
力とし、該最下位ビットフリップフロップの出力変化タ
イミングに同期させて、上記ゲート回路のキャリー出力
を出力させる第２データセレクタとを設けて成ることを
特徴としたものである。

第２の発明に係るプリセッタブルカウンタは、Ｍビッ
トのカウンタを構成するＭ個のフリップフロップと、該
フリップフロップの出力に基づいて、カウントアップデ
ータを形成する論理回路と、上記各フリップフロップ毎
に設けられ、それぞれプリセットデータと上記カウント
アップデータの何れかを選択して対応する上記フリップ
フロップに出力するＭ個のデータセレクタと、最下位ビ
ットのフリップフロップを除く上位（Ｍ−１）個のフリ
ップフロップの出力をその入力とし、本来キャリーが出
るべきクロックタイミングよりも一つ前のタイミングで
キャリー出力を出力するゲート回路と、該ゲート回路の
出力を入力とすると共に、上記最下位ビットのフリップ
フロップの出力信号を制御入力とし、該最下位ビットフ
リップフロップの出力変化タイミングに同期させて上記
ゲート回路のキャリー出力を出力させるトランスファー
ゲートと、上記最下位ビットフリップフロップの出力を
その入力とし、上記トランスファーゲートオフ時に、そ
の出力を固定レベルとするためのトランジスタとを設け
て成ることを特徴としたものである。

［作用］上述第１または第２の発明においては、先読みキャリ
ーを出力する部分にデータセレクタまたはスイッチを設
け、それをカウンタLSB出力でセレクトまたはオンオフ
して、キャリーを出力させるようにしているので、高速
動作にすることが可能となる。

［実施例］以下、第１図を参照しながら、第１の発明の一実施例
について説明する。

この例は、Ｃ−MOSで構成される４ビットのプリセッ
タブルカウンタの例である。

同図において、CE1はカウントイネーブル信号入力端
子であり、このカウントイネーブル信号入力端子CE1
は、インバータ17を介してデータセレクタDS5,DS6,DS7
およびDS8のセレクト端子Ｓに接続される。これらデー
タセレクタDS5,DS6,DS7およびDS8は、セレクト端子Ｓに
低レベル“0"および高レベル“1"の信号が供給されると
き、反転出力端子には、それぞれＡ側およびＢ側の入
力端子に供給される信号が反転して出力される。これら
データセレクタDS5,DS6,DS7およびDS8の反転出力端子
は、それぞれデータセレクタDS1,DS2,DS3およびDS4のＢ
側の入力端子に接続される。

また、PA,PB,PCおよびPDは、それぞれプリセットデー
タ入力端子であり、このプリセットデータ入力端子PA,P
B,PCおよびPDは、それぞれデータセレクタDS1,DS2,DS3
およびDS4のＡ側の入力端子に接続される。

また、PE1はロードイネーブル信号入力端子であり、
このロードイネーブル信号入力端子PE1は、インバータI
6を介してデータセレクタDS1,DS2,DS3およびDS4のセレ
クト端子Ｓに接続される。これらデータセレクタDS1,DS
2,DS3およびDS4は、セレクト端子Ｓに低レベル“0"およ
び高レベル“1"の信号が供給されるとき、出力端子Ｙに
は、それぞれＡ側およびＢ側の入力端子に供給される信
号が出力される。これらデータセレクタDS1,DS2,DS3お
よびDS4の出力端子Ｙは、それぞれＤフリップフロップD
FF1,DFF2,DFF3およびDFF4のＤ端子に接続される。

また、CK1はクロックが供給されるクロック入力端子
であり、このクロック入力端子CK1はバッファN1を介し
てＤフリップフロップDFF1,DFF2,DFF3およびDFF4のクロ
ック端子CKに接続される。

また、MR1はリセット信号入力端子であり、このリセ
ット信号入力端子MR1は、インバータI5を介して、Ｄフ
リップフロップDFF1,DFF2,DFF3およびDFF4に接続され
る。

また、ＤフリップフロップDFF1,DFF2,DFF3およびDFF4
の端子より、それぞれインバータI1,I2,I3およびI4を
介して出力端子QA,QB,QCおよびQDが導出される。

また、ＤフリップフロップDFF1の端子は、データセ
レクタDS5のＡ側の入力端子およびノア回路NOR1の入力
側に接続されると共にインバータI21を介してデータセ
レクタDS5のＢ側の入力端子およびイクスクルーシブオ
ア回路G1の入力側に接続され、ＤフリップフロップDFF2
の端子は、データセレクタDS6のＡ側の入力端子に接
続されると共に、イクスクルーシブオア回路G1およびノ
ア回路NOR1の入力側に接続され、ＤフリップフロップDF
F3の端子は、データセレクタDS7のＡ側の入力端子に
接続されると共に、イクスクルーシブオア回路G2および
ノア回路NOR2の入力側に接続され、Ｄフリップフロップ
DFF4の端子は、データセレクタDS8のＡ側に入力端子
に接続されると共に、イクスクルーシブオア回路G3の入
力側に接続される。

そして、ノア回路NOR1の出力側は、イクスクルーシブ
オア回路G2の入力側に接続されると共にインバータI8を
介してノア回路NOR2の入力側に接続され、ノア回路NOR2
の出力側は、イクスクルーシブオア回路G3の入力側に接
続される。

イクスクルーシブオア回路G1,G2およびG3の出力側
は、それぞれデータセレクタDS6,DS7およびDS8のＢ側の
入力端子に接続される。

また、インバータI7の出力側およびＤフリップフロッ
プDFF2,DFF3,DFF4の端子は、ノア回路NOR3の入力側に
接続され、このノア回路NOR3の出力側は、データセレク
タDS9のＢ側の入力端子に接続される。

このデータセレクタDS9のＡ側の入力端子は接地さ
れ、そのセレクト端子ＳにはＤフリップフロップDFF1の
端子が接続される。このデータセレクタDS9は、セレ
クト端子Ｓに低レベル“0"および高レベル“1"の信号が
供給されるとき、出力端子Ｙには、それぞれＡ側および
Ｂ側の入力端子に供給される信号が出力される。そし
て、このデータセレクタDS9の出力端子Ｙよりキャリー
出力端子TC1が導出される。

なお、反転出力のデータセレクタDS5〜DS8は、夫々第
２図に示すように、Ｃ−MOSのトランスファーゲートで
構成したアナログスイッチS2,S3、インバータI16aおよ
びI16bを使用して構成される。また、データセレクタDS
1〜DS4は、夫々第３図に示すように、Ｃ−MOSのトラン
スファーゲートで構成したアナログスイッチS4,S5、イ
ンバータI17〜I20を使用して構成される。

このように、データセレクタDS1〜DS8は高速動作に適
したものとされる。また、反転出力のデータセレクタDS
5〜DS8を使用するのは、素子数を少なくするためであ
る。

以上の構成において、ロードイネーブル信号入力端子
PE1に低レベル“0"の信号が供給されると、データセレ
クタDS1,DS2,DS3およびDS4のセレクト端子Ｓには高レベ
ル“1"の信号が供給されるので、それぞれの出力端子Ｙ
には、プリセットデータ入力端子PA,PB,PCおよびPDより
Ａ側の入力端子に供給されるプリセットデータが出力さ
れ、これらプリセットデータは、ＤフリップフロップDF
F1,DFF2,DFF3およびDFF4のＤ端子に供給される。そし
て、これらプリセットデータは、次のクロックで端子
に反転されて出力され、さらにインバータI1,I2,I3およ
びI4で反転され、カウンタの出力として出力端子QA,QB,
QCおよびQDに供給される。

また、ロードイネーブル信号入力端子PE1に高レベル
“1"の信号が供給されると、データセレクタDS1,DS2,DS
3およびDS4のセレクト端子Ｓには低レベル“0"の信号が
供給されるので、それぞれの出力端子Ｙには、データセ
レクタDS5,DS6,DS7およびDS8の反転出力端子よりＢ側
の入力端子に供給される内部で作成されたカウントデー
タが出力され、ＤフリップフロップDFF1,DFF2,DFF3およ
びDFF4のＤ端子に供給される。そして、これらプリセッ
トデータは、次のクロックで端子に反転されて出力さ
れ、さらにインバータI1,I2,I3およびI4で反転され、カ
ウンタの出力として出力端子QA,QB,QCおよびQDに供給さ
れる。

ここで、カウントイネーブル信号入力端子CE1に低レ
ベル“0"の信号が供給されているときには、データセレ
クタDS5,DS6,DS7およびDS8のセレクト端子Ｓには高レベ
ル“1"の信号が供給されるので、それぞれの反転出力端
子には、ＤフリップフロップDFF1,DFF2,DFF3およびDF
F4の端子よりデータセレクタDS5,DS6,DS7およびDS8の
Ａ側の入力端子に供給されるデータの反転されたものが
得られる。そして、これらデータはデータセレクタDS1,
DS2,DS3およびDS4を介してＤフリップフロップDFF1,DFF
2,DFF3およびDFF4のＤ端子に供給され、次のクロックで
端子に反転されて出力され、さらにインバータI1,I2,
I3およびI4で反転され、カウンタの出力として出力端子
QA,QB,QCおよびQDに供給される。したがってこのときに
は、カウンタはホールド状態となり、出力端子QA,QB,QC
およびQDには前のカウントデータと同じデータが出力さ
れる。

一方、カウントイネーブル信号入力端子CE1に高レベ
ル“1"の信号が供給されているときには、イクスクルー
シブオア回路G1〜G3、ノア回路NOR1,NOR2およびインバ
ータI8によって１つずつカウントアップされたデータの
反転出力が、データセレクタDS5,DS6,DS7およびDS8のＢ
側の入力端子に供給され、その出力端子に反転されて
出力される。そして、これらデータは、データセレクタ
DS1,DS2,DS3およびDS4を介してＤフリップフロップDFF
1,DFF2,DFF3およびDFF4のＤ端子に供給され、つぎのク
ロックで端子に反転されて出力され、インバータI1,I
2,I3およびI4で反転されカウンタデータとして出力端子
QA,QB,QCおよびQDに供給される。したがってこのときに
は、カウンタはカウント状態となり、出力端子QA,QB,QC
およびQDには順次カウントアップされたデータが出力さ
れる。

また、15カウントのときＤフリップフロップDFF2,DFF
3およびDFF4の端子に出力されるデータが全て高レベ
ル“1"となり、カウントイネーブル信号入力端子CE1に
高レベル“1"の信号が供給されているときには、ノア回
路NOR3の出力側には、高レベル“1"の信号が出力され
る。そして、次のクロックで、ＤフリップフロップDFF1
の端子に出力されるデータが低レベル“0"となると
き、データセレクタDS9の出力端子Ｙには、ノア回路NOR
3よりＢ側の入力端子に供給される高レベル“1"のデー
タが出力されて、キャリー出力端子TC1に供給される。

したがって、このキャリー出力端子TC1を別のカウン
タのカウントイネーブル信号入力端子CE1に接続してお
くと、この他のカウンタはカウント状態となる。つま
り、カウンタがこのようにカスケード接続されることに
より、Ｎビットのカウンタが構成される。

なお、上述したようにノア回路NOR3の出力データが高
レベル“1"となるのは、次のクロックでＤフリップフロ
ップDFF1の端子に出力されるデータが低レベル“0"に
なるまでの時間でよいから、ノア回路NOR3での遅延時間
は何等問題とならない。

このように本例によれば、15カウントのとき、すなわ
ち出力端子QB,QCおよびQDにそれぞれ高レベル“1"のデ
ータが出力されるとき、ノア回路NOR3の出力データが高
レベル“1"となり、次のクロックで出力端子QAに高レベ
ル“1"のデータが出力されると同時に、データセレクタ
DS9で、このノア回路NOR3の出力データである高レベル
“1"のデータがセレクトされ、キャリー出力端子TC1に
供給されるので、ノア回路NOR3での遅延を問題とするこ
となく、高速動作をさせることができる。

また本例によれば、ノア回路NOR3は、４入力のノア回
路であると共に、トランスファーゲートを利用したデー
タセレクタDS1〜DS8が使用されるので、少ない素子数で
構成することができる。このように、本実施例（第１の
発明）は、第５図におけるNOR7で構成されていたキャリ
ー出力部を、NOR3とDS9で構成し、NOR3の入力としてDFF
2〜DFF4の出力（DFF1の出力は含まれない）を用
い、DS9の制御信号としてDFF1の出力を用いるもので
ある。

次に、第４図を参照しながら、第２の発明の一実施例
について説明する。この第４図例において、第１図例と
対応する部分には同一符号を付し、その詳細説明は省略
する。

同図において、ノア回路NOR3の出力側は、Ｃ−MOSの
トランスファーゲートで構成したアナログスイッチS1の
入力側に接続される。このアナログスイッチS1を構成す
るＰチャンネルMOSFET TP1のゲートには、Ｄフリップフ
ロップDFF1の端子が接続されると共に、Ｎチャンネル
MOSFET TN1のゲートには、インバータI21の出力側が接
続される。

また、このアナログスイッチS1の出力側は、レベル固
定用のＮチャンネルMOSFET TN2のドレイン−ソースを介
して接地される。このＮチャンネルMOSFET TN2のゲート
には、ＤフリップフロップDFF1の端子が接続される。

そして、アナログスイッチS1の出力側よりキャリー出
力端子TC1が導出される。

以上の構成において、カウント動作に係る部分は、第
１図例と同様に構成されるので、カウント動作は第１図
例と同様に行なわれる。

また、15カウントのとき、ＤフリップフロップDFF2,D
FF3およびDFF4の端子に出力されるデータがすべて高
レベル“1"となり、カウントイネーブル信号入力端子CE
1に高レベル“1"の信号が供給されているときには、ノ
ア回路NOR3の出力側には、高レベル“1"の信号が出力さ
れる。

このとき、ＤフリップフロップDFF1の端子には、高
レベル“1"の信号が出力されているので、アナログスイ
ッチS1はオフとなると共にＮチャンネルMOSFET TN2はオ
ンとなり、キャリー出力端子TC1には低レベル“0"のデ
ータが得られる。

そして、次のクロックで、ＤフリップフロップDFF1の
端子に出力されるデータが低レベル“0"となるとき、
アナログスイッチS1はオンとなると共にＮチャンネルMO
SFET TN2はオフとなり、ノア回路NOR3の出力側よりアナ
ログスイッチS1を介して、キャリー出力端子TC1には、
高レベル“1"のデータが供給される。さらに、次のクロ
ックで、ノア回路NOR3の入力データのいずれか１つが高
レベル“1"となるので、次の16カウントまでノア回路NO
R3の出力データは低レベル“0"となり、Ｄフリップフロ
ップDFF1の端子に出力されるデータが低レベル“0"と
なって、アナログスイッチS1がオンとなると共にＮチャ
ンネルMOSFET TN2がオフとなっても、キャリー出力端子
TC1には低レベル“0"のデータが得られる。

したがって、このキャリー出力端子TC1を別のカウン
タのカウントイネーブル信号入力端子CE1に接続してお
くと、この他のカウンタはカウント状態となる。つま
り、複数のカウンタがこのようにカスケード接続される
ことにより、Ｎビットのカウンタが構成される。

なお、このように本例においてもノア回路NOR3の出力
データが高レベル“1"となるのは、次のクロックでＤフ
リップフロップDFF1の端子に出力されるデータが低レ
ベル“0"になるまでの時間でよいから、ノア回路NOR3で
の遅延時間は何等問題とならない。

このように本例によれば、15カウントのとき、すなわ
ち出力端子QB,QCおよびQDにそれぞれ高レベル“1"のデ
ータが出力されるとき、ノア回路NOR3の出力データが高
レベル“1"となり、次のクロックで出力端子QAに高レベ
ル“1"のデータが出力されると同時に、アナログスイッ
チS1がオンとなり、キャリー出力端子TC1に高レベル
“1"のデータが供給されるので、ノア回路NOR3での遅延
を問題とすることなく、高速動作をさせることができ
る。

また本例によれば、ノア回路NOR3は、４入力のノア回
路であると共に、トランスファーゲートを利用したデー
タセレクタDS1〜DS8が使用されるので、少ない素子数で
構成することができる。このように、本実施例（第２の
発明）は、第５図におけるNOR7で構成されていたキャリ
ー出力部を、NOR3とTP1,TN1,TN2で構成し、NOR3の入力
としてDFF2〜DFF4の出力（DFF1の出力は含まれな
い）を用い、また、TP1等の制御信号としてDFF1の出
力を用いるものである。

なお、上述実施例によれば、４ビットのプリセッタブ
ルカウンタの例を示したものであるが、Ｍ（Ｍは整数）
ビットのものも同様に構成することができることは勿論
である。

「発明の効果」以上述べたように第１または第２の発明に係るプリセ
ッタブルカウンタによれば、先読みキャリーを出力する
部分にデータセレクタまたはスイッチを設け、それをカ
ウンタのLSB出力でセレクトまたはオンオフして、キャ
リーを出力されるようにしているので、キャリーを高速
で出力させることができ、カウンタを高速動作させるこ
とができる。

【図面の簡単な説明】

第１図は第１の発明の一実施例を示す構成図、第２図は
反転出力データセレクタの構成図、第３図はデータセレ
クタの構成図、第４図は第２の発明の一実施例を示す構
成図、第５図は従来例の構成図である。 CE1……カウントイネーブル信号入力端子 PE1……ロードイネーブル信号入力端子 PA〜PD……プリセットデータ入力端子 DS1〜DS9……データセレクタ DFF1〜DFF4……Ｄフリップフロップ NOR1〜NOR3……ノア回路 G1〜G3……イクスクルーシブオア回路 S1……アナログスイッチ QA〜QD……出力端子 TC1……キャリー出力端子

Claims

(57)【特許請求の範囲】

【請求項１】Ｍビットのカウンタを構成するＭ個のフリ
ップフロップと、該フリップフロップの出力に基づい
て、カウントアップデータを形成する論理回路と、上記
各フリップフロップ毎に設けられ、それぞれプリセット
データと上記カウントアップデータの何れかを選択し
て、対応する上記フリップフロップに出力するＭ個の第
１データセレクタと、最下位ビットのフリップフロップ
を除く上位（Ｍ−１）個のフリップフロップの出力をそ
の入力とし、本来キャリーが出るべきクロックタイミン
グよりも一つ前のタイミングでキャリー出力を出力する
ゲート回路と、該ゲート回路の出力と固定レベルとをそ
の入力とすると共に、上記最下位ビットのフリップフロ
ップの出力信号を制御入力とし、該最下位ビットフリッ
プフロップの出力変化タイミングに同期させて、上記ゲ
ート回路のキャリー出力を出力させる第２データセレク
タとを設けて成ることを特徴とするプリセッタブルカウ
ンタ。
【請求項２】Ｍビットのカウンタを構成するＭ個のフリ
ップフロップと、該フリップフロップの出力に基づい
て、カウントアップデータを形成する論理回路と、上記
各フリップフロップ毎に設けられ、それぞれプリセット
データと上記カウントアップデータの何れかを選択して
対応する上記フリップフロップに出力するＭ個のデータ
セレクタと、最下位ビットのフリップフロップを除く上
位（Ｍ−１）個のフリップフロップの出力をその入力と
し、本来キャリーが出るべきクロックタイミングよりも
一つ前のタイミングでキャリー出力を出力するゲート回
路と、該ゲート回路の出力を入力とすると共に、上記最
下位ビットのフリップフロップの出力信号を制御入力と
し、該最下位ビットフリップフロップの出力変化タイミ
ングに同期させて上記ゲート回路のキャリー出力を出力
させるトランスファーゲートと、上記最下位ビットフリ
ップフロップの出力をその入力とし、上記トランスファ
ーゲートオフ時に、その出力を固定レベルとするための
トランジスタとを設けて成ることを特徴とするプリセッ
タブルカウンタ。