JPS5837730B2 - カウンタカイロ - Google Patents
カウンタカイロInfo
- Publication number
- JPS5837730B2 JPS5837730B2 JP4218275A JP4218275A JPS5837730B2 JP S5837730 B2 JPS5837730 B2 JP S5837730B2 JP 4218275 A JP4218275 A JP 4218275A JP 4218275 A JP4218275 A JP 4218275A JP S5837730 B2 JPS5837730 B2 JP S5837730B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- digit
- counter
- count control
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明は、カウンタ回路に関し、カウント制御回路が例
えば金属一酸化物一半導体（ＭＯＳ）構造で作られるよ
うな同期式カウンタ回路に関するものである。
えば金属一酸化物一半導体（ＭＯＳ）構造で作られるよ
うな同期式カウンタ回路に関するものである。
第１図は従来形の同期式カウンタ回路を示した回路図で
、１ｌは１桁目のフリツプ・フロツプ回路（以下ＦＦと
略す）、２′は２桁目のＦＦ、３′は３桁目のＦＦ，４
’はｎ桁目のＦＦ、５′は２人力のＡＮＤ回路、６／は
３人力のＡＮＤ回路、７′は４人力のＡＮＤ回路、８′
はｎ入力のＡＮＤ回路，Ｃｌｏｃｋはクロツク入力、Ｃ
Ｅ’はＦＦのカウント制御（イネーブル）端子であり、
各ＡＮＤ回路の入力端には、その出力がカウント制御端
子ＣＥ’に接続したＦＦより前桁の全てのＦＦの出力と
カウント制御信号が加わるように接続されている。
、１ｌは１桁目のフリツプ・フロツプ回路（以下ＦＦと
略す）、２′は２桁目のＦＦ、３′は３桁目のＦＦ，４
’はｎ桁目のＦＦ、５′は２人力のＡＮＤ回路、６／は
３人力のＡＮＤ回路、７′は４人力のＡＮＤ回路、８′
はｎ入力のＡＮＤ回路，Ｃｌｏｃｋはクロツク入力、Ｃ
Ｅ’はＦＦのカウント制御（イネーブル）端子であり、
各ＡＮＤ回路の入力端には、その出力がカウント制御端
子ＣＥ’に接続したＦＦより前桁の全てのＦＦの出力と
カウント制御信号が加わるように接続されている。
この構或において、カウント制御信号の送りは、ある桁
の前の全てのＦＦ出力Ｑが゛ｔ１ ” （逆カウンタの
ときは゛’ ｏ ” ）のときその桁のＦＦを反転させ
る。
の前の全てのＦＦ出力Ｑが゛ｔ１ ” （逆カウンタの
ときは゛’ ｏ ” ）のときその桁のＦＦを反転させ
る。
このような回路構或にすると、ｎ段のカウンタではｎ桁
目のカウント制御信号を作るゲートはｎ入力のＡＮＤ回
路が必要となるほか、配線の設計が面倒となる欠点があ
る。
目のカウント制御信号を作るゲートはｎ入力のＡＮＤ回
路が必要となるほか、配線の設計が面倒となる欠点があ
る。
そこで第２図に示す構威が考えられる。
同図に於いて、１は１桁目のＦＦ、２は２桁目のＦＦ、
３は３桁目のＦＦ、４はｎ桁目のＦＦ、５〜８は２人力
のＡＮＤ回路である。
３は３桁目のＦＦ、４はｎ桁目のＦＦ、５〜８は２人力
のＡＮＤ回路である。
ＡＮＤ回路５はＦＦ２と、ＡＮＤ回路６はＦＦ３という
ように、各ＡＮＤ回路はそれぞれの桁のＦＦと対をなし
ており，かつ入力端にそれぞれの論理回路の対をなすＦ
Ｆの前桁のＦＦ出力Ｑと、前桁のＦＦに対のＡＮＤ回路
の出力信号とが加えられ、その出力端はそれと対をなす
ＦＦのカウント制御端子ＣＥと接続する。
ように、各ＡＮＤ回路はそれぞれの桁のＦＦと対をなし
ており，かつ入力端にそれぞれの論理回路の対をなすＦ
Ｆの前桁のＦＦ出力Ｑと、前桁のＦＦに対のＡＮＤ回路
の出力信号とが加えられ、その出力端はそれと対をなす
ＦＦのカウント制御端子ＣＥと接続する。
モしてカウンタのカウント制御信号の送りは、従来のカ
ウンタと同様ある桁の前の全てのＦＦ出力Ｑが″１”の
とき、その桁のＦＦを反転させる。
ウンタと同様ある桁の前の全てのＦＦ出力Ｑが″１”の
とき、その桁のＦＦを反転させる。
第２図示の如きカウンタを全てＭＯＳ構造で構戒する場
合、各桁のＦＦと対をなす２人力ＡＮＤ回路は第３図の
如く、２人力のＮＡＮＤ回路２０とインバータ２１との
組合せによって構成する。
合、各桁のＦＦと対をなす２人力ＡＮＤ回路は第３図の
如く、２人力のＮＡＮＤ回路２０とインバータ２１との
組合せによって構成する。
したがってｎ桁目までのカウンタ制御を行なうには２Ｘ
ｎ段の論理回路を信号が通過することになる。
ｎ段の論理回路を信号が通過することになる。
ｎが大きくなるとカウント制御信号の送りの遅れで、そ
のカウント周波数を高くすることができない欠点がある
。
のカウント周波数を高くすることができない欠点がある
。
本発明は、前述の如き欠点を改善したもので、その目的
は、簡単な構成によりカウント周波数を高くし得るよう
にすることにある。
は、簡単な構成によりカウント周波数を高くし得るよう
にすることにある。
以下実施例について詳細に説明する。
第４図は本発明の実施例を示し、同図において、３０は
１桁目のＦＦ、３１は２桁目のＦＦ、３２は３桁目のＦ
Ｆ、３３はｎ桁目のＦＦ、３４，３７は２人力のＮＡＮ
Ｄ回路、３６．３９は２人力のＮＯＲ回路、３５．３８
はインバータであり、各ＦＦは、例えば奇数桁目がＮＡ
ＮＤ回路とインバータからなる論理回路と対をなし、例
えば偶数桁目がＮＯＲ回路のみの論理回路と対をなして
いる。
１桁目のＦＦ、３１は２桁目のＦＦ、３２は３桁目のＦ
Ｆ、３３はｎ桁目のＦＦ、３４，３７は２人力のＮＡＮ
Ｄ回路、３６．３９は２人力のＮＯＲ回路、３５．３８
はインバータであり、各ＦＦは、例えば奇数桁目がＮＡ
ＮＤ回路とインバータからなる論理回路と対をなし、例
えば偶数桁目がＮＯＲ回路のみの論理回路と対をなして
いる。
なお、ｎ桁目のＦＦが奇数桁目のときこれと対をなす論
理回路は点線で示すＮＡＮＤ回路４０とインバータ４１
との組み合せとなる。
理回路は点線で示すＮＡＮＤ回路４０とインバータ４１
との組み合せとなる。
そして奇数桁目の各ＮＡＮＤ回路の入力端はそれと対を
なすＦＦのＦＦ出力Ｑと、前桁のＦＦと対をなすＮＯＲ
回路の出力信号が加えられ、その出力端はインバータを
介して次桁のＦＦのカウント制御端子ＣＥと接続する。
なすＦＦのＦＦ出力Ｑと、前桁のＦＦと対をなすＮＯＲ
回路の出力信号が加えられ、その出力端はインバータを
介して次桁のＦＦのカウント制御端子ＣＥと接続する。
また偶数番目の各ＮＯＲ回路の入力端はそれと対をなす
ＦＦの出力Ｑと前桁のＦＦと対をなすＮＡＮＤ回路の出
力信号が加えられ、その出力端は直接ＦＦのカウント制
御端子ＣＥに接続する。
ＦＦの出力Ｑと前桁のＦＦと対をなすＮＡＮＤ回路の出
力信号が加えられ、その出力端は直接ＦＦのカウント制
御端子ＣＥに接続する。
カウント制御信号の送りは従来の同期弐カウンタ回路と
同様、ある桁の前の全てのＦＦ出力が゜′１″のときそ
の桁のＦＦを反転させるが、この実施例では、カウント
制御信号の送りを１桁おきに逆転させて送るので、通過
するゲート数は第２図に示す構威に比較して半分でよい
ので、これに比べて使用周波数の上限を上げることがで
きる。
同様、ある桁の前の全てのＦＦ出力が゜′１″のときそ
の桁のＦＦを反転させるが、この実施例では、カウント
制御信号の送りを１桁おきに逆転させて送るので、通過
するゲート数は第２図に示す構威に比較して半分でよい
ので、これに比べて使用周波数の上限を上げることがで
きる。
第５図は第４図の同期弐カウンタ回路の具体例を示す。
同図において、ＩＮ１〜ＩＮｓはデータ入力、Ｐ． Ｃ
．はパラレルロード、Ｃｌｏｃｋはクロツク入力、Ｑ１
〜Ｑ３はカウンタ出力である。
．はパラレルロード、Ｃｌｏｃｋはクロツク入力、Ｑ１
〜Ｑ３はカウンタ出力である。
又、ＮＯＲＩは、１桁目の入力論理回路。
ＮＡＮＤ１は１桁目のＦＦと対をなす論理回路、ＮＯＲ
２は２桁目のＦＦと対をなす論理回路、ＮＡＮＤ２は３
桁目のＦＦと対をなす論理回路である。
２は２桁目のＦＦと対をなす論理回路、ＮＡＮＤ２は３
桁目のＦＦと対をなす論理回路である。
図中における一点鎖線が各桁のＦＦと論理回路の対から
なるブロックを示す。
なるブロックを示す。
この結果各論理回路からの出力は常に一つとなり、集積
回路の構或を簡略化し、製作を容易にする。
回路の構或を簡略化し、製作を容易にする。
以上説明したように、本発明によれば、カウンタを構威
するＦＦのカウント制御回路は２人力の論理回路で構成
できるので、カウント制御回路が簡単になり、その配線
及び素子配置のパターンも実施例においては２種類のパ
ターンで良いため任意の段数のカウンタを容易に設計す
ることができる。
するＦＦのカウント制御回路は２人力の論理回路で構成
できるので、カウント制御回路が簡単になり、その配線
及び素子配置のパターンも実施例においては２種類のパ
ターンで良いため任意の段数のカウンタを容易に設計す
ることができる。
また配線及び素子配置のパターンの種類及び数が少ない
ので、大規模な半導体集積回路のマスク・レイアウトが
非常に楽になり、ＣＡＤシステムを用いたマスク・レイ
アウトに特に有効である。
ので、大規模な半導体集積回路のマスク・レイアウトが
非常に楽になり、ＣＡＤシステムを用いたマスク・レイ
アウトに特に有効である。
第１図及び第２図は従来の同期式カウンタ回路の要部回
路図、第３図は第２図におけるＡＮＤ回路の構成説報図
、第４図は本発明の実施例の要部回路図、第５図は本発
明の実施例の一部を詳細に示す回路図である。 図において、１，２，３，４，３０，３１ ，３２ ，
３３はＦＦ、５，６，７，８はＡＮＤ回路、３４，３７
，４０はＮＡＮＤ回路、３６ ，３９はＮＯＲ回路、１
，３５，３８，４１はインバータを示す。
路図、第３図は第２図におけるＡＮＤ回路の構成説報図
、第４図は本発明の実施例の要部回路図、第５図は本発
明の実施例の一部を詳細に示す回路図である。 図において、１，２，３，４，３０，３１ ，３２ ，
３３はＦＦ、５，６，７，８はＡＮＤ回路、３４，３７
，４０はＮＡＮＤ回路、３６ ，３９はＮＯＲ回路、１
，３５，３８，４１はインバータを示す。
Claims (1)
- １ ｌ桁分のフリツプ・フロツプ回路と、１桁おきにナ
ンド回路又はノア回路の２人力の論理回路とを対とし、
該論理回路の入力端にフリップ・フロツプ回路出力信号
と前桁の論理回路の出力信号とを加え、該論理回路の出
力端信号を次桁のフリツプ・フロツプ回路のカウント制
御端子に加え、且つ該カウント制御端子に加えるカウン
ト制御信号の送りを１桁おきに逆転させる構戊としたこ
とを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218275A JPS5837730B2 (ja) | 1975-04-09 | 1975-04-09 | カウンタカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218275A JPS5837730B2 (ja) | 1975-04-09 | 1975-04-09 | カウンタカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51117564A JPS51117564A (en) | 1976-10-15 |
| JPS5837730B2 true JPS5837730B2 (ja) | 1983-08-18 |
Family
ID=12628840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218275A Expired JPS5837730B2 (ja) | 1975-04-09 | 1975-04-09 | カウンタカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837730B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340832U (ja) * | 1989-08-31 | 1991-04-19 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425058U (ja) * | 1977-07-21 | 1979-02-19 |
-
1975
- 1975-04-09 JP JP4218275A patent/JPS5837730B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340832U (ja) * | 1989-08-31 | 1991-04-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51117564A (en) | 1976-10-15 |
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