JPH0552529B2 - - Google Patents
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- JPH0552529B2 JPH0552529B2 JP59074820A JP7482084A JPH0552529B2 JP H0552529 B2 JPH0552529 B2 JP H0552529B2 JP 59074820 A JP59074820 A JP 59074820A JP 7482084 A JP7482084 A JP 7482084A JP H0552529 B2 JPH0552529 B2 JP H0552529B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
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- Computer Hardware Design (AREA)
- Mathematical Optimization (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型金属−酸化物−半導体
（CMOS）技術を使用して構成された排他的オア
ゲートまたは排他的ノアゲートを使用して構成し
たCMOS全加算器に関するものである。以下の
説明においてはそれらのゲートはそれぞれ
EXORおよびEXNORと略称する。
（CMOS）技術を使用して構成された排他的オア
ゲートまたは排他的ノアゲートを使用して構成し
たCMOS全加算器に関するものである。以下の
説明においてはそれらのゲートはそれぞれ
EXORおよびEXNORと略称する。
相補型金属−酸化物−半導体（CMOS）技術
によつて構成され、第１の入力端子の第１のサブ
入力端子およびそれと関連する第２のサブ入力端
子を備え、それら２個のサブ入力端子にデジタル
信号の１つがそれぞれ非反転形式および反転形式
で供給され、また第２の入力端子を備え、それに
他のデジタル信号が非反転形式で供給され、第１
乃至第４のトランジスタを具備し、第１のトラン
ジスタは一方の導電型であつて、そのゲートは排
他的オアの場合には前記第１のサブ入力端子に、
排他的ノアの場合には第２のサブ入力端子に接続
され、第２のトランジスタはそのゲートが排他的
オアの場合には前記第２のサブ入力端子に、排他
的ノアの場合には前記第１のサブ入力端子に接続
され、第３のトランジスタは他方の導電型であつ
て、そのゲートは前記第２の入力端子に接続さ
れ、第４のトランジスタは前記一方の導電型であ
り、これら４個のトランジスタのチヤンネルの一
端はゲート回路の出力端子に接続され、第２のト
ランジスタのチヤンネルの出力端子と接続されて
いない側のチヤンネル端子は第２の入力端子に接
続され、第３のトランジスタの対応するチヤンネ
ル端子は第１の入力端子のサブ入力端子の一方に
接続されている排他的オアおよび排他的ノアゲー
トはそれぞれ西ドイツ特許DE2165160C2号明細
書（特に第４Ａ図）および西ドイツ公開特許公報
DE2165162B2号（特に第４Ａ図）に示されてい
る。従来技術における両ゲートのそれぞれの装置
は５個のトランジスタを有しており、それらのト
ランジスタのうちの１個はそのチヤンネルの１端
が直流電源端子に接続されている。
によつて構成され、第１の入力端子の第１のサブ
入力端子およびそれと関連する第２のサブ入力端
子を備え、それら２個のサブ入力端子にデジタル
信号の１つがそれぞれ非反転形式および反転形式
で供給され、また第２の入力端子を備え、それに
他のデジタル信号が非反転形式で供給され、第１
乃至第４のトランジスタを具備し、第１のトラン
ジスタは一方の導電型であつて、そのゲートは排
他的オアの場合には前記第１のサブ入力端子に、
排他的ノアの場合には第２のサブ入力端子に接続
され、第２のトランジスタはそのゲートが排他的
オアの場合には前記第２のサブ入力端子に、排他
的ノアの場合には前記第１のサブ入力端子に接続
され、第３のトランジスタは他方の導電型であつ
て、そのゲートは前記第２の入力端子に接続さ
れ、第４のトランジスタは前記一方の導電型であ
り、これら４個のトランジスタのチヤンネルの一
端はゲート回路の出力端子に接続され、第２のト
ランジスタのチヤンネルの出力端子と接続されて
いない側のチヤンネル端子は第２の入力端子に接
続され、第３のトランジスタの対応するチヤンネ
ル端子は第１の入力端子のサブ入力端子の一方に
接続されている排他的オアおよび排他的ノアゲー
トはそれぞれ西ドイツ特許DE2165160C2号明細
書（特に第４Ａ図）および西ドイツ公開特許公報
DE2165162B2号（特に第４Ａ図）に示されてい
る。従来技術における両ゲートのそれぞれの装置
は５個のトランジスタを有しており、それらのト
ランジスタのうちの１個はそのチヤンネルの１端
が直流電源端子に接続されている。
この発明の目的は、従来の装置に比較して必要
なトランジスタの数を少なくすることのできる
EXORおよびEXNORを使用して構成したCMOS
全加算器を提供することである。
なトランジスタの数を少なくすることのできる
EXORおよびEXNORを使用して構成したCMOS
全加算器を提供することである。
［課題解決のための手段］
本発明は、加算されるべき第１の信号のための
第１の入力部と、加算されるべき第２の信号のた
めの第２の入力部と、非反転キヤリ入力信号のた
めのキヤリ入力部と、加算されるべき第１および
第２の信号をそれぞれ供給される第１の入力部お
よび第２の入力部を有する第１の排他的オアゲー
トと、第１の入力部が第１の排他的オアゲートの
出力部に接続され、第２の入力部がキヤリ入力部
に接続され、その出力部が合計出力部である第２
の排他的オアゲートと、入力部が第１の排他的オ
アゲートの出力に接続されている静止形インバー
タと、第１のクロツク入力部が第１の排他的オア
ゲートの出力部に接続され、第２のクロツク入力
部が静止形インバータの出力部に接続され、出力
部がキヤリ出力部であり、そのスイツチング路が
キヤリ出力部と第１の排他的オアゲートの入力部
との間に接続されている伝送ゲートとを具備して
いるCMOS全加算器段を有するCMOS全加算器
において、各排他的オアゲートの第１の入力部
は、加算されるべき信号の一方が非反転形態およ
び反転形態でそれぞれ供給される第１のサブ入力
部および第２のサブ入力部により構成され、加算
されるべき他方の信号が非反転形態で第２の入力
部に供給され、各排他的オアゲートは、ゲート電
極が第１のサブ入力部に接続され、出力部に接続
されていないチヤンネル端子が第２の入力部に接
続されている第１の導電型の第１のトランジスタ
と、ゲート電極が第２のサブ入力部に接続され、
出力部に接続されていないチヤンネル端子が第２
の入力部に接続されている第２のトランジスタ
と、ゲート電極が第２の入力部に接続され、出力
部に接続されていないチヤンネル端子が第２のサ
ブ入力部に接続されている第２の導電型の第３の
トランジスタと、ゲート電極が第２の入力部に接
続され、出力部に接続されていないチヤンネル端
子が第１のサブ入力部に接続されている第１の導
電型の第４のトランジスタとを具備し、それら第
１乃至第４のトランジスタのチヤンネルの出力部
に接続される端子は排他的オアゲートの出力部に
接続され、さらに、第２の排他的オアゲートの第
１のサブ入力部と第２のサブ入力部とは一方が第
１の排他的オアゲートの出力部に接続され、他方
が静止形インバータの出力部に接続され、クロツ
クドインバータの信号入力部がキヤリ入力部に接
続され、クロツクドインバータの第１のクロツク
入力部が第１の排他的オアゲートの出力部に接続
され、第２のクロツク入力部が静止形インバータ
の出力部に接続され、クロツクドインバータの出
力部がキヤリ出力部に接続され、伝送ゲートのス
イツチング路が第１の排他的オアゲートの入力部
のいずれかとキヤリ出力部との間に接続されてい
ることを特徴とする。
第１の入力部と、加算されるべき第２の信号のた
めの第２の入力部と、非反転キヤリ入力信号のた
めのキヤリ入力部と、加算されるべき第１および
第２の信号をそれぞれ供給される第１の入力部お
よび第２の入力部を有する第１の排他的オアゲー
トと、第１の入力部が第１の排他的オアゲートの
出力部に接続され、第２の入力部がキヤリ入力部
に接続され、その出力部が合計出力部である第２
の排他的オアゲートと、入力部が第１の排他的オ
アゲートの出力に接続されている静止形インバー
タと、第１のクロツク入力部が第１の排他的オア
ゲートの出力部に接続され、第２のクロツク入力
部が静止形インバータの出力部に接続され、出力
部がキヤリ出力部であり、そのスイツチング路が
キヤリ出力部と第１の排他的オアゲートの入力部
との間に接続されている伝送ゲートとを具備して
いるCMOS全加算器段を有するCMOS全加算器
において、各排他的オアゲートの第１の入力部
は、加算されるべき信号の一方が非反転形態およ
び反転形態でそれぞれ供給される第１のサブ入力
部および第２のサブ入力部により構成され、加算
されるべき他方の信号が非反転形態で第２の入力
部に供給され、各排他的オアゲートは、ゲート電
極が第１のサブ入力部に接続され、出力部に接続
されていないチヤンネル端子が第２の入力部に接
続されている第１の導電型の第１のトランジスタ
と、ゲート電極が第２のサブ入力部に接続され、
出力部に接続されていないチヤンネル端子が第２
の入力部に接続されている第２のトランジスタ
と、ゲート電極が第２の入力部に接続され、出力
部に接続されていないチヤンネル端子が第２のサ
ブ入力部に接続されている第２の導電型の第３の
トランジスタと、ゲート電極が第２の入力部に接
続され、出力部に接続されていないチヤンネル端
子が第１のサブ入力部に接続されている第１の導
電型の第４のトランジスタとを具備し、それら第
１乃至第４のトランジスタのチヤンネルの出力部
に接続される端子は排他的オアゲートの出力部に
接続され、さらに、第２の排他的オアゲートの第
１のサブ入力部と第２のサブ入力部とは一方が第
１の排他的オアゲートの出力部に接続され、他方
が静止形インバータの出力部に接続され、クロツ
クドインバータの信号入力部がキヤリ入力部に接
続され、クロツクドインバータの第１のクロツク
入力部が第１の排他的オアゲートの出力部に接続
され、第２のクロツク入力部が静止形インバータ
の出力部に接続され、クロツクドインバータの出
力部がキヤリ出力部に接続され、伝送ゲートのス
イツチング路が第１の排他的オアゲートの入力部
のいずれかとキヤリ出力部との間に接続されてい
ることを特徴とする。
このような構成によれば各段の排他的オアゲー
トは４個のトランジスタによつて構成することが
できるために全体で必要なトランジスタの数を少
なくすることができ、半導体チツプの所要面積が
節減される。
トは４個のトランジスタによつて構成することが
できるために全体で必要なトランジスタの数を少
なくすることができ、半導体チツプの所要面積が
節減される。
本発明の第１の実施態様では、加算器段におけ
る伝送ゲートのスイツチン路のキヤリ出力部に接
続されていない端子が第１の排他的オアゲートの
第２のサブ入力部に接続され、第２の排他的オア
ゲートの第１のサブ入力部が第１の排他的オアゲ
ートの出力部に接続され、第２の排他的オアゲー
トの第２のサブ入力部が静止形インバータの出力
部に接続されている。
る伝送ゲートのスイツチン路のキヤリ出力部に接
続されていない端子が第１の排他的オアゲートの
第２のサブ入力部に接続され、第２の排他的オア
ゲートの第１のサブ入力部が第１の排他的オアゲ
ートの出力部に接続され、第２の排他的オアゲー
トの第２のサブ入力部が静止形インバータの出力
部に接続されている。
第２の実施態様では、加算器段における伝送ゲ
ートのスイツチング路のキヤリ出力部に接続され
ていない端子が第１の排他的オアゲートの第１の
サブ入力部に接続され、第２の排他的オアゲート
の第１のサブ入力部が静止形インバータの出力部
に接続され、第２の排他的オアゲートの第２のサ
ブ入力部が第１の排他的オアゲートの出力部に接
続され静止形インバータの出力部に接続されて第
２の排他的オアゲートが排他的ノアとして動作す
るように構成されている。
ートのスイツチング路のキヤリ出力部に接続され
ていない端子が第１の排他的オアゲートの第１の
サブ入力部に接続され、第２の排他的オアゲート
の第１のサブ入力部が静止形インバータの出力部
に接続され、第２の排他的オアゲートの第２のサ
ブ入力部が第１の排他的オアゲートの出力部に接
続され静止形インバータの出力部に接続されて第
２の排他的オアゲートが排他的ノアとして動作す
るように構成されている。
さらに、これら第１と第２の実施態様の加算器
段が縦続的に交互に接続されてCMOS並列全加
算器を構成することは特に好ましい。このような
構成によれば各段のキヤリ信号がただ１個のイン
バータしか含まないCMOS並列全加算器を構成
することができるためキヤリ発生に必要な時間が
短く高速の動作が可能である。
段が縦続的に交互に接続されてCMOS並列全加
算器を構成することは特に好ましい。このような
構成によれば各段のキヤリ信号がただ１個のイン
バータしか含まないCMOS並列全加算器を構成
することができるためキヤリ発生に必要な時間が
短く高速の動作が可能である。
以下添付図面を参照に詳細に説明する。
まず第１図および第２図によつて本発明と従来
技術の装置との差異について説明する。EXOR
およびEXNORは４個のトランジスタｔ１，ｔ
２，ｔ３，ｔ４により構成され、その中の２個の
トランジスタｔ１，ｔ４は一方の導電型であり
（第１図においてはそれらはｐチヤンネル装置と
仮定する。カツコ中の文字ｎはそれらがｎチヤン
ネル装置であつてもよいことを示している。）他
の２個のトランジスタｔ２，ｔ３は他方の導電型
である（すなわちｎチヤンネル装置であり、カツ
コ中の文字ｐはｐ導電型でもよいことを示してい
る）。したがつて、本発明はその特徴の一つとし
て従来技術において一方の導電型であつた第２の
トランジスタｔ２は他方の導電型であることで従
来技術と異なつている。
技術の装置との差異について説明する。EXOR
およびEXNORは４個のトランジスタｔ１，ｔ
２，ｔ３，ｔ４により構成され、その中の２個の
トランジスタｔ１，ｔ４は一方の導電型であり
（第１図においてはそれらはｐチヤンネル装置と
仮定する。カツコ中の文字ｎはそれらがｎチヤン
ネル装置であつてもよいことを示している。）他
の２個のトランジスタｔ２，ｔ３は他方の導電型
である（すなわちｎチヤンネル装置であり、カツ
コ中の文字ｐはｐ導電型でもよいことを示してい
る）。したがつて、本発明はその特徴の一つとし
て従来技術において一方の導電型であつた第２の
トランジスタｔ２は他方の導電型であることで従
来技術と異なつている。
本発明の別の特徴によれば従来技術の装置と異
なつて第４のトラジスタｔ４のゲートは第１のサ
ブ入力端子ｘにではなく、第２の入力端子ｙに接
続されている。さらにトランジスタｔ４のチヤン
ネルの出力端子に結合されない端子はEXORの
場合には第１のサブ入力端子ｘに、そして
EXNORの場合には第２のサブ入力端子に接続
され、従来技術における装置のように第２の入力
端子ｙに接続されることはない。
なつて第４のトラジスタｔ４のゲートは第１のサ
ブ入力端子ｘにではなく、第２の入力端子ｙに接
続されている。さらにトランジスタｔ４のチヤン
ネルの出力端子に結合されない端子はEXORの
場合には第１のサブ入力端子ｘに、そして
EXNORの場合には第２のサブ入力端子に接続
され、従来技術における装置のように第２の入力
端子ｙに接続されることはない。
本発明のさらに別の特徴によれば第１のトラン
ジスタｔ１のゲートは、従来技術の装置のように
第４のトランジスタｔ４のゲートに接続されるの
ではなく、第４のトランジスタｔ４のチヤンネル
の前記端子（サブ入力端子に接続される端子）に
接続される。第１のトランジスタｔ１の出力端子
と接続されない側のチヤンネル端子は従来技術の
装置のように前述の第５のトランジスタのゲート
−ソース路を通るのではなく、直接第２の入力端
子ｙに接続される。EXORの場合には第３のト
ランジスタｔ３の出力端子に接続されない側のチ
ヤンネル端子は、従来技術の装置のように第１の
サブ入力端子ではなく第２のサブ入力端子ｘに接
続される。
ジスタｔ１のゲートは、従来技術の装置のように
第４のトランジスタｔ４のゲートに接続されるの
ではなく、第４のトランジスタｔ４のチヤンネル
の前記端子（サブ入力端子に接続される端子）に
接続される。第１のトランジスタｔ１の出力端子
と接続されない側のチヤンネル端子は従来技術の
装置のように前述の第５のトランジスタのゲート
−ソース路を通るのではなく、直接第２の入力端
子ｙに接続される。EXORの場合には第３のト
ランジスタｔ３の出力端子に接続されない側のチ
ヤンネル端子は、従来技術の装置のように第１の
サブ入力端子ではなく第２のサブ入力端子ｘに接
続される。
以下添付図面について最初に述べたような従来
技術の装置との差異について考慮することなく詳
細に説明する。第１図および第２図の２個のゲー
ト回路のそれぞれの第１の入力端子は第１のサブ
入力端子ｘと第２のサブ入力端子に分けられて
おり、それら２個のサブ入力端子に２個のデジタ
ル信号の一方が非反転および反転形式でそれぞれ
供給されなければならない。一方、他方のデジタ
ル信号用の第２の入力端子ｙは分けられておら
ず、デジタル信号は非反転形式でそこに供給され
なければならない。第１図乃至第４図で使用され
た論理記号においては、この特性は２個のサブ入
力端子ｘとの間隔をサブ入力端子ｘまたはと
第２の入力端子ｙとの間隔よりも接近させて図示
することによつて示されている。
技術の装置との差異について考慮することなく詳
細に説明する。第１図および第２図の２個のゲー
ト回路のそれぞれの第１の入力端子は第１のサブ
入力端子ｘと第２のサブ入力端子に分けられて
おり、それら２個のサブ入力端子に２個のデジタ
ル信号の一方が非反転および反転形式でそれぞれ
供給されなければならない。一方、他方のデジタ
ル信号用の第２の入力端子ｙは分けられておら
ず、デジタル信号は非反転形式でそこに供給され
なければならない。第１図乃至第４図で使用され
た論理記号においては、この特性は２個のサブ入
力端子ｘとの間隔をサブ入力端子ｘまたはと
第２の入力端子ｙとの間隔よりも接近させて図示
することによつて示されている。
４個のトランジスタｔ１…ｔ４の全てのチヤン
ネルはこのゲート回路の出力端子ｚに接続されて
いる。一方の導電型である第１のトランジスタｔ
１のゲートは前述のようにEXORの場合には第
１のサブ入力端子ｘに接続され、EXNORの場合
には第２のサブ入力端子に接続されている。他
方の導電型である第２のトランジスタｔ２のゲー
トはEXORの場合には第２のサブ入力端子に
接続され、EXNORの場合には第１のサブ入力端
子ｘに接続されている。他方の導電型である第３
のトランジスタｔ３のゲートおよび前記一方の導
電型である第４のトランジスタｔ４のゲートは、
EXORの場合およびEXNORの場合に共に第２の
入力端子ｙに接続されている。
ネルはこのゲート回路の出力端子ｚに接続されて
いる。一方の導電型である第１のトランジスタｔ
１のゲートは前述のようにEXORの場合には第
１のサブ入力端子ｘに接続され、EXNORの場合
には第２のサブ入力端子に接続されている。他
方の導電型である第２のトランジスタｔ２のゲー
トはEXORの場合には第２のサブ入力端子に
接続され、EXNORの場合には第１のサブ入力端
子ｘに接続されている。他方の導電型である第３
のトランジスタｔ３のゲートおよび前記一方の導
電型である第４のトランジスタｔ４のゲートは、
EXORの場合およびEXNORの場合に共に第２の
入力端子ｙに接続されている。
第１および第２のトランジスタｔ１，ｔ２の出
力端子に接続されていない側のチヤンネル端子は
第２の入力端子ｙに接続され、一方第３のトラン
ジスタｔ３の対応するチヤンネル端子はEXOR
の場合には第２のサブ入力端子に接続され、
EXNORの場合には第１のサブ入力端子ｘに接続
されている。第４のトランジスタｔ４の対応する
チヤンネル端子はEXORの場合には第１のサブ
入力端子ｘに接続され、EXNORの場合には第２
のサブ入力端子ｘに接続されている。
力端子に接続されていない側のチヤンネル端子は
第２の入力端子ｙに接続され、一方第３のトラン
ジスタｔ３の対応するチヤンネル端子はEXOR
の場合には第２のサブ入力端子に接続され、
EXNORの場合には第１のサブ入力端子ｘに接続
されている。第４のトランジスタｔ４の対応する
チヤンネル端子はEXORの場合には第１のサブ
入力端子ｘに接続され、EXNORの場合には第２
のサブ入力端子ｘに接続されている。
本発明によればEXOR（EXNOR）に必要なト
ランジスタの数が少いため、これらのゲート回路
はCMOS全加算器の各段に用いるのに特に適し
たものである。本発明のそのような応用の２つの
例を第３図および第４図に示す。第３図は全加算
器段に関するもので、それにおいてキヤリ（桁上
げ）入力端子ciは非反転キヤリ信号を与えられる
ものであり、一方キヤリ出力端子は反転され
たキヤリ信号を出力するものである。第４図にお
いてはこれら２つの特徴が逆にされている。すな
わちキヤリ入力端子は反転キヤリ信号を受け、
キリ出力端子caは非反転キヤリ信号を出力する。
ランジスタの数が少いため、これらのゲート回路
はCMOS全加算器の各段に用いるのに特に適し
たものである。本発明のそのような応用の２つの
例を第３図および第４図に示す。第３図は全加算
器段に関するもので、それにおいてキヤリ（桁上
げ）入力端子ciは非反転キヤリ信号を与えられる
ものであり、一方キヤリ出力端子は反転され
たキヤリ信号を出力するものである。第４図にお
いてはこれら２つの特徴が逆にされている。すな
わちキヤリ入力端子は反転キヤリ信号を受け、
キリ出力端子caは非反転キヤリ信号を出力する。
以下説明する２個の全加算器段は、第３図に示
す段が本発明による２個のEXORx１およびｘ２
を使用し、一方第４図に示す段は第３図のものの
EXORx２がEXNORxnによつて置き換えられて
いる点で相違している。第１のEXORx１の入力
端子はまたそれぞの全加算器段の入力端子である
から、この全加算器段の第１の入力端子もまた２
個のサブ入力端子x′および′に分けられている。
一方第２の入力端子y′は分けられていない。これ
ら２つの入力端子はEXNORの第１および第２の
サブ入力端子ｘおよびのそれぞれと同一である
から、加算されるべき第１の信号は非反転および
反転形式でそれぞれ与えられなければならない。
一方加算されるべき第２の信号は非反転形式で第
２の入力端子y′に供給されなければならない。
す段が本発明による２個のEXORx１およびｘ２
を使用し、一方第４図に示す段は第３図のものの
EXORx２がEXNORxnによつて置き換えられて
いる点で相違している。第１のEXORx１の入力
端子はまたそれぞの全加算器段の入力端子である
から、この全加算器段の第１の入力端子もまた２
個のサブ入力端子x′および′に分けられている。
一方第２の入力端子y′は分けられていない。これ
ら２つの入力端子はEXNORの第１および第２の
サブ入力端子ｘおよびのそれぞれと同一である
から、加算されるべき第１の信号は非反転および
反転形式でそれぞれ与えられなければならない。
一方加算されるべき第２の信号は非反転形式で第
２の入力端子y′に供給されなければならない。
第２のEXORx２（第３図）およびEXNORxn
（第４図）の第１のサブ入力端子ｘは第１の
EXORx１の出力端子に接続され、一方キヤリ入
力端子ci（第３図）および（第４図）はそれぞ
れ第２のEXORx２およびEXNORxnの第２の入
力端子ｙに接続される。キヤリ入力端子ciおよび
ciはクロツクドインバータtiを経由してキヤリ出
力端子（第３図）およびca（第４図）にそれぞ
れ接続されている。
（第４図）の第１のサブ入力端子ｘは第１の
EXORx１の出力端子に接続され、一方キヤリ入
力端子ci（第３図）および（第４図）はそれぞ
れ第２のEXORx２およびEXNORxnの第２の入
力端子ｙに接続される。キヤリ入力端子ciおよび
ciはクロツクドインバータtiを経由してキヤリ出
力端子（第３図）およびca（第４図）にそれぞ
れ接続されている。
第１のEXORx１の出力端子はまたスタテイツ
クインバータaiの入力端子と、クロツクドインバ
ータtiの第１クロツク入力端子と、および伝送ゲ
ートtgの第１のクロツク入力端子とに接続されて
いる。伝送ゲートtgの第２のクロツク入力端子は
クロツクドインバータtiの第２のクロツク入力端
子と共にスタテイツクインバータsiの出力端子に
接続されている。第１図および第２図においてカ
ツコを付されていない記号で示された４個のトラ
ンジスタｔ１…ｔ４の導電型に対しては伝送ゲー
トtg（第３図および第４図）の左側のトランジス
タは前記一方の導電型、すなわちｐチヤンネル装
置であり、右側のトランジスタは他方の導電型、
すなわちｎチヤンネル装置である。
クインバータaiの入力端子と、クロツクドインバ
ータtiの第１クロツク入力端子と、および伝送ゲ
ートtgの第１のクロツク入力端子とに接続されて
いる。伝送ゲートtgの第２のクロツク入力端子は
クロツクドインバータtiの第２のクロツク入力端
子と共にスタテイツクインバータsiの出力端子に
接続されている。第１図および第２図においてカ
ツコを付されていない記号で示された４個のトラ
ンジスタｔ１…ｔ４の導電型に対しては伝送ゲー
トtg（第３図および第４図）の左側のトランジス
タは前記一方の導電型、すなわちｐチヤンネル装
置であり、右側のトランジスタは他方の導電型、
すなわちｎチヤンネル装置である。
伝送ゲートtgのスイツチング路は第３図の場合
には第２のサブ入力端子′とキヤリ出力端子
との間に接続され、第４図の場合には第１のサブ
入力端子x′または第２の入力端子y′（これは図で
は破線で示されている）とキヤリ出力端子caと
の間に接続されている。第３図においては第２の
EXORx２の出力端子は加算出力端子saであり、
第４図においては加算出力端子はEXNORxnの
出力端子である。
には第２のサブ入力端子′とキヤリ出力端子
との間に接続され、第４図の場合には第１のサブ
入力端子x′または第２の入力端子y′（これは図で
は破線で示されている）とキヤリ出力端子caと
の間に接続されている。第３図においては第２の
EXORx２の出力端子は加算出力端子saであり、
第４図においては加算出力端子はEXNORxnの
出力端子である。
第５図および第６図はそれぞれ第３図および第
４図の装置の詳細な回路図を示している。
EXORx１，ｘ２，EXNORxnにおいて個々のト
ランジスタについての参照符号は図を簡明にする
ために省略されている。回路は相互接続および入
力についての表示から充分に明瞭であるからその
ような参照符号は不要と考える。第５図および第
６図において、クロツクドインバータｔ１は直列
に接続された４個のトランジスタより構成され、
そのうちの上方の２個は一方の導電型（例えばｐ
チヤンネル）であり、下方の２個は他方の導電型
（例えばｎチヤンネル）であり、それらの直列接
続されたチヤンネルは電源ｕと接地点間に接続さ
れている。接地されたトランジスタと電源ｕに接
続されたトランジスタはそれらのゲートが互に接
続されもつぱらインバータトランジスタとして使
用される。一方残りの２個の中間のトランジスタ
はそれぞれ第１および第２のクロツク信号を注入
する作用をするトランジスタである。
４図の装置の詳細な回路図を示している。
EXORx１，ｘ２，EXNORxnにおいて個々のト
ランジスタについての参照符号は図を簡明にする
ために省略されている。回路は相互接続および入
力についての表示から充分に明瞭であるからその
ような参照符号は不要と考える。第５図および第
６図において、クロツクドインバータｔ１は直列
に接続された４個のトランジスタより構成され、
そのうちの上方の２個は一方の導電型（例えばｐ
チヤンネル）であり、下方の２個は他方の導電型
（例えばｎチヤンネル）であり、それらの直列接
続されたチヤンネルは電源ｕと接地点間に接続さ
れている。接地されたトランジスタと電源ｕに接
続されたトランジスタはそれらのゲートが互に接
続されもつぱらインバータトランジスタとして使
用される。一方残りの２個の中間のトランジスタ
はそれぞれ第１および第２のクロツク信号を注入
する作用をするトランジスタである。
スタテイツクインバータsiもまた電源ｕおよび
接地点に接続され、それは通常のように互に反対
導電型の２個のトランジスタによつて構成され、
それらトランジスタのチヤンネルは直列に電源ｕ
と接地点との間に接続されている。伝送ゲートtg
は通常のように互に反対導電型の２個のトランジ
スタにより構成され、それらトランジスタのチヤ
ンネルは並列に接続されている。
接地点に接続され、それは通常のように互に反対
導電型の２個のトランジスタによつて構成され、
それらトランジスタのチヤンネルは直列に電源ｕ
と接地点との間に接続されている。伝送ゲートtg
は通常のように互に反対導電型の２個のトランジ
スタにより構成され、それらトランジスタのチヤ
ンネルは並列に接続されている。
図から明らかなように第５図および第６図の２
個の全加算器段のそれぞれは16個のトランジスタ
によつて構成され、それらの半数のものは一方の
導電型であり，残りの半数のものは他方の導電型
である。すなわちこの回路はそれぞれの導電型の
トランジスタを同数使用している。
個の全加算器段のそれぞれは16個のトランジスタ
によつて構成され、それらの半数のものは一方の
導電型であり，残りの半数のものは他方の導電型
である。すなわちこの回路はそれぞれの導電型の
トランジスタを同数使用している。
もしも第５図に示す全加算器段と第６図に示す
全加算器段とがキヤリ信号路に関して直列に接続
され、第６図の回路が第５図の回路に続き、以下
交互に接続されるならば各段のキヤリ信号路が唯
１個のインバータしか含まないCMOS並列加算
器を得ることができる。したがつてそのような全
加算器はいわゆるリツプル−キヤリ（ripple−
carry）加算器を構成し、特に迅速なキヤリ発生
時間を有する全加算器が得られる。
全加算器段とがキヤリ信号路に関して直列に接続
され、第６図の回路が第５図の回路に続き、以下
交互に接続されるならば各段のキヤリ信号路が唯
１個のインバータしか含まないCMOS並列加算
器を得ることができる。したがつてそのような全
加算器はいわゆるリツプル−キヤリ（ripple−
carry）加算器を構成し、特に迅速なキヤリ発生
時間を有する全加算器が得られる。
第１図および第２図は本発明の１実施例の
EXORおよびEXNORの回路図を示し、第３図お
よび第４図は本発明を使用した第１および第２の
CMOS全加算器段の回路の概略図を示し、第５
図および第６図は第３図および第４図の回路の詳
細な回路図を示す。 ｔ１，ｔ２，ｔ３，ｔ４……トランジスタ、ｘ
……第１のサブ入力端子、……第２のサブ入力
端子、ｙ……第２の入力端子、ｚ……出力端子、
ｘ１，ｘ２……EXOR、xn……EXNOR、ti……
クロツクドインバータ、si……スタテイツクイン
バータ、tg……伝送ゲート、ci，……キヤリ入
力端子、ca，……キヤリ出力端子、sa……加
算出力端子、ｕ……電源。
EXORおよびEXNORの回路図を示し、第３図お
よび第４図は本発明を使用した第１および第２の
CMOS全加算器段の回路の概略図を示し、第５
図および第６図は第３図および第４図の回路の詳
細な回路図を示す。 ｔ１，ｔ２，ｔ３，ｔ４……トランジスタ、ｘ
……第１のサブ入力端子、……第２のサブ入力
端子、ｙ……第２の入力端子、ｚ……出力端子、
ｘ１，ｘ２……EXOR、xn……EXNOR、ti……
クロツクドインバータ、si……スタテイツクイン
バータ、tg……伝送ゲート、ci，……キヤリ入
力端子、ca，……キヤリ出力端子、sa……加
算出力端子、ｕ……電源。
Claims (1)
- 【特許請求の範囲】 １ 加算されるべき第１および第２の信号のため
の第１および第２の入力部と、非反転キヤリ入力
信号のためのキヤリ入力部と、 加算されるべき第１および第２の信号をそれぞ
れ供給される第１の入力部および第２の入力部を
有する第１の排他的オアゲートと、 第１の入力部が第１の排他的オアゲートの出力
に接続され、第２の入力部がキヤリ入力部に接続
され、その出力部が合計出力部である第２の排他
的オアゲートと、 入力部が第１の排他的オアゲートの出力部に接
続されている静止形インバータと、 第１のクロツク入力部が第１の排他的オアゲー
トの出力部に接続され、第２のクロツク入力部が
静止形インバータの出力部に接続され、出力部が
キヤリ出力部であり、そのスイツチング路がキヤ
リ出力部と第１の排他的オアゲートの入力部との
間に接続されている伝送ゲートとを具備している
CMOS全加算器段を有するCMOS全加算器にお
いて、 各排他的オアゲートの第１の入力部は、加算さ
れるべき信号の一方が非反転形態および反転形態
でそれぞれ供給される第１のサブ入力部および第
２のサブ入力部により構成され、加算されるべき
他方の信号は非反転形態で第２の入力部に供給さ
れ、 各排他的オアゲートは、 ゲート電極が第１のサブ入力部に接続され、出
力部に接続されていないチヤンネル端子が第２の
入力部に接続されている第１の導電型の第１のト
ランジスタと、 ゲート電極が第２のサブ入力部に接続され、出
力部に接続されていないチヤンネル端子が第２の
入力部に接続されている第２のトランジスタと、 ゲート電極が第２の入力部に接続され、出力部
に接続されていないチヤンネル端子が第２のサブ
入力部に接続されている第２の導電型の第３のト
ランジスタと、 ゲート電極が第２の入力部に接続され、出力部
に接続されていないチヤンネル端子が第１のサブ
入力部に接続されている第１の導電型の第４のト
ランジスタとを具備し、それら第１乃至第４のト
ランジスタのチヤンネルの出力部に接続される端
子は排他的オアゲートの出力部に接続され、 さらに、第２の排他的オアゲートの第１のサブ
入力部と第２のサブ入力部とは一方が第１の排他
的オアゲートの出力部に接続され、他方が静止形
インバータの出力部に接続され、 クロツクドインバータの信号入力部がキヤリ入
力部に接続され、 クロツクドインバータの第１のクロツク入力部
が第１の排他的オアゲートの出力部に接続され、
第２のクロツク入力部が静止形インバータの出力
部に接続され、 クロツクドインバータの出力部がキヤリ出力部
に接続され、 伝送ゲートのスイツチング路が第１の排他的オ
アゲートの入力部のいずれかとキヤリ出力部との
間に接続されていることを特徴とするCMOS全
加算器。 ２ キヤリ出力部に接続されていない伝送ゲート
のスイツチング路の端子が第１の排他的オアゲー
トの第２のサブ入力部に接続され、第２の排他的
オアゲートの第１のサブ入力部が第１の排他的オ
アゲートの出力部に接続され、第２の排他的オア
ゲートの第２のサブ入力部が静止形インバータの
出力部に接続されている特許請求の範囲第１項記
載のCMOS全加算器。 ３ キヤリ出力部に接続されていない伝送ゲート
のスイツチング路の端子が第１の排他的オアゲー
トの第１のサブ入力部に接続され、第２の排他的
オアゲートの第１のサブ入力部が静止形インバー
タの出力部に接続され、第２の排他的オアゲート
の第２のサブ入力部が第１の排他的オアゲートの
出力部に接続され静止形インバータの出力部に接
続されて第２の排他的オアゲートの排他的ノアと
して動作している特許請求の範囲第１項記載の
CMOS全加算器。 ４ 加算されるべき第１および第２の信号のため
の第１および第２の入力部と、非反転キヤリ入力
信号のためのキヤリ入力部と、 加算されるべき第１および第２の信号をそれぞ
れ供給される第１の入力部および第２の入力部を
有する第１の排他的オアゲートと、 第１の入力部が第１の排他的オアゲートの出力
に接続され、第２の入力部がキヤリ入力部に接続
され、その出力部が合計出力部である第２の排他
的オアゲートと、 入力部が第１の排他的オアゲートの出力部に接
続されている静止形インバータと、 第１のクロツク入力部が第１の排他的オアゲー
トの出力部に接続され、第２のクロツク入力部が
静止形インバータの出力部に接続され、出力部が
キヤリ出力部であり、そのスイツチング路がキヤ
リ出力部と第１の排他的オアゲートの入力部との
間に接続されている伝送ゲートとを具備している
CMOS全加算器段を有するCMOS全加算器にお
いて、 各CMOS全加算器段において、 各排他的オアゲートの第１の入力部は、加算さ
れるべき信号の一方が非反転形態および反転形態
でそれぞれ供給される第１のサブ入力部および第
２のサブ入力部により構成され、加算されるべき
他方の信号が非反転形態で第２の入力部に供給さ
れ、 各排他的オアゲートは、 ゲート電極が第１のサブ入力部に接続され、出
力部に接続されていないチヤンネル端子が第２の
入力部に接続されている第１の導電型の第１のト
ランジスタと、 ゲート電極が第２のサブ入力部に接続され、出
力部に接続されていないチヤンネル端子が第２の
入力部に接続されている第２のトランジスタと、 ゲート電極が第２の入力部に接続され、出力部
に接続されていないチヤンネル端子が第２のサブ
入力部に接続されている第２の導電型の第３のト
ランジスタと、 ゲート電極が第２の入力部に接続され、出力部
に接続されていないチヤンネル端子が第１のサブ
入力部に接続されている第１の導電型の第４のト
ランジスタとを具備し、それら第１乃至第４のト
ランジスタのチヤンネルの出力部に接続される端
子は排他的オアゲートの出力部に接続され、 さらに、第２の排他的オアゲートの第１のサブ
入力部と第２のサブ入力部とは一方が第１の排他
的オアゲートの出力部に接続され、他方の静止形
インバータの出力部に接続され、 クロツクドインバータの信号入力部がキヤリ入
力部に接続され、 クロツクドインバータの第１のクロツク入力部
が第１の排他的オアゲートの出力部に接続され、
第２のクロツク入力部が静止形インバータの出力
部に接続され、 クロツクドインバータの出力部がキヤリ出力部
に接続され、 伝送ゲートのスイツチング路が第１の排他的オ
アゲートの入力部のいずれかとキヤリ出力部との
間に接続されており、 １つのCMOS全加算器段においては、キヤリ
出力部に接続されていない伝送ゲートのスイツチ
ング路の端子が第１の排他的オアゲートの第２の
サブ入力部に接続され、第２の排他的オアゲート
の第１のサブ入力部が第１の排他的オアゲートの
出力部に接続され、第２の排他的オアゲートの第
２のサブ入力部が静止形インバータの出力部に接
続されており、 そのCMOS全加算器段に隣接するCMOS全加
算器段においては、キヤリ出力部に接続されてい
ない伝送ゲートのスイツチング路の端子が第１の
排他的オアゲートの第１のサブ入力部に接続さ
れ、第２の排他的オアゲートの第１のサブ入力部
が静止形インバータの出力部に接続され、第２の
排他的オアゲートの第２のサブ入力部が第１の排
他的オアゲートの出力部に接続され静止形インバ
ータの出力部に接続されて第２の排他的オアゲー
トが排他的ノアとして動作していることを特徴と
するCMOS全加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83103653.8 | 1983-04-15 | ||
| EP83103653A EP0122946B1 (de) | 1983-04-15 | 1983-04-15 | CMOS-Volladdierstufe |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201527A JPS59201527A (ja) | 1984-11-15 |
| JPH0552529B2 true JPH0552529B2 (ja) | 1993-08-05 |
Family
ID=8190413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074820A Granted JPS59201527A (ja) | 1983-04-15 | 1984-04-13 | Ｃｍｏｓ全加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4621338A (ja) |
| EP (1) | EP0122946B1 (ja) |
| JP (1) | JPS59201527A (ja) |
| DE (1) | DE3373566D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| JPS60247733A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| JPS60247734A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| US4866658A (en) * | 1984-09-10 | 1989-09-12 | Raytheon Company | High speed full adder |
| US4689763A (en) * | 1985-01-04 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS full adder circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| JPH0619701B2 (ja) * | 1985-10-31 | 1994-03-16 | 日本電気株式会社 | 半加算回路 |
| US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
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| DE3630605A1 (de) * | 1986-09-09 | 1988-03-17 | Lueder Ernst Prof Dr Ing | Cmos-halbleiteranordnung als exor-nor-schaltung, insbesondere als baustein fuer eine cmos-volladdierstufe |
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-
1983
- 1983-04-15 DE DE8383103653T patent/DE3373566D1/de not_active Expired
- 1983-04-15 EP EP83103653A patent/EP0122946B1/de not_active Expired
-
1984
- 1984-04-13 JP JP59074820A patent/JPS59201527A/ja active Granted
- 1984-04-13 US US06/600,169 patent/US4621338A/en not_active Expired - Fee Related
Patent Citations (2)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS59201527A (ja) | 1984-11-15 |
| US4621338A (en) | 1986-11-04 |
| EP0122946A1 (de) | 1984-10-31 |
| DE3373566D1 (en) | 1987-10-15 |
| EP0122946B1 (de) | 1987-09-09 |
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