JPS62293824A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
- Publication number
- JPS62293824A JPS62293824A JP62143944A JP14394487A JPS62293824A JP S62293824 A JPS62293824 A JP S62293824A JP 62143944 A JP62143944 A JP 62143944A JP 14394487 A JP14394487 A JP 14394487A JP S62293824 A JPS62293824 A JP S62293824A
- Authority
- JP
- Japan
- Prior art keywords
- transfer transistor
- terminal
- signal
- input
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 241000271946 Bitis gabonica Species 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、電界効果トランジスタを有する集積回路技術
で構成された反一致および一致ゲート回路に関する。
で構成された反一致および一致ゲート回路に関する。
反一致（排他的○ＲまたはＥＸＯＲ）および一致（ＥＸ
ＮＯＲ）ゲート回路は多くの集積ディジタル回路の主要
な構成要素である。それらはたとえば加算器、比較器、
および乗算器、ディジタルフィルタのような上位の構造
に使用される。
ＮＯＲ）ゲート回路は多くの集積ディジタル回路の主要
な構成要素である。それらはたとえば加算器、比較器、
および乗算器、ディジタルフィルタのような上位の構造
に使用される。
反一致または一致機能を実現するための回路装置は公知
である。それらは一般に２つの基本論理機能“ＮＡＮＤ
″および“ＮＯＲ”（およびこれらの混合形態“ＡＮＤ
ＮＯＲ”および“ＯＲＮＡＮＤ”）を実現するための部
分回路装置から構成されている。それらに必要なトラン
ジスタの数は相応して多い。このことは大きな占有面積
を必要とし、また回路装置の特性、たとえば伝播時間に
不利に作用する。
である。それらは一般に２つの基本論理機能“ＮＡＮＤ
″および“ＮＯＲ”（およびこれらの混合形態“ＡＮＤ
ＮＯＲ”および“ＯＲＮＡＮＤ”）を実現するための部
分回路装置から構成されている。それらに必要なトラン
ジスタの数は相応して多い。このことは大きな占有面積
を必要とし、また回路装置の特性、たとえば伝播時間に
不利に作用する。
第１０図には例としてスタティックＣＭＯＳ技術での反
一致機能（ＥＸＯＲ）の実現例が示されている。この回
路装置は１０個のトランジスタを含んでいる。
一致機能（ＥＸＯＲ）の実現例が示されている。この回
路装置は１０個のトランジスタを含んでいる。
本発明の目的は、冒頭に記載した種類の回路装置であっ
て、トランジスタの費用がはるかに減ぜられている回路
装置を提供することである。
て、トランジスタの費用がはるかに減ぜられている回路
装置を提供することである。
この目的は、本発明によれば、互いに無関係な複数の特
許請求の範囲の前文による種々の反一致または一致ゲー
ト回路において、それぞれこれらの特許請求の範囲にあ
げられている特徴により達成される。
許請求の範囲の前文による種々の反一致または一致ゲー
ト回路において、それぞれこれらの特許請求の範囲にあ
げられている特徴により達成される。
本発明の有利な実施例は、従属する特許請求の範囲にあ
げられている。
げられている。
以下、図面により本発明の詳細な説明する。
第１図には、電界効果トランジスタを有する集積回路技
術で構成された本発明による反一致ゲート回路の第１の
実施例が示されている。第１の入力信号（Ａ）を供給さ
れるべき第１の信号入力端（１）は直接に第１の転送ト
ランジスタ（１１）のゲート端子と、また間接的に、す
なわち第１のインバータ（１７）を介して第２の転送ト
ランジスタ（１２）のゲート端子と接続されている。第
２の入力信号（Ｂ）を供給されるべき第２の信号入力端
（２）は直接に第２の転送トランジスタ（１２）のソー
ス端子と、また間接的に、すなわち第２のインバータ（
１６）を介して第１の転送トランジスタ（１１）のソー
ス端子と接続されている。第１の転送トランジスタ（１
１）のドレイン端子および第２の転送トランジスタ（１
２）のドレイン端子は共通に、出力信号（Ｃ）を導き出
すべき１つの信号出力端（３）と接続されている。
術で構成された本発明による反一致ゲート回路の第１の
実施例が示されている。第１の入力信号（Ａ）を供給さ
れるべき第１の信号入力端（１）は直接に第１の転送ト
ランジスタ（１１）のゲート端子と、また間接的に、す
なわち第１のインバータ（１７）を介して第２の転送ト
ランジスタ（１２）のゲート端子と接続されている。第
２の入力信号（Ｂ）を供給されるべき第２の信号入力端
（２）は直接に第２の転送トランジスタ（１２）のソー
ス端子と、また間接的に、すなわち第２のインバータ（
１６）を介して第１の転送トランジスタ（１１）のソー
ス端子と接続されている。第１の転送トランジスタ（１
１）のドレイン端子および第２の転送トランジスタ（１
２）のドレイン端子は共通に、出力信号（Ｃ）を導き出
すべき１つの信号出力端（３）と接続されている。
この実施例では、転送トランジスタはがｎチャネル電界
効果トランジスタとして構成されている。
効果トランジスタとして構成されている。
Ａ＝１に対して転送トランジスタ１１は導通状態にあり
、また転送トランジスタ１２は遮断状態にある。出力Ｎ
Ｃには、インバータ１６により否定された入力信号Ｈが
到達する。相応してＡ＝０に対しては転送トランジスタ
１２は（インバータ１７を介して信号Ａにより制御され
て）導通状態にあり、また出力端Ｃに入力信号Ｂを導く
。転送トランジスタ１１はこの状態で′ａ断状態にある
。
、また転送トランジスタ１２は遮断状態にある。出力Ｎ
Ｃには、インバータ１６により否定された入力信号Ｈが
到達する。相応してＡ＝０に対しては転送トランジスタ
１２は（インバータ１７を介して信号Ａにより制御され
て）導通状態にあり、また出力端Ｃに入力信号Ｂを導く
。転送トランジスタ１１はこの状態で′ａ断状態にある
。
第１図に示されているＣＭＯ３技術での反一致機能の実
施例に対しては６個のトランジスタが必要とされる。同
じことが、たとえば相補性の転送トランジスタにより実
現すべき相補性の一致機能に対しても当てはまる。
施例に対しては６個のトランジスタが必要とされる。同
じことが、たとえば相補性の転送トランジスタにより実
現すべき相補性の一致機能に対しても当てはまる。
転送トランジスタの数の減少は、ｎチャネル転送トラン
ジスタ１２がインバータ１７と一緒に１つのｐチャネル
転送トランジスタによりｌ換されることにより、簡単な
仕方で達成され得る（第２図参照）。それによってトラ
ンジスタの個数は４に低減する。−数機能（ＥＸＮＯＲ
）は両転送トランジスタ２１および２３をそれぞれの相
補性トランジスタと交換することにより得られる（第３
図参照）。
ジスタ１２がインバータ１７と一緒に１つのｐチャネル
転送トランジスタによりｌ換されることにより、簡単な
仕方で達成され得る（第２図参照）。それによってトラ
ンジスタの個数は４に低減する。−数機能（ＥＸＮＯＲ
）は両転送トランジスタ２１および２３をそれぞれの相
補性トランジスタと交換することにより得られる（第３
図参照）。
第２図に示されている反一致ゲート回路の実施例では、
第１の入力信号（Ａ＞を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（２１）
のゲートＳ子および１つのｐチャネル転送トランジスタ
（２３）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
が直接にｐチャネル転送トランジスタ（２３）のソース
端子と、また間接的に、すなわち１つのインバータ（２
６）を介してｎチャネル転送トランジスタ（２１）のソ
ース端子と接続されており、またｎチャネル転送トラン
ジスタ（２１）のドレイン端子およびｐチャネル転送ト
ランジスタ（２３）のドレイン端子が共通に、出力信号
（Ｃ）を導き出すべき１つの信号出力端（３）と接続さ
れている。
第１の入力信号（Ａ＞を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（２１）
のゲートＳ子および１つのｐチャネル転送トランジスタ
（２３）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
が直接にｐチャネル転送トランジスタ（２３）のソース
端子と、また間接的に、すなわち１つのインバータ（２
６）を介してｎチャネル転送トランジスタ（２１）のソ
ース端子と接続されており、またｎチャネル転送トラン
ジスタ（２１）のドレイン端子およびｐチャネル転送ト
ランジスタ（２３）のドレイン端子が共通に、出力信号
（Ｃ）を導き出すべき１つの信号出力端（３）と接続さ
れている。
第３図に示されている一致ゲート回路の実施例では、第
１の入力信号（Ａ）を供給されるべき第１の信号入力端
（１）が１つのｐチャネル転送トランジスタ（２４）の
ゲーＨ１子および１つのｎチャネル転送トランジスタ（
２２）のゲート端子と接続されており、また第２の入力
信号（Ｂ）を供給されるべき第２の信号入力端（２）が
直接にｎチャネル転送トランジスタ（２２）のソース端
子と、また間接的に、すなわち１つのインバータ（２６
）を介してｐチャネル転送トランジスタ（２４）のソー
ス端子と接続されており、またｎチャネル転送トランジ
スタ（２２）のドレイン端子およびｐチャネル転送トラ
ンジスタ（２４）のドレイン端子が共通に、出力信号（
Ｄ）を導き出すべき１つの信号出力端（４）と接続され
ている。
１の入力信号（Ａ）を供給されるべき第１の信号入力端
（１）が１つのｐチャネル転送トランジスタ（２４）の
ゲーＨ１子および１つのｎチャネル転送トランジスタ（
２２）のゲート端子と接続されており、また第２の入力
信号（Ｂ）を供給されるべき第２の信号入力端（２）が
直接にｎチャネル転送トランジスタ（２２）のソース端
子と、また間接的に、すなわち１つのインバータ（２６
）を介してｐチャネル転送トランジスタ（２４）のソー
ス端子と接続されており、またｎチャネル転送トランジ
スタ（２２）のドレイン端子およびｐチャネル転送トラ
ンジスタ（２４）のドレイン端子が共通に、出力信号（
Ｄ）を導き出すべき１つの信号出力端（４）と接続され
ている。
両機能の各々に対するトランジスタ数の一層の減少が、
入力信号Ｂが否定された形態でも否定されない形態でも
（ＢおよびＢ）得られるすべての構造において達成され
得る。これらの場合には、信号ゴの発生はもはやゲート
の中で行われてはならず、また第２図および第３図中の
インバータ２６は省略され得る。この場合、反一致およ
び一致機能の実現のために、それぞれ２つのトランジス
タしか必要とされない（第４図および第５図参照）。
入力信号Ｂが否定された形態でも否定されない形態でも
（ＢおよびＢ）得られるすべての構造において達成され
得る。これらの場合には、信号ゴの発生はもはやゲート
の中で行われてはならず、また第２図および第３図中の
インバータ２６は省略され得る。この場合、反一致およ
び一致機能の実現のために、それぞれ２つのトランジス
タしか必要とされない（第４図および第５図参照）。
第４図に示されている反一致ゲート回路の実施例では、
第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（３１）
のゲートａ子および１つのｐチャネル転送トランジスタ
（３３）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
がｐチャネル転送トランジスタ（３３）のソース端子と
、また否定された第２の入力信号（Ｕ）を供給されるべ
き第３の信号入力端（０）がｎチャネル転送トランジス
タ（３１）のソース端子と接続されており、またｎチャ
ネル転送トランジスタ（３１）のドレイン端子およびｐ
チャネル転送トランジスタ（３３）のドレイン端子が共
通に、出力信号（Ｃ）を導き出すべき１つの信号出力端
（３）と接続されている。
第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（３１）
のゲートａ子および１つのｐチャネル転送トランジスタ
（３３）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
がｐチャネル転送トランジスタ（３３）のソース端子と
、また否定された第２の入力信号（Ｕ）を供給されるべ
き第３の信号入力端（０）がｎチャネル転送トランジス
タ（３１）のソース端子と接続されており、またｎチャ
ネル転送トランジスタ（３１）のドレイン端子およびｐ
チャネル転送トランジスタ（３３）のドレイン端子が共
通に、出力信号（Ｃ）を導き出すべき１つの信号出力端
（３）と接続されている。
第５図に示されている一致ゲート回路の実施例では、第
１の入力信号（Ａ）を供給されるべき第１の信号入力端
（１）が１つのｎチャネル転送トランジスタ（３２）の
ゲー）４４子および１つのｐチャネル転送トランジスタ
（３４）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
がｎチャネル転送トランジスタ（３２）のソース端子と
、また否定された第２の入力信号（Ｅｒ）を供給される
べき第３の信号入力端（０）がｐチャネル転送トランジ
スタ（３４）のソース端子と接続されており、またｎチ
ャネル転送トランジスタ（３２）のドレイン端子および
ｐチャネル転送トランジスタ（３４）のドレイン端子が
共通に、出力ｆＳ号（Ｄ）を導き出すべき１つの信号出
力端（４）と接続されている。
１の入力信号（Ａ）を供給されるべき第１の信号入力端
（１）が１つのｎチャネル転送トランジスタ（３２）の
ゲー）４４子および１つのｐチャネル転送トランジスタ
（３４）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
がｎチャネル転送トランジスタ（３２）のソース端子と
、また否定された第２の入力信号（Ｅｒ）を供給される
べき第３の信号入力端（０）がｐチャネル転送トランジ
スタ（３４）のソース端子と接続されており、またｎチ
ャネル転送トランジスタ（３２）のドレイン端子および
ｐチャネル転送トランジスタ（３４）のドレイン端子が
共通に、出力ｆＳ号（Ｄ）を導き出すべき１つの信号出
力端（４）と接続されている。
トランジスタ数のこのような一層の減少の前提条件は、
たとえば、論理演算すべき両信号の少なくとも１つが１
つのレジスタセルから供給されることである。説明のた
めには随意に、重ならないクロックφ１およびφ２によ
り制御される１つのスタティック・レジスタセルが考察
されている（第６図参照）。（注二レジスタセルの形式
は本発明による実現に影響を有さない。レジスタセルが
−ｍにインバータを含んでいてよい。）第７図に示され
ているように、レジスタセルの両インバータの一方がＥ
ＸＯＲゲートの費用低減のために利用される。ＥＸＯＲ
ゲートの後に接続されている段（図面では１つのインバ
ータにより代表されている）は信号レベルの更新の役割
をする。
たとえば、論理演算すべき両信号の少なくとも１つが１
つのレジスタセルから供給されることである。説明のた
めには随意に、重ならないクロックφ１およびφ２によ
り制御される１つのスタティック・レジスタセルが考察
されている（第６図参照）。（注二レジスタセルの形式
は本発明による実現に影響を有さない。レジスタセルが
−ｍにインバータを含んでいてよい。）第７図に示され
ているように、レジスタセルの両インバータの一方がＥ
ＸＯＲゲートの費用低減のために利用される。ＥＸＯＲ
ゲートの後に接続されている段（図面では１つのインバ
ータにより代表されている）は信号レベルの更新の役割
をする。
２つよりも多い信号を論理演算するための反一致および
一致回路は縦続接続により実現され得る。
一致回路は縦続接続により実現され得る。
その際に論理演算の順序は任意である（連合機能）。
１つの本発明による実現が例として３つの入力端を有す
るＥＸＯＲゲートについて説明されている（第８図参照
）。
るＥＸＯＲゲートについて説明されている（第８図参照
）。
第８図には、３つの入力変数に対する縦続反一致ゲート
回路が示されている。第１の入力信号を供給されるべき
第１の信号人力１ｔｌｉｌ（Ｕ）は第１のｎチャネル転
送トランジスタ（Ｔ１）のゲート端子および第１のｎチ
ャネル転送トランジスタ（Ｔ２）のゲート端子と接続さ
れている。第２の入力信号を供給されるべき第２の信号
入力端（Ｖ）は第１のｎチャネル転送トランジスタ（Ｔ
Ｉ）のソース端子と、また第２の信号入力端（Ｖ）に対
応付けられており否定された第２の入力信号を供給され
るべき補助入力端（Ｖ）は第１のｎチャネル転送トラン
ジスタ（Ｔ２）のソース端子と接続されている。第１の
ｎチャネル転送トランジスタ（ＴＩ）のドレイン端子お
よび第１のｎチャネル転送トランジスタ（Ｔ２）のドレ
イン端子は共通に第２のｎチャネル転送トランジスタ（
Ｔ３）のゲート端子および第２のｎチャネル転送トラン
ジスタ（Ｔ４）のゲートｉ子と接続されている。第３の
入力信号を供給されるべき第３の信号入力端（Ｗ）は第
２のｎチャネル転送トランジスタ（Ｔ３）のソース端子
と接続されており、また第３の信号入力端（Ｗ）に対応
付けられており否定された第３の入力信号を供給される
べき補助人力ｍ （Ｗ）は第２のｎチャネル転送トラン
ジスタ（Ｔ４）のソース端子と接続されている。第２の
ｎチャネル転送トランジスタ（Ｔ３）のドレイン端子お
よび第２のｎチャネル転送トランジスタ（Ｔ４）のドレ
イン端子は共通に、出力信号を導き出すべき１つの信号
出力端（Ｍ２）と接続されている。
回路が示されている。第１の入力信号を供給されるべき
第１の信号人力１ｔｌｉｌ（Ｕ）は第１のｎチャネル転
送トランジスタ（Ｔ１）のゲート端子および第１のｎチ
ャネル転送トランジスタ（Ｔ２）のゲート端子と接続さ
れている。第２の入力信号を供給されるべき第２の信号
入力端（Ｖ）は第１のｎチャネル転送トランジスタ（Ｔ
Ｉ）のソース端子と、また第２の信号入力端（Ｖ）に対
応付けられており否定された第２の入力信号を供給され
るべき補助入力端（Ｖ）は第１のｎチャネル転送トラン
ジスタ（Ｔ２）のソース端子と接続されている。第１の
ｎチャネル転送トランジスタ（ＴＩ）のドレイン端子お
よび第１のｎチャネル転送トランジスタ（Ｔ２）のドレ
イン端子は共通に第２のｎチャネル転送トランジスタ（
Ｔ３）のゲート端子および第２のｎチャネル転送トラン
ジスタ（Ｔ４）のゲートｉ子と接続されている。第３の
入力信号を供給されるべき第３の信号入力端（Ｗ）は第
２のｎチャネル転送トランジスタ（Ｔ３）のソース端子
と接続されており、また第３の信号入力端（Ｗ）に対応
付けられており否定された第３の入力信号を供給される
べき補助人力ｍ （Ｗ）は第２のｎチャネル転送トラン
ジスタ（Ｔ４）のソース端子と接続されている。第２の
ｎチャネル転送トランジスタ（Ｔ３）のドレイン端子お
よび第２のｎチャネル転送トランジスタ（Ｔ４）のドレ
イン端子は共通に、出力信号を導き出すべき１つの信号
出力端（Ｍ２）と接続されている。
第９図には、３つの入力変数に対する縦続反一致ゲート
回路の、特定の用途に対して改良された実施例が示され
ている。第１の入力信号を供給されるべき第１の信号入
力ｍ（Ｕ）は第１のｎチャネル転送トランジスタ（Ｔ１
）のゲートａ子および第１のｎチャネル転送トランジス
タ（Ｔ２）のゲート端子と接続されている。第２の入力
信号を供給されるべき第２の信号入力６Ｍ（Ｖ）は第１
のｎチャネル転送トランジスタ（Ｔ２）のソース端子と
、また第２の信号人力４ （Ｖ）に対応付けられており
否定された第２の入力信号を供給されるべき補助入力端
（Ｖ）は第１のｎチャネル転送トランジスタ（ＴＩ）の
ソース端子と接続されている。第１のｎチャネル転送ト
ランジスタ（Ｔ１）のドレイン端子および第１のｎチャ
ネル転送トランジスタ（Ｔ２）のドレイン端子は共通に
、１つの信号出力端（Ｍｌ）を形成する信号出力端を存
する１つのインバータ（１）を介して第２のｎチャネル
転送トランジスタ（Ｔ５）のゲーＢＭＩ子および第２の
ｎチャネル転送トランジスタ（Ｔ６）のゲート端子と接
続されている。第３の入力信号を供給されるべき第３の
信号入力端（Ｗ）は第２のｎチャネル転送トランジスタ
（Ｔ５）のソース端子と接続されており、また第３の信
号入力端（Ｗ）に対応付けられており否定された第３の
入力信号を供給されるべき補助入力端（Ｗ）は第２のｎ
チャネル転送トランジスタ （Ｔ６）のソース端子と接
続されている。第２のｎチャネル転送トランジスタ（Ｔ
５）のドレイン端子および第２のｎチャネル転送トラン
ジスタ（Ｔ６）のドレイン端子は共通に、ゲート回路全
体の信号出力端を形成し出力信号を導き出すべき】つの
信号出力端（Ｍ２）と接続されている。
回路の、特定の用途に対して改良された実施例が示され
ている。第１の入力信号を供給されるべき第１の信号入
力ｍ（Ｕ）は第１のｎチャネル転送トランジスタ（Ｔ１
）のゲートａ子および第１のｎチャネル転送トランジス
タ（Ｔ２）のゲート端子と接続されている。第２の入力
信号を供給されるべき第２の信号入力６Ｍ（Ｖ）は第１
のｎチャネル転送トランジスタ（Ｔ２）のソース端子と
、また第２の信号人力４ （Ｖ）に対応付けられており
否定された第２の入力信号を供給されるべき補助入力端
（Ｖ）は第１のｎチャネル転送トランジスタ（ＴＩ）の
ソース端子と接続されている。第１のｎチャネル転送ト
ランジスタ（Ｔ１）のドレイン端子および第１のｎチャ
ネル転送トランジスタ（Ｔ２）のドレイン端子は共通に
、１つの信号出力端（Ｍｌ）を形成する信号出力端を存
する１つのインバータ（１）を介して第２のｎチャネル
転送トランジスタ（Ｔ５）のゲーＢＭＩ子および第２の
ｎチャネル転送トランジスタ（Ｔ６）のゲート端子と接
続されている。第３の入力信号を供給されるべき第３の
信号入力端（Ｗ）は第２のｎチャネル転送トランジスタ
（Ｔ５）のソース端子と接続されており、また第３の信
号入力端（Ｗ）に対応付けられており否定された第３の
入力信号を供給されるべき補助入力端（Ｗ）は第２のｎ
チャネル転送トランジスタ （Ｔ６）のソース端子と接
続されている。第２のｎチャネル転送トランジスタ（Ｔ
５）のドレイン端子および第２のｎチャネル転送トラン
ジスタ（Ｔ６）のドレイン端子は共通に、ゲート回路全
体の信号出力端を形成し出力信号を導き出すべき】つの
信号出力端（Ｍ２）と接続されている。
挿入されたインバータにより信号更新の利点が得られる
。
。
このような縦続ゲート回路は特定の仕方で多数の入力変
数に対して構成され得る。ｎ１ｌｆｆｌの入力変数に対
する縦続ゲート回路には、本発明によれば、ｎ−１対の
転送トランジスタ対（”＋／Ｔ２、Ｔ３／ Ｔ ４ ；
Ｔ ＋ ／ Ｔ ２、Ｔ ｓ ／ Ｔ ａ ）が設け
られており、転送トランジスタ対はそれぞれ１つのｎチ
ャネル転送トランジスタ（ＴＩ、Ｔ３ ；ＴＩ、Ｔ５）
および１つのｎチャネル転送トランジスタ（Ｔ２、’ｒ
＋ ；Ｔ２、Ｔｅ）を含んでおり、ｎ個の入力変数の第
１の入力変数としての第１の入力信号を供給されるべき
第１の信号入力端（Ｕ）が第１の転送トランジスタ対（
ＴＩ／Ｔ２）の転送トランジスタのゲート端子と接続さ
れており、第１の転送トランジスタ対（ＴＩ／Ｔ２）の
転送トランジスタのソース端子が第２の信号入力端（Ｖ
）またはこれに対応付けられておりｎ個の入力変数の第
２の入力変数としての第２の入力信号または否定された
第２の入力信号を供給されるべき補助入力端（Ｖ）と接
続されており、第２の転送トランジスタ対の転送トラン
ジスタのソース端子が第３の信号入力端またはこれに対
応付けられておりｎｆｌｌの入力変数の第３の入力変数
としての第３の入力信号または否定された第３の入力信
号を供給されるべき補助入力端と接続されており、以下
同様にして、第（ｎ−１）の転送トランジスタ対の転送
トランジスタのソース端子が第ｎの信号入力端（Ｗ）ま
たはこれに対応付けられておりｎ個の入力変数の第ｎの
入力変数としての第ｎの入力信号または否定された第ｎ
の入力信号を供給されるべき補助入力端（Ｗ）と接続さ
れており、（ｎ−２）ｆｌＮのトランジスタ対の転送ト
ランジスタのドレイン端子がそれぞれ、その後に対応付
けられている転送トランジスタ対（Ｔ ３ ／ Ｔ ４
； ’Ｆｓ／ Ｔｅ）の転送トランジスタのゲート端
子と接続されている１つの信号出力端（Ｍｌ）を形成し
、第（ｎ−１）転送トランジスタ対の信号出力端（Ｍ
２ ）がゲート回路の信号出力端を形成する。ｎ−３で
あること、すなわち３つの入力変数に対して１つの縦続
ゲート回路が形成きれることは好ましい。
数に対して構成され得る。ｎ１ｌｆｆｌの入力変数に対
する縦続ゲート回路には、本発明によれば、ｎ−１対の
転送トランジスタ対（”＋／Ｔ２、Ｔ３／ Ｔ ４ ；
Ｔ ＋ ／ Ｔ ２、Ｔ ｓ ／ Ｔ ａ ）が設け
られており、転送トランジスタ対はそれぞれ１つのｎチ
ャネル転送トランジスタ（ＴＩ、Ｔ３ ；ＴＩ、Ｔ５）
および１つのｎチャネル転送トランジスタ（Ｔ２、’ｒ
＋ ；Ｔ２、Ｔｅ）を含んでおり、ｎ個の入力変数の第
１の入力変数としての第１の入力信号を供給されるべき
第１の信号入力端（Ｕ）が第１の転送トランジスタ対（
ＴＩ／Ｔ２）の転送トランジスタのゲート端子と接続さ
れており、第１の転送トランジスタ対（ＴＩ／Ｔ２）の
転送トランジスタのソース端子が第２の信号入力端（Ｖ
）またはこれに対応付けられておりｎ個の入力変数の第
２の入力変数としての第２の入力信号または否定された
第２の入力信号を供給されるべき補助入力端（Ｖ）と接
続されており、第２の転送トランジスタ対の転送トラン
ジスタのソース端子が第３の信号入力端またはこれに対
応付けられておりｎｆｌｌの入力変数の第３の入力変数
としての第３の入力信号または否定された第３の入力信
号を供給されるべき補助入力端と接続されており、以下
同様にして、第（ｎ−１）の転送トランジスタ対の転送
トランジスタのソース端子が第ｎの信号入力端（Ｗ）ま
たはこれに対応付けられておりｎ個の入力変数の第ｎの
入力変数としての第ｎの入力信号または否定された第ｎ
の入力信号を供給されるべき補助入力端（Ｗ）と接続さ
れており、（ｎ−２）ｆｌＮのトランジスタ対の転送ト
ランジスタのドレイン端子がそれぞれ、その後に対応付
けられている転送トランジスタ対（Ｔ ３ ／ Ｔ ４
； ’Ｆｓ／ Ｔｅ）の転送トランジスタのゲート端
子と接続されている１つの信号出力端（Ｍｌ）を形成し
、第（ｎ−１）転送トランジスタ対の信号出力端（Ｍ
２ ）がゲート回路の信号出力端を形成する。ｎ−３で
あること、すなわち３つの入力変数に対して１つの縦続
ゲート回路が形成きれることは好ましい。
本発明によれば、当該の信号入力端またはこれに対応付
けられている補助入力端へのｐチャネルおよびｎチャネ
ル転送トランジスタの対応付けがそれぞれ、ゲート回路
が反一致機能を満足するように行われている。
けられている補助入力端へのｐチャネルおよびｎチャネ
ル転送トランジスタの対応付けがそれぞれ、ゲート回路
が反一致機能を満足するように行われている。
さらに同しく本発明によれば、当該の信号入力端または
これに対応付けられている補助入力端へのｐチャネルお
よびｎチャネル転送トランジスタの対応付けが、ゲート
回路が一致機能を満足するように行われている。
これに対応付けられている補助入力端へのｐチャネルお
よびｎチャネル転送トランジスタの対応付けが、ゲート
回路が一致機能を満足するように行われている。
本発明の１つの有利な実施例では、それぞれ１つの転送
トランジスタ対のトランジスタのドレイン端子とそれぞ
れ対応付けられている信号出力端（Ｍｌ）との間に１つ
のインバータが挿入されている。
トランジスタ対のトランジスタのドレイン端子とそれぞ
れ対応付けられている信号出力端（Ｍｌ）との間に１つ
のインバータが挿入されている。
論理演算すべき信号の少なくとも２つ（ここでは信号■
およびＷ）が否定された形で与えられるならば、必要と
される機能 Ｍ２÷Ｕ■Ｖ■Ｗ が全部で４つのトランジスタを有する２つのマルチプレ
クサにより実現され得る。そのために先ず中間信号Ｍ１
が入力信号ＵおよびＶの反一致として形成される（Ｍ１
＝Ｕ■■）。この中間信号が再び、入力端にＷおよびＷ
を与えられている第２のマルチプレクサを制御する。そ
れによって、このマルチプレクサの出力端に所望の信号
Ｍ２＝Ｍ１■Ｗ＝Ｕ■ｖｅｗ が生ずる。
およびＷ）が否定された形で与えられるならば、必要と
される機能 Ｍ２÷Ｕ■Ｖ■Ｗ が全部で４つのトランジスタを有する２つのマルチプレ
クサにより実現され得る。そのために先ず中間信号Ｍ１
が入力信号ＵおよびＶの反一致として形成される（Ｍ１
＝Ｕ■■）。この中間信号が再び、入力端にＷおよびＷ
を与えられている第２のマルチプレクサを制御する。そ
れによって、このマルチプレクサの出力端に所望の信号
Ｍ２＝Ｍ１■Ｗ＝Ｕ■ｖｅｗ が生ずる。
転送トランジスタがＣＭＯ３技術で構成されることは好
ましい。
ましい。
第１図は本発明による反一致ゲート回路の第１の実施例
の回路図、第２図は本発明による反一致ゲート回路の第
２の実施例の回路図、第３図は本発明による一致ゲート
回路の第１の実施例の回路図、第４図は本発明による反
一致ゲート回路の第３の実施例の回路図、第５図は本発
明による一致ゲート回路の第２の実施例の回路図、第６
図は本発明によるゲート回路の特定の実施例と有利に共
同作用し得るいわゆるスタティック・レジスタセルに対
する１つの実施例の回路図、第７図は第６図によるレジ
スタセルを前に接続されている本発明による反一致ゲー
ト回路の１つの実施例の回路図、第８図は縦続反一致ゲ
ート回路の１つの実施例の回路図、第９図は特定の用途
に対して改良された第８図の縦続反一致ゲート回路の１
つの実施例の回路図、第１０図は公知のゲート回路のコ
ンセプトによりＣＭＯＳ技術で構成された反一致ゲート
回路の１つの実施例を示す図である。 Ｏ・・・第３の信号入力端、１・・・第１の信号入力端
、２・・・第２の信号入力端、３．４・・・信号出力端
、１１．１２．１６・・・転送トランジスタ、１７・・
・インパーク、２１．２２・・・ｎチャネル転送トラン
ジスタ、２３．２４・・・ｐチャネル転送トランジスタ
、２６・・・インバータ、３１．３２・・・ｎチャネル
転送トランジスタ、３３．３４・・・ｐチャネル転送ト
ランジスタ、Ａ・・・第１の入力信号、Ｂ・・・第２の
入力信号、Ｃ，Ｄ・・・出力信号、■・・・インバータ
、Ｍｌ。 Ｍ２・・・信号出力端、ＴＩ、Ｔ３．Ｔ５・・・ｐチャ
ネル転送トランジスタ、Ｔ２．Ｔ４．Ｔ６・・・ｎチャ
ネル転送トランジスタ、Ｕ・・・第１の信号入力端、■
・・・第２の信号入力端、Ｗ・・・第３の信号入力端、
φ１．φ２・・・クロック。
の回路図、第２図は本発明による反一致ゲート回路の第
２の実施例の回路図、第３図は本発明による一致ゲート
回路の第１の実施例の回路図、第４図は本発明による反
一致ゲート回路の第３の実施例の回路図、第５図は本発
明による一致ゲート回路の第２の実施例の回路図、第６
図は本発明によるゲート回路の特定の実施例と有利に共
同作用し得るいわゆるスタティック・レジスタセルに対
する１つの実施例の回路図、第７図は第６図によるレジ
スタセルを前に接続されている本発明による反一致ゲー
ト回路の１つの実施例の回路図、第８図は縦続反一致ゲ
ート回路の１つの実施例の回路図、第９図は特定の用途
に対して改良された第８図の縦続反一致ゲート回路の１
つの実施例の回路図、第１０図は公知のゲート回路のコ
ンセプトによりＣＭＯＳ技術で構成された反一致ゲート
回路の１つの実施例を示す図である。 Ｏ・・・第３の信号入力端、１・・・第１の信号入力端
、２・・・第２の信号入力端、３．４・・・信号出力端
、１１．１２．１６・・・転送トランジスタ、１７・・
・インパーク、２１．２２・・・ｎチャネル転送トラン
ジスタ、２３．２４・・・ｐチャネル転送トランジスタ
、２６・・・インバータ、３１．３２・・・ｎチャネル
転送トランジスタ、３３．３４・・・ｐチャネル転送ト
ランジスタ、Ａ・・・第１の入力信号、Ｂ・・・第２の
入力信号、Ｃ，Ｄ・・・出力信号、■・・・インバータ
、Ｍｌ。 Ｍ２・・・信号出力端、ＴＩ、Ｔ３．Ｔ５・・・ｐチャ
ネル転送トランジスタ、Ｔ２．Ｔ４．Ｔ６・・・ｎチャ
ネル転送トランジスタ、Ｕ・・・第１の信号入力端、■
・・・第２の信号入力端、Ｗ・・・第３の信号入力端、
φ１．φ２・・・クロック。
Claims (1)
- 【特許請求の範囲】 １）電界効果トランジスタを有する集積回路技術で構成
された反一致ゲート回路において、 第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が直接に第１の転送トランジスタ（１１）のゲ
ート端子と、また間接的に、すなわち第１のインバータ
（１７）を介して第２の転送トランジスタ（１２）のゲ
ート端子と接続されており、また第２の入力信号（Ｂ）
を供給されるべき第２の信号入力端（２）が直接に第２
の転送トランジスタ（１２）のソース端子と、また間接
的に、第２のインバータ（１６）を介して第１の転送ト
ランジスタ（１１）のソース端子と接続されており、 第１の転送トランジスタ（１１）のドレイン端子および
第２の転送トランジスタ（１２）のドレイン端子が共通
に、出力信号（Ｃ）を導き出すべき１つの信号出力端（
３）と接続されていることを特徴とするゲート回路。 ２）転送トランジスタ（１１、１２）がｎチャネル電界
効果トランジスタであることを特徴とする特許請求の範
囲第１項記載のゲート回路。 ３）転送トランジスタがＣＭＯＳ技術で構成されている
ことを特徴とする特許請求の範囲第１項または第２項記
載のゲート回路。 ４）電界効果トランジスタを有する集積回路技術で構成
された反一致ゲート回路において、 第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（２１）
のゲート端子および１つのｐチャネル転送トランジスタ
（２３）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
が直接にｐチャネル転送トランジスタ（２３）のソース
端子と、また間接的に、１つのインバータ（２６）を介
してｎチャネル転送トランジスタ（２１）のソース端子
と接続されており、ｎチャネル転送トランジスタ（２１
）のドレイン端子およびｐチャネル転送トランジスタ（
２３）のドレイン端子が共通に、出力信号（Ｃ）を導き
出すべき１つの信号出力端（３）と接続されていること
を特徴とするゲート回路。 ５）転送トランジスタがＣＭＯＳ技術で構成されている
ことを特徴とする特許請求の範囲第４項記載のゲート回
路 ６）電界効果トランジスタを有する集積回路技術で構成
された一致ゲート回路において、 第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が１つのｐチャネル転送トランジスタ（２４）
のゲート端子および１つのｎチャネル転送トランジスタ
（２２）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
が直接にｎチャネル転送トランジスタ（２２）のソース
端子と、また間接的に、１つのインバータ（２６）を介
してｐチャネル転送トランジスタ（２４）のソース端子
と接続されており、ｎチャネル転送トランジスタ（２２
）のドレイン端子およびｐチャネル転送トランジスタ（
２４）のドレイン端子が共通に、出力信号（Ｄ）を導き
出すべき１つの信号出力端（４）と接続されていること
を特徴とするゲート回路。 ７）転送トランジスタがＣＭＯＳ技術で構成されている
ことを特徴とする特許請求の範囲第６項記載のゲート回
路。 ８）電界効果トランジスタを有する集積回路技術で構成
された反一致ゲート回路において、 第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（３１）
のゲート端子および１つのｐチャネル転送トランジスタ
（３３）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
がｐチャネル転送トランジスタ（３３）のソース端子と
、また否定された第２の入力信号（￥Ｂ￥）を供給され
るべき第３の信号入力端（０）がｎチャネル転送トラン
ジスタ（３１）のソース端子と接続されており、 ｎチャネル転送トランジスタ（３１）のドレイン端子お
よびｐチャネル転送トランジスタ（３３）のドレイン端
子が共通に、出力信号（Ｃ）を導き出すべき１つの信号
出力端（３）と接続されていることを特徴とするゲート
回路。 ９）転送トランジスタがＣＭＯＳ技術で構成されている
ことを特徴とする特許請求の範囲第８項記載のゲート回
路。 １０）電界効果トランジスタを有する集積回路技術で構
成された一致ゲート回路において、 第１の入力信号（Ａ）を供給されるべき第１の信号入力
端（１）が１つのｎチャネル転送トランジスタ（３２）
のゲート端子および１つのｐチャネル転送トランジスタ
（３４）のゲート端子と接続されており、また第２の入
力信号（Ｂ）を供給されるべき第２の信号入力端（２）
がｎチャネル転送トランジスタ（３２）のソース端子と
、また否定された第２の入力信号（￥Ｂ￥）を供給され
るべき第３の信号入力端（０）がｐチャネル転送トラン
ジスタ（３４）のソース端子と接続されており、 ｎチャネル転送トランジスタ（３２）のドレイン端子お
よびｐチャネル転送トランジスタ（３４）のドレイン端
子が共通に、出力信号（Ｄ）を導き出すべき１つの信号
出力端（４）と接続されていることを特徴とするゲート
回路。 １１）転送トランジスタがＣＭＯＳ技術で構成されてい
ることを特徴とする特許請求の範囲第１０項記載のゲー
ト回路。 １２）電界効果トランジスタを有する集積回路技術で構
成されたｎ個の入力変数に対する縦続ゲート回路におい
て、 ｎ−１対の転送トランジスタ対（Ｔ＿１／Ｔ＿２、Ｔ＿
３／Ｔ＿４；Ｔ＿１／Ｔ＿２、Ｔ＿５／Ｔ＿６）が設け
られており、転送トランジスタ対はそれぞれ１つのｐチ
ャネル転送トランジスタ（Ｔ＿１、Ｔ＿３；Ｔ＿１、Ｔ
＿５）および１つのｎチャネル転送トランジスタ（Ｔ＿
２、Ｔ＿４；Ｔ＿２、Ｔ＿６）を含んでおり、 ｎ個の入力変数の第１の入力変数としての第１の入力信
号を供給されるべき第１の信号入力端（Ｕ）が第１の転
送トランジスタ対（Ｔ＿１／Ｔ＿２）の転送トランジス
タのゲート端子と接続されており、 第１の転送トランジスタ対（Ｔ＿１／Ｔ＿２）の転送ト
ランジスタのソース端子が第２の信号入力端（Ｖ）また
はこれに対応付けられておりｎ個の入力変数の第２の入
力変数としての第２の入力信号または否定された第２の
入力端を供給されるべき補助入力端（￥Ｖ￥）と接続さ
れており、第２の転送トランジスタ対の転送トランジス
タのソース端子が第３の信号入力端またはこれに対応付
けられておりｎ個の入力変数の第３の入力変数としての
第３の入力信号または否定された第３の入力信号を供給
されるべき補助入力端と接続されており、以下同様にし
て、 第（ｎ−１）の転送トランジスタ対の転送トランジスタ
のソース端子が第ｎの信号入力端（Ｗ）またはこれに対
応付けられておりｎ個の入力変数の第ｎの入力変数とし
ての第ｎの入力信号または否定された第ｎの入力信号を
供給されるべき補助入力端（￥Ｗ￥）と接続されており
、（ｎ−２）個の転送トランジスタ対の転送トランジス
タのドレイン端子がそれぞれ、その後に対応付けられて
いる転送トランジスタ対（Ｔ＿３／Ｔ＿４；Ｔ＿５／Ｔ
＿６）の転送トランジスタのゲート端子と接続されてい
る１つの信号出力端（Ｍ＿１）を形成し、 第（ｎ−１）転送トランジスタ対の信号出力端（Ｍ＿２
）がゲート回路の信号出力端を形成することを特徴とす
るゲート回路。 １３）ｎ＝３であることを特徴とする特許請求の範囲第
１２項記載のゲート回路。 １４）当該の信号入力端またはこれに対応付けられてい
る補助入力端へのｐチャネルおよびｎチャネル転送トラ
ンジスタの対応付けが、ゲート回路が反一致機能を満足
するように行われていることを特徴とする特許請求の範
囲第１２項または第１３項記載のゲート回路。 １５）当該の信号入力端またはこれに対応付けられてい
る補助入力端へのｐチャネルおよびｎチャネル転送トラ
ンジスタの対応付けが、ゲート回路が一致機能を満足す
るように行われていることを特徴とする特許請求の範囲
第１２項または第１３項記載のゲート回路。 １６）それぞれ１つの転送トランジスタ対のトランジス
タのドレイン端子とそれぞれ対応付けられている信号出
力端（Ｍ＿１）との間に１つのインバータが挿入されて
いることを特徴とする特許請求の範囲第１２項ないし第
１５項のいずれか１項に記載のゲート回路。 １７）転送トランジスタがＣＭＯＳ技術で構成されてい
ることを特徴とする特許請求の範囲第１２項ないし第１
６項のいずれか１項に記載のゲート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3619517 | 1986-06-10 | ||
| DE3619517.0 | 1986-06-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293824A true JPS62293824A (ja) | 1987-12-21 |
Family
ID=6302709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143944A Pending JPS62293824A (ja) | 1986-06-10 | 1987-06-08 | ゲ−ト回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0249789A1 (ja) |
| JP (1) | JPS62293824A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| US6912139B2 (en) * | 2002-11-14 | 2005-06-28 | Fyre Storm, Inc. | Multi-channel control methods for switched power converters |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2296969A1 (fr) * | 1974-12-31 | 1976-07-30 | Ibm France | Nouvelle organisation logique pour effectuer le test de parite d'un octet binaire et dispositif en resultant |
| FR2516675A1 (fr) * | 1981-11-19 | 1983-05-20 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la retenue |
-
1987
- 1987-06-01 EP EP87107893A patent/EP0249789A1/de not_active Withdrawn
- 1987-06-08 JP JP62143944A patent/JPS62293824A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0249789A1 (de) | 1987-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523292A (en) | Complementary FET ripple carry binary adder circuit | |
| US4710649A (en) | Transmission-gate structured logic circuits | |
| JPH07183771A (ja) | フリップフロップ回路 | |
| JPS6029254B2 (ja) | プログラム可能の集積論理回路 | |
| JPH0552529B2 (ja) | ||
| US5357144A (en) | Complementary logic circuit | |
| US6052008A (en) | Generation of true and complement signals in dynamic circuits | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JP3396720B2 (ja) | 部分積生成回路 | |
| US5289420A (en) | Method and circuit for transferring differential binary signals | |
| WO2004104820A2 (en) | A sum bit generation circuit | |
| JPS62293824A (ja) | ゲ−ト回路 | |
| US4297591A (en) | Electronic counter for electrical digital pulses | |
| EP0224841B1 (en) | Logic arithmetic circuit | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| US5982198A (en) | Free inverter circuit | |
| JP2786463B2 (ja) | フリップフロップ回路 | |
| JPS58213341A (ja) | 加算回路 | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| JPS62293825A (ja) | ゲ−ト回路 | |
| JPH04227534A (ja) | アレイ乗算器 | |
| KR100265323B1 (ko) | 고성능 전 가산기 | |
| KR0117109Y1 (ko) | 글리치 제거회로 | |
| KR920007342A (ko) | 주파수 배율용 디지탈 논리 회로 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 |